【課題】エッチングプロセスのゆらぎによるばらつきを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の材料膜を介して第２の材料膜を形成する膜形成工程と、前記第２の材料膜を所定のパターンにするパターン化工程と、所定のパターンにされた前記第２の材料膜の幅をエッチングにより細めるスリミング工程と、前記第１の材料膜をエッチングして、幅を細めた前記第２の材料膜のパターンを前記第１の材料膜に転写する第１の材料膜エッチング工程と、エッチングされた前記第１の材料膜の幅を測定する測定工程と、測定した前記第１の材料膜の幅に基づき、前記第１の材料膜の幅を所定の幅にする寸法調整工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。
【解決手段】薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、第１導電層１３と、第２絶縁層１４と、半導体層１５と、チャネル領域１６と、ソース領域１７と、ドレイン領域１８と、ゲート絶縁膜１９と、層間絶縁膜２０と、ゲート電極２１と、ソース電極２２と、ドレイン電極２３と、バイアス電極２４と、を備える。バイアス電極２４と第１導電層１３によって半導体層１５の基板側の界面にバイアス電圧を印加することによりオフ電流の低減や閾値電圧などの不安定性を抑止することができ、薄膜半導体装置１０は良好な電気的特性を備える。 （もっと読む）

【課題】導電層上に形成された光触媒反応層を除去する工程を経ることなく、導電性を有し、かつ濡れ性の高い領域を簡便に形成する方法を提案する。
【解決手段】光触媒導電層上に光触媒反応層を形成し、該光触媒導電層に紫外光を照射することにより、紫外光が照射された領域の光触媒導電層表面に導電性を有し、かつ該光触媒反応層に比べて濡れ性の高い領域を形成する。なお、ここで、該光触媒導電層として抵抗率が１×１０^−２Ωｃｍ以下で光触媒性を有する層を用いることができる。 （もっと読む）

【課題】素子構造部にダメージを与えずに側壁スペーサ膜等を除去し、高集積化された高性能な半導体装置を製造することができる半導体装置の製造方法を提供する。
【解決手段】被処理基体上にＧｅＣＯＨまたはＧｅＣＨからなる第１の薄膜を形成すると、この第１の薄膜の一部を除去する工程と、第１の薄膜の除去された部位を介して被処理基体に所定の処理を施す処理工程と、第1の薄膜を除去する工程とを備えたことを特徴とする。ＧｅＣＯＨまたはＧｅＣＨからなる側壁スペーサ膜３０を用い、ソース、ドレイン領域形成処理を行った後、これを除去する。 （もっと読む）

【課題】接合リークの増大を抑制できるとともに、狭いゲート電極間におけるコンタクトの不良の発生、および層間絶縁膜の埋め込み不良の発生を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】まず、ゲート電極４をマスクとしたイオン注入によりＬＤＤ領域５が形成される。ゲート電極４の側面に第１のサイドウォール７が形成された後、これらをマスクとしてソース・ドレイン領域８が形成される。ソース・ドレイン領域８上にシリサイド領域を形成する前に、第１のサイドウォール７の側面に第２のサイドウォール１０が形成される。ソース・ドレイン領域８にシリサイド領域１１が形成された後、第２のサイドウォール１０が除去される。これにより、第１のサイドウォール７とシリサイド領域１１との間のソース・ドレイン領域８に非シリサイド領域１２が設けられる。 （もっと読む）

【課題】特に６０ｎｍ以下の半導体素子の品質と歩留まりを向上する半導体素子の製造方法の提供。
【解決手段】半導体基板２００上にフローティングゲート、誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、有機下部反射防止膜を形成し、その有機下部反射防止膜から逆手順で上記各膜を除去し、誘電体膜を除去することでフローティングゲートの側面にスペーサ２２４を形成し、フローティングゲートを除去する。エッチング工程においてエッチング選択比を第一、第二の２段階を経て第１導電膜を除去すれば、６０ｎｍ以下の素子において７０ｎｍの素子を用いたゲートエッチング技術をそのまま利用した場合でも、高いアスペクト比でゲートラインの側面がアタックを受けない。第１導電膜の除去工程時にスペーサ２２４はフィールド領域の境界面にあるアクティブ領域を保護する。 （もっと読む）

【課題】少なくともシリコン層と、高融点金属を含む金属層と、シリコン層と金属層との間に形成された、高融点金属のシリサイド層とを有する多層構造の配線を備える半導体装置において、シリコン層表面の状態の影響を受けにくく、均一な膜質を有するシリサイド層を形成する。
【解決手段】半導体装置１０は、ゲート絶縁膜１２上に順次に積層された、多結晶シリコン（poly-Ｓｉ）層１３、タングステン・シリサイド（ＷＳｉ）層１４、タングステン・ナイトライド（ＷＮ）層１５、及び、タングステン（Ｗ）層１６を有する多層構造のゲート電極１７を備える。ＷＳｉ層１４が、poly-Ｓｉ層１３に接する第１部分１４ａと、第１部分１４ａを覆って形成され第１部分１４ａよりもタングステンの含有量が多い第２部分１４ｂとを有する。 （もっと読む）

【課題】 記憶装置のセルアレイ及び周辺部品を大量に、同時に、かつ安全に形成できる確実な製造プロセスを提供することにある。
【解決手段】 本発明は、集積半導体構造の製造方法、及びそれに対応する半導体構造を提供する。本方法は、周辺回路を周辺装置領域に形成するステップであって、周辺回路は、半導体基板に少なくとも部分的に形成され、かつ第１の高温処理ステップで形成される第１のゲート誘電体を有する周辺トランジスタを備えるステップと、複数のメモリセルを一つのメモリセル領域に形成するステップであって、各メモリセルは、半導体基板に少なくとも部分的に形成され、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するアクセストランジスタを備えるステップとを備え、第１及び第２の高温処理ステップが金属ゲート導体を形成するステップよりも前に実行される。 （もっと読む）

【課題】本発明は、従来の反応性イオンエッチングの間、揮発性の化合物を生成しない元素、例えばイットリビウム（Ｙｂ）が注入されたポリシリコンゲートをエッチングすることを目的とする。
【解決手段】本発明は、従来の反応性イオンエッチングを用いて、揮発性の化合物を形成しない元素を含むスタックをパターニングする方法に関する。より詳細には、上記元素はイットリビウム（Ｙｂ）等のランタニド元素であり、上記パターニングは、例えばイットリビウム等のランタニド元素がドープされたシリコン及び／又はゲルマニウム含有構造（例えばゲート）である（例えばＹｂドープゲート）。当該シリコン及び／又はゲルマニウム含有構造がゲート電極である場合、ゲート電極の仕事関数をモデリングするため、上記シリコン及び／又はゲルマニウムにランタニド元素（例えばＹｂ）をドープする。 （もっと読む）

【課題】シリサイド形成ストレスで発生する欠陥による微小リークを低減する。
【解決手段】 単結晶Ｓｉ基板１０１にゲート酸化膜１０２を介してゲート電極１０３が設けられ、ゲート電極１０３の両側部に側壁絶縁膜１０５が設けられ、素子分離領域としてＬＯＣＯＳ酸化膜１０４が設けられている。ソース・ドレイン領域１０８は側壁絶縁膜１０５とＬＯＣＯＳ酸化膜１０４との間の領域に形成されている。さらに、側壁絶縁膜１０５の傾斜側曲面上にＳｉ基板１０１に接しない状態に庇状の扇形絶縁膜１０６が形成され、ＬＯＣＯＳ酸化膜１０４の傾斜側曲面上にＳｉ基板１０１に接しない状態に扇形絶縁膜１０７が形成されている。ソース・ドレイン領域１０８上において、扇形絶縁膜１０６下方と扇形絶縁膜１０７下方を除く領域にシリサイド層１０９が形成されている。つまり、シリサイド層１０９がソース・ドレイン領域１０８より狭い範囲で形成されている。 （もっと読む）

【課題】 ゲート電極側壁酸化時においてタングステンシリサイド膜の側壁に形成されるシリコン酸化膜が多結晶シリコン膜の側壁に形成されるシリコン酸化膜よりも膨らんだ形状となることを、工程数を増やすことなく防止する。
【解決手段】 圧力４乃至１０mmTorr、ＲＦソースパワー２００乃至４００W、バイアスパワー１００乃至２００W、ＣＦ_４／Ｃｌ_２／Ｎ_２の混合ガス条件下で、ＣＦ_４ガスの流量を１乃至５０sccm、Ｃｌ_２ガスの流量を１００乃至１５０sccm、Ｎ_２ガスの流量を７sccm以下としてタングステンシリサイド膜６のエッチングを行い、予めタングステンシリサイド膜６を括れ形状に加工することで、ゲート電極側壁酸化時にタングステンシリサイド膜６の方が第１の多結晶シリコン膜３及び第２の多結晶シリコン膜５より多く酸化しても、所望のゲート電極形状を得ることができる。 （もっと読む）

【課題】イオン注入とホトリソグラフィーの工程数を削減できる構造をもつ薄膜トランジスタとすることで、製造にかかる時間を短縮した画像表示装置を提供する。
【解決手段】ゲート電極ＧＴを薄い下層金属ＧＭＢと上層金属ＧＭＴの積層構造とし、保持容量Ｃｓｔ部分の上層電極を下層金属ＧＭＢのみとする。そして、保持容量Ｃｓｔの下部電極用インプラを、薄い下層金属ＧＭＢを通過させて、ソース・ドレインのインプラと同時に行う。ＰＭＯＳＴＦＴのゲート電極も下層金属ＧＭＢのみとし、ソース・ドレインのインプラと閾値調整インプラを同じレジストを利用して行う。薄膜トランジスタと保持容量をこのような構造としたことで、ホト工程とイオン注入工程が各々１工程削減でき、より短時間で、より廉価に画像表示装置のためのアクティブ・マトリクス基板が得られる。 （もっと読む）

【課題】コーナーラウンディング現象を抑制できるゲート電極構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１に形成された素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３ａ、１０３ｂと、素子分離領域１０２及び活性領域１０３ａ、１０３ｂ上に形成され、素子分離領域１０２上に活性領域１０３ａ、１０３ｂ上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極１０５とを備える。第１のゲート電極１０５における第１の領域は、膜厚が活性領域１０３ａ、１０３ｂ上の膜厚と異なる部分を有している。 （もっと読む）

【課題】高速動作可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ｐ型半導体基板１１上にゲート絶縁膜２１を介して形成されたゲート電極２４と、ゲート電極２４側面の延長面Ａの両側に跨り、半導体基板１１内に埋め込まれたｐ型不純物元素領域３３と、ｐ型不純物元素領域３３の一部と重畳し、且つゲート電極２４端部から外方に延在するｎ型のソース・ドレイン領域３１とを具備している。そして、ｐ型不純物元素領域３３とソース・ドレイン領域３５との重畳部分における特定深さのｐ型不純物元素の濃度を、特定深さに対応する重畳部分以外のｐ型不純物元素領域３３部分におけるｐ型不純物元素の濃度より低くしている。 （もっと読む）

【課題】パターンの疎密差に起因したエッチング加工の差を低減する。
【解決手段】メモリセル領域および周辺回路領域の各トランジスタのゲート電極Ｇ、ＧＰは、シリコン基板１に、ゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を順次積層して構成される。ゲート加工時には、その上部にハードマスクとしてシリコン窒化膜８を積層し、ドライエッチングで、上記の各層をエッチングして掘り下げる。このとき、多結晶シリコン膜７、５をエッチングする場合に、半導体基板の温度を５０℃以上にし、メインガスとして臭化水素（ＨＢｒ）ガスを、添加ガスとしてフルオロメタン系ガスであるフッ化メチル（ＣＨ_３Ｆ）、フッ化メチレン（ＣＨ_２Ｆ_２）、３フッ化メタン（ＣＨＦ_３）、４フッ化炭素（ＣＦ_４）の４種類のガスのいずれかを用いることで疎密差に起因したエッチング加工の差を低減する。 （もっと読む）

【課題】バルブ型リセスパターンのボールパターン内に残留するボイドの大きさを小さくすることができる半導体素子のリセスゲート及びその製造方法を提供すること。
【解決手段】リセスゲートは、第１直径を有する第１ボールパターン部２５Ａ及び第２直径を有する第２ボールパターン部２７からなり、第１ボールパターン部２５Ａが基板２１の表面側に位置するバルブ型リセスパターン１００を有する基板２１と、バルブ型リセスパターン１００の内面及び基板２１の表面に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８上に形成され、バルブ型リセスパターン１００内に埋め込まれた導電膜２９とを備える。バルブ型リセスパターン１００が、断面形状及び直径が異なる第１と第２のボールパターン部２５Ａ、２７からなるひょうたん形であるので、導電層（例えば、ポリシリコン）内に残留するボイドの大きさを小さくすることができる。 （もっと読む）

【課題】 微細化された半導体デバイスにおいては、側面酸化時にゲート電極のポリシリコン膜やゲート絶縁膜が酸化されゲート絶縁膜厚が部分的に厚くなり、ＭＩＳＦＥＴの電気特性が劣化するという問題がある。
【解決手段】 側面酸化をプラズマ酸化により行う。プラズマ酸化により酸化種の侵入距離を短くし、ポリシリコン膜やゲート絶縁膜の酸化を抑制する。側面酸化時の酸化を抑制することで、ゲート絶縁膜厚の増大を抑える事ができる。ゲート絶縁膜厚の増大を抑制することで安定した電気特性を有するＭＩＳＦＥＴを備えた半導体装置が得られる。 （もっと読む）

【課題】フォトリソグラフィ工程での解像限界を克服し微細ピッチのパターンを実現可能なパターン形成のためのセルフアラインパターニング方法を提供する。
【解決手段】この方法は、第１膜を形成し、第１膜上に複数の第１ハードマスクパターンを形成し、第１ハードマスクパターンの上面及び側壁を覆う犠牲膜２３を、第１ハードマスクパターンの側壁上に形成された犠牲膜２３の相互対向する部分の間にギャップを残存させて形成するステップと、ギャップ内に第２ハードマスクパターン２４ａを形成し、第２ハードマスクパターン２４ａをマスクとして犠牲膜２３をエッチングし第１ハードマスクパターンを露出させるステップと、第２ハードマスクパターン２４ａと露出された第１ハードマスクパターンとを使用し導電膜を露出させるステップと、第１ハードマスクパターンと第２ハードマスクパターンとを使用し露出された第１膜をエッチングするステップと、を含む。 （もっと読む）

【課題】半導体装置のゲートパターンの寸法精度を高める。
【解決手段】被加工膜に所定のパターンを形成する際に、被加工膜上に、第１の膜、第２の膜、および第３の膜がこの順で積層された積層ハードマスク膜を形成し（Ｓ１００）、微細パターン用レジスト膜を用いて第２の膜をエッチングストッパとして第３の膜に細幅ラインパターンを形成し（Ｓ１０２）、微細パターン用レジスト膜を除去する（Ｓ１０４）。つづいて、再度レジスト膜を用いた露光を行い（Ｓ１０６〜Ｓ１１０）、第２の膜、第１の膜および被加工膜を順次選択的にドライエッチングして被加工膜を所定のパターンに形成する（Ｓ１１２）。その後、被加工膜上に残った第１の膜を除去する（Ｓ１１４）。 （もっと読む）

【課題】本発明は、ＰチャネルＭＯＳＦＥＴのゲート電極に所定値以上の仕事関数を有するメタルを用いた場合であっても、適正なしきい値電圧を有する半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを含む半導体装置であって、前記ＰチャネルＭＯＳＦＥＴのゲート電極は、第１の濃度の酸素を含有する第１の導電性膜１１０ａと、前記第１の濃度より高い第２の濃度の酸素を含有する第２の導電性膜１１０ｂと、前記第２の濃度より低い第３の濃度の酸素を含有する第３の導電性膜１１０ｃと、を含む積層構造を有することを特徴とするものである。 （もっと読む）