【課題】寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を得ることのできる技術を提供する。
【解決手段】スパッタリングターゲット材料としてタンタルを用い、スパッタリングガスとしてアルゴンと窒素との混合ガスを用いた反応性直流スパッタリング法により、窒化タンタル膜からなる厚さ２０ｎｍ、窒素濃度３０原子％未満の第１抵抗層５ａ、及び窒化タンタル膜からなる厚さ５ｎｍ、窒素濃度３０原子％以上の第２抵抗層５ｂを順次形成した後、第１及び第２抵抗層５ａ，５ｂを加工して抵抗素子Ｒ１を形成する。窒素濃度が３０原子％以上の上部領域を設けることにより、配線工程において熱負荷が与えられても抵抗素子Ｒ１の抵抗変動率を１％未満に抑えることができる。 （もっと読む）

【課題】 犠牲膜を、強度を有しながらも容易に除去できるものとし、解像限界以下の幅を持つ下地膜のパターンを再現性良く安定して形成できる微細パターンの形成方法を提供すること。
【解決手段】 薄膜２上に、この薄膜２とは異なる膜からなり、かつ、ＳｉＢＮからなる犠牲膜３を形成し、犠牲膜３を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工し、加工された犠牲膜３の側壁上に、犠牲膜３及び薄膜２とは異なる膜からなる側壁スペーサ５´を形成し、加工された犠牲膜３を除去し、側壁スペーサ５´をマスクに用いて、薄膜２を加工する。 （もっと読む）

【課題】ゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる半導体装置の製造方法を得る。
【解決手段】半導体基板１１上に複数の凹部１４を形成する。複数の凹部１４の内壁を覆うように半導体基板１１上に絶縁膜１５を形成する。絶縁膜１５上にレジスト１６を形成し、露光及び現像によりレジスト１６に、複数の凹部１４上において、対応する凹部１４よりも幅が狭い複数の開口１３をそれぞれ形成する。レジスト１６をマスクとして絶縁膜１５を異方性エッチングして凹部１４の底面の一部を露出させる。露出した凹部１４の底面及び絶縁膜１５上にＷＳｉＮ膜２１及びＡｕ膜２２（導体膜）を形成する。複数の凹部１４以外の領域においてＷＳｉＮ膜２１及びＡｕ膜２２を除去して、それぞれの凹部１４内に残されたＷＳｉＮ膜２１及びＡｕ膜２２によりゲート電極２３を形成する。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】幅の異なるパターンを同時に容易に形成することができるパターン形成方法を提供する。
【解決手段】被加工膜１上に複数のライン状のパターンを形成する工程と、複数のライン状のパターンの各側壁に側壁膜を形成する工程と、被加工膜１上、及び複数のライン状のパターンの各側壁に形成された側壁膜間に、複数のライン状のパターンと主元素が同一の材料である材料膜を堆積する工程と、材料膜をエッチングし、側壁膜間でライン状のパターンとして孤立させると共に、被加工膜１上でライン状のパターンより幅の広いパターンを形成する工程と、材料膜をエッチングした後、側壁膜を除去する工程とを備える。 （もっと読む）

本発明は、自己整合型有機薄膜トランジスタ及びその製造方法に関するものである。本発明によれば、基板上にパターニングされた第１導電膜としてゲート電極を形成し、ゲート電極を覆うように基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上に第２導電膜を形成する。次いで、基板の下部側でゲート電極をマスクとして用いて、第２導電膜に紫外線を照射する紫外線背面露光を遂行した後、第２導電膜を現像することで、ゲート電極と自己整合され、ゲート電極と重畳しないソース／ドレイン電極を形成する。次いで、ソース／ドレイン電極の間及び上部に有機半導体膜を形成する。本発明は、リール・トゥ・リール工程を用いて、有機薄膜トランジスタを製造することができ、製造工程が単純になる。
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半導体デバイスの製造中に材料をパターン化するための方法は、どの工程が選ばれるかによって、対称なフォトマスクを用いて非対称な機構もしくは対称な機構のいずれかを選択的に形成する。製造される、結果として得られる機構は、パターン化材料の周囲に形成されるスペーサーを用いる。基材を除去するために一つの特定のエッチングが使用される場合、対称な機構が得られる。基材を除去するために二つの特定のエッチングが使用される場合、非対称な機構が得られる。
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【課題】トリミングを用いず、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化してゲート電極または配線を形成できる半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０のチャネル形成領域上にゲート絶縁膜１２を形成し、その上層に第１導電層２０を形成し、第１導電層にゲート電極のパターンに対応し第１の幅２０ｗを有する第１凹部２０ｔを形成し、その内壁を被覆して、第１の幅より狭い第２の幅３１ｗの第２凹部３１ｔを有する第２導電層３１を形成し、第２凹部を埋め込んでマスク層３２を形成し、第１凹部の外部における第２導電層及びマスク層を除去し、第１凹部に残されたマスク層をマスクとして第２導電層及び第１導電層をパターン加工してゲート電極Ｇを形成し、ゲート電極Ｇの両側部における半導体基板中にソース・ドレイン領域１３を形成する。 （もっと読む）

【課題】フォト工程の低減を図った表示装置の製造方法。
【解決手段】第１導電型ＴＦＴと第２導電型ＴＦＴの各形成領域に、半導体層、第１絶縁膜、ゲート電極が形成され、前記半導体層のチャネル領域の各外側に第１導電型不純物領域が形成されている基板上に第２絶縁膜を形成し、前記第１導電型ＴＦＴの形成領域において当該ゲート電極を露出させることなく、前記第２導電型ＴＦＴの形成領域において当該ゲート電極のうち半導体層と交差する各辺の一部を露出させるようにして、ドレインおよびソースの各電極の接続用のコンタクトホールを形成し、多層導電層によって、前記第１導電型ＴＦＴの形成領域における前記各コンタクトホール、前記第２導電型ＴＦＴの形成領域において前記各コンタクトホールのゲート電極の一部を被うようにして、ドレインおよびソースの各電極を形成し、第２導電型不純物をドープして、半導体層に第２導電型不純物領域を形成する。 （もっと読む）

【課題】フィン型活性領域の断面形状が台形状である半導体装置において、パンチスルーの発生を防止する。
【解決手段】テーパー状の側面を有するフィン型活性領域１３と、フィン型活性領域１３の側面の一部を覆う側面被覆部１４ｓ及び上面の一部を覆う上面被覆部１４ｔを有するゲート電極１４と、フィン型活性領域１３内に形成されたソース領域及びドレイン領域とを備え、ゲート電極１４の側面被覆部１４ｓの少なくとも一部は、上部よりも下部の方が幅が広くなっている。これにより、ゲート電極１４による電界制御性が高められることから、パンチスルーの発生を防止することが可能となる。 （もっと読む）

【課題】複数の層にそれぞれ異なるパターンを与えること。
【解決手段】パターニング方法が、第１の層と第２の層とを有した多層構造のうちの前記第１の層に、浅い部分と深い部分とを有した凹パターンが与えられるように、少なくとも２つの異なる高さの部分を有したエンボスツールを用いて前記第１の層にエンボス処理を施す工程（ａ）と、前記深い部分の底部で、前記第２の層の下地表面が露出するように、前記第１の層を介して前記第２の層をエッチングする工程（ｂ）と、前記浅い部分の底部で前記第２の層の表面が露出するように、前記第１の層をエッチングする工程（ｃ）と、を包含している。 （もっと読む）

【課題】銅めっきをアンテナに用いた、集積回路とアンテナが一体形成された半導体装置において、銅の拡散による回路素子の電気特性への悪影響を防止し、また、集積回路とアンテナが一体形成された半導体装置において、アンテナと集積回路の接続不良に伴う半導体装置の不良を防止する装置を提供する。
【解決手段】半導体装置によると、同一の基板１０２上に集積回路１００とアンテナ１０１とが一体形成された半導体装置において、銅めっき層１０８をアンテナ１０１の導体に用いた場合に、アンテナ１０１の下地層１０７に所定の金属の窒化膜を用いているので銅の回路素子への拡散を防ぎ、銅の拡散による回路素子の電気特性への悪影響を低減できる。また、アンテナの下地層の金属の窒化物の一つにニッケルの窒化物を用いることで、アンテナと集積回路の接続不良を低減することができる。 （もっと読む）

【課題】複数の積層ゲート電極間に形成される電極間絶縁膜のアスペクト比が高く電極間絶縁膜内にシームが生じたとしても当該シーム内に不要成分を侵入させることなくデバイス不良を防止できるようにする。
【解決手段】シリコン酸化膜８上で且つ多結晶シリコン層６の側面位置にシリコン窒化膜１４を形成した後、多結晶シリコン層６上のシリコン窒化膜１２を除去している。このため、多結晶シリコン層６の上面をウェットエッチング処理して清浄化するときにシリコン酸化膜８の中央上部にシーム８ａが形成されていたとしても、当該シーム８ａ上を覆うようにシリコン窒化膜１４がキャップ絶縁膜として形成されているため、シーム８ａを拡大させることなく多結晶シリコン層６の上面を清浄化することができる。 （もっと読む）

【課題】本発明は、パターン形成時のパターン不良発生を防止してライン・アンド・スペースが的確に形成される半導体装置を提供することを目的とする。
【解決手段】複数のトランジスタを有する少なくとも２個のトランジスタブロックと、前記複数のトランジスタにそれぞれ接続された複数のゲートと、を有し、前記複数のゲートは、概略Ｕ字型の開ループ形状を有し、前記トランジスタブロック内に配置される前記複数のゲートは、隣接する２個のトランジスタブロック間で、それぞれ前記開ループ形状の開口部が対向して対称的に配置されることを特徴とする半導体装置。 （もっと読む）

【課題】いわゆる側壁残しプロセスを適用して微細なパターンを備える半導体装置を効率良く、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【解決手段】被処理基板１上に被加工層２およびマスク層を挟んで設けられた感光性部材からなる層に第１のパターンをパターニングする。第１のパターンをマスクとしてマスク層をエッチングしてマスク層に第１のパターンを転写する。第１のパターンが転写されたマスク層をエッチングして第１のパターンを縮小させた第２のパターン７ａを形成する。第２のパターン７ａの側壁部を囲んで側壁パターン８ａ，８ｂを設けた後に第２のパターン７ａの少なくとも一部を除去する。側壁パターン８ａ，８ｂをマスクとして被加工層２をエッチングして被加工層２に側壁パターン８ａ，８ｂを転写する。 （もっと読む）

【課題】作製コスト及び作製時間が低減された、信頼性の高い半導体装置を作製すること。
【解決手段】島状半導体膜を覆って絶縁膜を形成し、絶縁膜上に第１のゲート電極を形成し、第１のゲート電極をマスクとして絶縁膜をエッチングし第１のゲート電極と同じ幅のゲート絶縁膜を形成し、第１のゲート電極をマスクとして島状半導体膜に不純物元素を第１の濃度で添加し、金属膜を形成後加熱処理によりゲート絶縁膜に覆われていない領域にシリサイド領域を形成し、第１のゲート電極をエッチングし第１のゲート電極より幅の小さい第２のゲート電極を形成し、ゲート絶縁膜及び第２のゲート電極をマスクとして、島状半導体中に不純物元素を第１の濃度より小さい第２の濃度で添加し、島状半導体膜中に低濃度不純物領域、チャネル形成領域、及び高濃度不純物領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とする。
【解決手段】シリコン酸化膜９を半導体基板１の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜９をフッ酸水溶液を用いて除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を半導体基板１上に形成する。 （もっと読む）

【課題】優れた耐熱性および接着性を有するフォトレジスト組成物を提供することを目的とする。
【解決手段】本発明のフォトレジスト組成物は、第１のバインダー樹脂、第２のバインダー樹脂、光酸発生剤、架橋剤、および溶媒を含む。該フォトレジスト組成物は、フォトレジストパターンの耐熱性および接着性に優れるので、薄膜トランジスタ基板の開口率が増大し、表示品質を改善することができる。よって、該フォトレジスト組成物は、薄膜トランジスタ基板を製造するための４マスク工程に好適に用いられうる。 （もっと読む）

【課題】ナノワイヤトランジスタ（ＮＷＴ）の製造において、凹状ストリンガを除去する方法を提供する。
【解決手段】
本方法は、軸の外部表面が基板表面に接している円筒状のナノ構造体を準備する。ナノ構造体は、絶縁性半導体コアを含んでいる。導電性薄膜が、ナノ構造体上に堆積され、ゲートストラップ、またはゲートとゲートストラップとの組み合わせとして機能する。ハードマスク絶縁体が、導電性薄膜上に堆積され、ハードマスクの選択領域が異方性プラズマエッチングされる。結果として、ナノ構造体の円筒状部分を実質的に囲む導電性薄膜ゲート電極が形成される。 （もっと読む）

【課題】微細パターンの形成工程を削減でき、量産時の製造コスト低減に有効な半導体素子の微細パターン形成方法を提供する。
【解決手段】半導体基板１００上に、図１Ｅまでの工程の第１補助パターン(108)、下部反射防止パターン(BARC; 106a)、第２補助パターン(112a)をエッチングマスクとしてハードマスク膜(104)をエッチングして所要のラインとスペーサを有するハードマスクパターン(104c)を形成する（図１Ｆ参照）。その後、第１補助パターン(108)などを除去し、ハードマスクパターン(104c)からなる微細パターンを形成する。続く図１Ｇの工程でハードマスクパターン(104c)をエッチングマスクとしてエッチング対象膜(102)をエッチングしてエッチング対象パターン(102a)を形成してからハードマスクパターン(104c)を除去する。第１，第２補助パターン(108，112a)の形成工程のみで微細パターンを形成することで、所要の臨界寸法(CD)を有する微細パターンを形成でき、工程を削減する。 （もっと読む）