【課題】 グラフェンナノデバイスの製造を提供する。
【解決手段】 ナノスケールのグラフェン構造製造技術が提供される。マスクとして有用な酸化物ナノワイヤが、グラフェン層上に形成され、次にイオンビームエッチングが実施される。ナノスケールグラフェン構造は、イオンビームエッチング後、残った酸化物ナノワイヤを除去することにより製造される。 （もっと読む）

【課題】仕事関数金属膜と低抵抗膜とで構成されたゲート電極をプラズマエッチングする際に、膜質に応じたエッチングステップの切り替えの遅延を防ぐ。
【解決手段】低抵抗膜６中であって、仕事関数金属膜４との界面の近傍に、プラズマ発光モニタに感度のある、窒素を含む進捗モニタ層５を設けることで、エッチング中のプラズマ発光の変化を検知し、エッチングの進捗をモニタすることでエッチングステップ切り替えの遅延を防止することができる。 （もっと読む）

【課題】 デュアルメタルゲート構造およびデュアルＨｉｇｈ−ｋ構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供する。
【解決手段】 第２ゲート電極用金属層１０Ａおよび第２キャップ層９を、第１ハードマスク８の一端部を被うように形成する。これによって、第１ハードマスク８を除去する段階では、ＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が露出しないので、第１ハードマスク８を除去するためのエッチング液でＳＴＩ膜２上のゲート絶縁膜用絶縁膜５が除去されることを防止することができる。したがって、ＳＴＩ膜２が削られることを防止することができる。 （もっと読む）

【課題】本発明は液晶表示装置用アレイ基板製造用のエッチングテープを提供する。
【解決手段】本発明のエッチングテープは、ベースシート及びベースシート上にゲルタイプのエッチング物質が塗布されて形成されたエッチング物質層を含む。このエッチングテープは、透明絶縁基板上にゲート電極、ストレージキャパシターの第１電極、ゲート配線を形成する段階、ゲート絶縁膜、アクティブ層、オーミック接触層、ソース電極及びドレーン電極を形成し、誘電体層及びストレージキャパシターの第２電極を形成し、データ配線を形成する段階、画素電極を形成し、ゲートパッド電極を形成し、データパッド電極を形成する段階、保護層を形成する段階及びゲートパッド電極上に形成された保護層とデータパッド電極上に形成された保護層をエッチングすることでコンタクトホールを形成する段階を含む液晶表示装置用アレイ基板の製造方法に利用される。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】微細なラインアンドスペースパターンを含むパターンを形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工材上に、第１の芯材、および前記第１の芯材下に位置し、前記第１の芯材よりも幅の大きい第２の芯材を形成する工程と、前記第１および第２の芯材の側面を覆うように被覆膜を形成する工程と、前記被覆膜を前記第１および第２の芯材の側面に位置する部分を残して除去し、側壁マスクに加工する工程と、前記側壁マスクをマスクとして前記第１および第２の芯材にエッチングを施し、前記第１の芯材、および前記第２の芯材の前記側壁マスクに上面を覆われていない部分を除去して、前記側壁マスク、および前記側壁マスクの直下に残った前記第２の芯材を含むエッチングマスクを形成する工程と、前記エッチングマスクをマスクとして前記被加工材にエッチングを施し、前記被加工材をパターン加工する工程と、を含む。 （もっと読む）

【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。 （もっと読む）

【課題】製造工程を単純化させて製造コストを低減できるキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法を提供する。
【解決手段】（ｉ）同一層に配された、半導体層、及びドーピングされた半導体層から形成されて導電性を有する第１キャパシタ電極、（ｉｉ）半導体層及び第１キャパシタ電極を覆う絶縁膜、（ｉｉｉ）絶縁膜上に配された、前記半導体層の一部領域に対応するゲート電極、及び第１キャパシタ電極に対応する第２キャパシタ電極を具備し、ゲート電極の厚さは、第２キャパシタ電極の厚さより厚いことを特徴とするキャパシタ及び薄膜トランジスタを有する基板、これを具備した平板ディスプレイ装置及び該キャパシタ及び薄膜トランジスタを有する基板の製造方法である。 （もっと読む）

【課題】膜パターンが倒れないように半導体装置を製造する方法を提供する。
【解決手段】半導体装置の製造方法は、基板上にＳｉＯ_２膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンを両側面から挟むように複数のＳｉ膜の膜パターンを形成する工程と、ＳｉＯ_２膜の膜パターンの上面と、複数のＳｉ膜の膜パターンの上面と露出した側面とを被覆するようにレジスト膜を形成する工程と、ＳｉＯ_２膜の膜パターンの上面が露出するまでレジスト膜の一部を除去する工程と、レジスト膜が除去された後に、露出したＳｉＯ_２膜の膜パターンをウェット処理により除去する工程と、ＳｉＯ_２膜の膜パターンが除去された後に、レジスト膜の残部をドライ処理により除去する工程と、を備える。 （もっと読む）

論理領域でシリサイドを形成し、画素領域へのイオンの注入を容易にでき、同時に、ハードマスク層を除去するための処理を実行することなしにハードマスク層を薄い厚さで保持できるＣＭＯＳイメージセンサの製造方法が開示されている。ゲートパターンの形成時に限界寸法が容易に制御され、ゲートフォトレジストパターンの限界寸法の均一性が向上する。その方法には、画素領域および論理領域が規定された基板上にゲート導電層を形成するステップと、画素領域のハードマスクパターンの厚さが論理領域のハードマスクパターンの厚さより厚いような様式でゲート導電層上にハードマスクパターンを形成するステップと、ハードマスクパターンをエッチングバリアとして使用してゲート導電層をエッチングすることにより、画素領域および論理領域にゲートパターンを形成するステップと、論理領域に残るハードマスクパターンを除去するステップと、論理領域にシリサイドを形成するステップとが含まれる。
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【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜７上に、下地材としてシリコン窒化膜８が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜１２ａが分離形成される。非晶質シリコン膜１２ａは、フォトリソグラフィ処理でＷａの３倍の幅寸法４５ｎｍでパターニングされるが、スリミング技術で３０ｎｍに形成した上で、熱酸化により表層をシリコン酸化膜１５に変質させ、これによって寸法がＷａである１５ｎｍに形成される。シリコン酸化膜１５の上面に非晶質シリコン膜１６を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜１６ａを残存させる。この後、シリコン酸化膜１５を弗酸処理で剥離するとラインアンドスペースが１５ｎｍのシュリンクパターンを形成できる。 （もっと読む）

【課題】ゲート電極をパターニングするときに、選択ゲートトランジスタのゲート電極脇のシリコン基板が掘られることを防止する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板２のメモリセル部上および選択ゲート部上に電極材膜６を形成する工程と、電極材膜６およびハードマスク材膜７、８のうちのセル部に対応する部分を覆う第１のマスク材膜を作成する工程と、選択ゲート部のハードマスク材膜７、８および第１のマスク材膜をマスクとして選択ゲート部の電極材膜６を加工する工程と、電極材膜６、ハードマスク材膜７、８等のうちの選択ゲート部に対応する部分を覆う第２のマスク材膜１１を作成する工程と、メモリセル部のハードマスク材膜７、８および第２のマスク材膜１１をマスクとして電極材膜６、ブロック膜５およびシリコン窒化膜４を加工する工程とを備えてなる。 （もっと読む）

【課題】高い精度で安定的にパターンを形成することができる、半導体装置の製造方法を提供する。
【解決手段】被加工膜ＰＳ上に、第１無機材料からなる第１無機膜ＨＵと、第２無機材料からなりかつ第１無機膜ＨＵと被加工膜ＰＳとの間に位置する第２無機膜ＨＤとが形成される。第１無機膜ＨＵ上の第１フォトレジストマスクＲ１をマスクとして用いて第１無機膜ＨＵがエッチングされる。第２無機膜ＨＤ上に第２フォトレジストマスクＲ２が形成される。第２フォトレジストマスクＲ２および第１無機膜ＨＵをマスクとして用いて第２無機膜ＨＤがエッチングされる。第２無機膜ＨＤをマスクとして用いて被加工膜ＰＳがエッチングされる。 （もっと読む）

【課題】半導体基板を不必要に露出させることなく、半導体装置の信頼性を向上できる技術を提供する。
【解決手段】半導体基板１Ｓ上にゲート電極Ｇ１とゲート電極Ｇ２を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜で覆う一方、ｐチャネル型ＭＩＳＦＥＴ形成領域を露出する。続いて、半導体基板１Ｓの全面に例えば酸化アルミニウム膜よりなる元素供給膜７を形成した後、熱処理を実施する。これにより、ゲート電極Ｇ２直下の第１絶縁膜にアルミニウムを拡散させて高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂを形成する。その後、元素供給膜として例えば酸化マグネシウム膜を使用してゲート電極Ｇ１直下の第１絶縁膜にマグネシウムを拡散させて高濃度ＨｆＭｇＯ膜と低濃度ＨｆＭｇＯ膜を形成する。 （もっと読む）

【課題】コンタクト構造物の形成方法及びこれを利用した半導体装置の製造方法を提供する。
【解決手段】コンタクト領域１０３を有する対象体１００上に絶縁層１０６を形成した後、絶縁層１０６をエッチングしてコンタクト領域１０３を露出させる開口を形成する。露出されたコンタクト領域１０３上にシリコン及び酸素を含む物質膜を形成した後、シリコン及び酸素を含む物質膜上に金属膜を形成する。シリコン及び酸素を含有する物質膜と金属膜を反応させて、少なくともコンタクト領域１０３上に金属酸化物シリサイド膜１２１を形成した後、金属酸化物シリサイド膜１２１上の開口を埋める導電膜を形成する。コンタクト領域とコンタクトとの間に金属、シリコン、及び酸素が三成分系を成す金属酸化物シリサイド膜を均一に形成することができるため、改善された熱安定性及び電気的特性を有する。 （もっと読む）

【課題】寸法を制御すべき部位の寸法調整を可能とする半導体デバイスの製造方法、この方法に好適な半導体デバイスの製造装置を提供する。
【解決手段】開示される半導体デバイスの製造方法は、寸法を制御すべき部位の寸法を測定する寸法測定工程Ｓ８；寸法測定工程Ｓ８において得られた測定値が基準値よりも大きいか否かを判定する判定工程Ｓ９、Ｓ１１；および判定工程Ｓ９、Ｓ１１において測定値が基準値よりも大きいと判定された場合に部位を縮小する第１の工程と、判定工程において測定値が基準値よりも小さいと判定された場合に部位を増大する第２の工程とのいずれかを行う寸法調整工程；を含む。 （もっと読む）

【課題】生産性が向上し、かつ寸法精度が良い金属配線の製造方法、ＴＦＴの製造方法、及びそれを用いて製造されたＴＦＴを提供すること。
【解決手段】本発明にかかる金属配線の製造方法では、まず、主成分金属に、主成分金属より酸化物の生成エネルギーが低い添加金属が添加された第２の金属膜３０を成膜する。そして、第２の金属膜３０を酸化させて金属酸化物を形成し、第２の金属膜３０の表面に酸化層３２を形成する。次に、酸化層３２上にフォトレジスト３１を形成して、第１のドライエッチング条件により、酸化層３２をエッチングする。そして、第１のドライエッチング条件の場合と比較して、主成分金属の金属酸化物に対する選択比が高い第２のドライエッチング条件により、下層の第２の金属膜３０をエッチングする。 （もっと読む）

【課題】広帯域での利得、および、低い歪み特性を実現する。
【解決手段】第１のフィンＦ１における閾値電圧Ｖｔｈと、第２のフィンＦ２ａ，Ｆ２ｂにおける閾値電圧Ｖｔｈと、第３のフィンＦ３ａ，Ｆ３ｂにおける閾値電圧Ｖｔｈとのそれぞれが互いに異なるように、ｆｉｎＦＥＴ１００を形成する。 （もっと読む）

【課題】側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができる半導体装置製造方法および最適寸法設定プログラムを提供する。
【解決手段】本発明は、側壁プロセスにおけるパターン変換工程においてそれぞれ形成される各パターンの面内寸法ばらつき量から面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量から、面内寸法ばらつき量が少なくなるような各パターンの仕上がり寸法を設定するため、側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができるという効果を奏する。 （もっと読む）

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）