半導体装置の製造方法
【課題】 デュアルメタルゲート構造およびデュアルHigh−k構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供する。
【解決手段】 第2ゲート電極用金属層10Aおよび第2キャップ層9を、第1ハードマスク8の一端部を被うように形成する。これによって、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5が露出しないので、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができる。したがって、STI膜2が削られることを防止することができる。
【解決手段】 第2ゲート電極用金属層10Aおよび第2キャップ層9を、第1ハードマスク8の一端部を被うように形成する。これによって、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5が露出しないので、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができる。したがって、STI膜2が削られることを防止することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、より詳細には、相補型金属酸化膜半導体(Complementary Metal-Oxide Semiconductor;略称:CMOS)構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
45nm世代以降のCMOS構造として、ゲート絶縁膜に、従来のSiO2ゲート絶縁膜よりも誘電率の高いハフニウム(Hf)系ゲート絶縁膜を用い、ゲート電極に金属膜を用いることによって、高速化と低スタンバイ電力とを両立する構造が実現されている。誘電率の高い絶縁膜(以下「High−k膜」という)は、SiO2換算の実効膜厚が同じ場合は、SiO2ゲート絶縁膜に比べて物理膜厚が大きくなるので、リーク電流が小さいという利点がある。また、ゲート電極に金属膜を用いることによって、ゲート空乏層容量が無くなり、従来のポリシリコン(Poly−Si)ゲートよりもゲート容量が大きくなるので、反転層電荷密度が高くなり、ドレイン電流が大きく、またスイッチングスピードが早くなるという利点がある。したがって、前述のように高速化と低スタンバイ電力とを両立することが可能である。
【0003】
ゲート電極に金属膜を用いた金属ゲートでは、熱処理によって仕事関数がミッドギャップ方向にシフトするので、nチャネル型MOSFET(以下「nMOSFET」という)およびpチャネル型MOSFET(以下「pMOSFET」という)共にしきい電圧VTHが高くなり、ドレイン電流が小さくなるという問題がある。この問題を解決するために、ゲート電極を構成する金属の仕事関数を、nMOSFETでは低く、pMOSFETでは高くしたデュアルメタルゲート構造、または、nMOSFETとpMOSFETとでHigh−k膜の材質を変えたデュアルHigh−k構造によって、nMOSFETおよびpMOSFET共に、バンドエッジ寄りの仕事関数が得られるようにゲート構造を選定する必要がある。
【0004】
このようなデュアルメタルゲート構造およびデュアルHigh−k構造の形成プロセスとしては、非特許文献1に、マスクを2枚追加して、nMOSFETとpMOSFETとにおいて、ゲート絶縁膜およびゲート電極を構成する金属の仕事関数を変える方法が開示されている。
【0005】
また、特許文献1には、2枚のマスクを用いて、nMOSFETとpMOSFETとで個別の仕事関数を有する金属ゲート電極を形成する方法が開示されている。
【0006】
【特許文献1】特開2008−34751号公報
【非特許文献1】S.C.Song, et al., VLSI Symposium Tech. Digest, p.13-14, 2006
【発明の開示】
【発明が解決しようとする課題】
【0007】
特許文献1および非特許文献1に開示の形成方法においては、nMOSFET領域とpMOSFET領域とを分離する素子分離膜として形成されるSTI(Shallow Trench Isolation)膜上で、仕事関数が異なる金属膜を作り分ける工程が必要であるので、この工程においてSTI膜が削られるという問題がある。
【0008】
また従来技術において、ゲート絶縁膜としてnMOSFETにHfLaSiONを用い、pMOSFETにHfAlSiONを用いてデュアルHigh−k−CMOSFETを形成した場合、ハードマスクを除去する工程でSTI膜が削られてしまう現象が起こる。このSTI膜が削られる現象(以下「STI削れ」という場合がある)が生じると、ゲート加工工程において、STI膜が削られた領域にゲート電極材料が残ってしまい、ゲート間がショートするという問題が発生する。
【0009】
本発明の目的は、デュアルメタルゲート構造およびデュアルHigh−k構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明の半導体装置の製造方法は、導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1ゲート電極用金属層を形成する工程と、前記第1ゲート電極用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、前記第1ゲート電極用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2ゲート電極用金属層を形成する工程と、前記第2ゲート電極用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、前記第2ゲート電極用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスクを除去する工程と、前記第2導電型用マスクを除去する工程と、前記第1および第2ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記第1ゲート電極用金属層、前記第2ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
【0011】
また本発明の半導体装置の製造方法は、導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1マスク用金属層を形成する工程と、前記第1マスク用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、前記第1マスク用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2マスク用金属層を形成する工程と、前記第2マスク用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、前記第2マスク用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスクを除去する工程と、前記第2導電型用マスクを除去する工程と、前記第1マスク用金属層および前記第2マスク用金属層を除去する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
【発明の効果】
【0012】
本発明の半導体装置の製造方法によれば、第2ゲート電極用金属層は、第1ゲート電極用金属層を被う第1導電型用マスクの素子分離膜上の端部を被うように形成されるので、第1および第2導電型用マスクを除去する段階では、素子分離膜は、全面にわたって第1および第2ゲート電極用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第1および第2導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第1および第2導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
【0013】
これによって、第1および第2導電型用マスクの除去後に形成されるゲート電極用導電層を構成する導電性材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第1および第2導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する導電性材料を介してショートすることを防止することができる。これによって、隣接する第1および第2導電型半導体素子のゲート電極間のショートを防止することができる。
【0014】
また本発明の半導体装置の製造方法によれば、第2マスク用金属層は、第1マスク用金属層を被う第1導電型用マスクの素子分離膜上の端部を被うように形成されるので、第1および第2導電型用マスクを除去するときには、素子分離膜は、全面にわたって第1および第2マスク用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第1および第2導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第1および第2導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
【0015】
これによって、第1および第2導電型用マスクの除去後に形成されるゲート電極用金属層およびゲート電極用導電層の材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第1および第2導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する金属材料または導電性材料を介してショートすることを防止することができる。これによって、隣接する第1および第2導電型半導体素子のゲート電極間のショートを防止することができる。
【発明を実施するための最良の形態】
【0016】
<前提技術>
本発明の半導体装置の製造方法を説明する前に、本発明の前提となる半導体装置の製造方法について説明する。図1〜図8は、本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。ここでは、半導体装置として、相補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor;略称:CMOSFET)を製造する。CMOSFETには、nチャネルのMOSトランジスタであるn型MOSトランジスタ、より詳細にはnMOSFETと、pチャネルのMOSトランジスタであるp型MOSトランジスタ、より詳細にはpMOSFETとが並設される。ここでは、n型が第1導電型に相当し、p型が第2導電型に相当する。したがってnMOSFETが第1導電型半導体素子に相当し、pMOSFETが第2導電型半導体素子に相当する。
【0017】
図1は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。まず、図1に示すように、従来のCMOSFET作製フローに則り、半導体基板であるシリコン(Si)基板1に、Si基板1の表面からSi基板1の内部に向けて延在したSTI膜2、p型ウェル領域(以下「pウェル」という)3およびn型ウェル領域(以下「nウェル」という)4を順次に形成する。ここでは、nウェル4が第1導電型ウェル領域に相当し、pウェル3が第2導電型ウェル領域に相当する。
【0018】
pウェル3は、nMOSFETが形成されるnMOSFET領域Rnに形成され、nウェル4は、pMOSFETが形成されるpMOSFET領域Rpに形成される。STI膜2は、nMOSFET領域Rnに形成されるpウェル3と、pMOSFET領域Rpに形成されるnウェル4とを電気的に分離する素子分離膜であり、pウェル3とnウェル4との間に介在する。STI膜2は、たとえば二酸化シリコン膜(SiO2膜)などの絶縁膜によって実現される。
【0019】
図2は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、Si基板1上に、STI膜2、pウェル3およびnウェル4が形成された表面側から、全面にわたってゲート絶縁膜用絶縁膜5を形成する。ゲート絶縁膜用絶縁膜5は、具体的には界面層と上部絶縁層とを含んで構成され、以下のようにして形成される。
【0020】
まずSi基板1上に、STI膜2、pウェル3およびnウェル4が形成された表面側から、全面にわたって、ゲート絶縁膜用絶縁膜5を構成する界面層を、たとえば1nm程度形成する。界面層は、Si基板1と上部絶縁層との界面反応を防止するために設けられ、たとえば絶縁性材料から成る絶縁膜で実現される。界面層を構成する絶縁膜は、たとえば、シリコン酸化膜(SiOx(x>0)膜)またはシリコン酸窒化膜(SiON膜)によって実現され、Si基板1を酸化、または酸化および窒化することによって形成される。ここでは、界面層は、二酸化シリコン膜(SiO2膜)によって実現される。
【0021】
次に、界面層上の全面に、界面層と共にゲート絶縁膜用絶縁膜5を構成する上部絶縁層として、たとえばハフニウムシリコンオキシナイトライド(HfSiON)層を形成する。HfSiON層は、たとえば、界面層上にハフニウムシリケート(HfSiO)層を、2nm程度形成し、窒化および熱処理をすることによって形成される。上部絶縁層は絶縁性材料から成る。上部絶縁層の材料としては、HfSiONに限らず、他の絶縁性材料、具体的には、ハフニウム(Hf)、ジルコニウム(Zr)などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちHigh−k材料が挙げられる。上部絶縁層の材料は、High−k材料に限らず、たとえばSiONなどのHigh−k材料以外の絶縁性材料でもよい。以上のようにしてゲート絶縁膜用絶縁膜5が形成される。
【0022】
次に、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6として、たとえば膜厚が0.5nm程度のアルミニウム酸化膜(AlO膜)を形成する。第1キャップ層6の形成後は、用途に応じて、酸素雰囲気または窒素雰囲気などで熱処理を行ってもよい。その後、第1キャップ層6上に、スパッタ法などによって、全面にわたって、第1ゲート電極用金属層7を形成する。具体的には、第1ゲート電極用金属層7として、膜厚が10nm程度の窒化チタン膜(TiN膜)を形成する。
【0023】
次いで、第1ゲート電極用金属層7上の全面に、第1ハードマスク8として、絶縁性材料から成る絶縁膜を、たとえば30nm程度の膜厚で形成する。第1ハードマスク8を構成する絶縁膜としては、たとえば、シリコン窒化膜、より詳細にはヘキサクロロジシラン(Hexachloro Disilane)を用いた熱化学気相成長(Chemical Vapor Deposition;略称:CVD)法によって形成された窒化シリコン膜(以下「HCD−SiN膜」という)、またはシリコン酸化膜(SiOx(x>0)膜)が用いられる。ここでは、HCD−SiN膜が用いられる。
【0024】
図3は、nMOSFET領域RnおよびSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、nウェル4上とSTI膜2上の一部とにわたってフォトレジスト層(以下、単に「レジスト層」という場合がある)を形成し、レジスト層をマスクとして、ドライエッチング法を用いることによって、nMOSFET領域Rnの第1ハードマスク8およびpMOSFET領域RpのSTI膜2上の一部の第1ハードマスク8を除去する。pMOSFET領域Rpの第1ハードマスク8は、具体的には、STI膜2上の部分のうち、nMOSFET領域Rn寄りの部分が除去される。
【0025】
その後、レジスト層を除去し、第1ハードマスク8をマスクとして、ウェットエッチング法を用いることによって、nMOSFET領域Rnの第1ゲート電極用金属層7および第1キャップ層6、ならびにpMOSFET領域RpのSTI膜2上の一部の第1ゲート電極用金属層7および第1キャップ層6を除去する。
【0026】
具体的には、まずnMOSFET領域Rnの第1ゲート電極用金属層7およびpMOSFET領域RpのSTI膜2上の一部の第1ゲート電極用金属層7を、たとえば過酸化水素(H2O2)水溶液でウェットエッチングすることによって除去する。次いで、nMOSFET領域Rnの第1キャップ層6およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6を、たとえば希フッ酸(dilute hydrofluoric acid;略称:DHF水溶液)でウェットエッチングすることによって除去する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地のゲート絶縁膜用絶縁膜5であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0027】
このようにしてnMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8をエッチングして除去することによって、nMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部のゲート絶縁膜用絶縁膜5が露出する。pMOSFET領域Rpでは、具体的には、STI膜2上の部分のうち、nMOSFET領域Rn寄りの部分の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8が除去され、この部分のゲート絶縁膜用絶縁膜5が露出する。
【0028】
図4は、第2ハードマスク11の形成が終了した段階の状態を示す断面図である。nMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8の除去が終了した後は、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上の全面に、第2キャップ層9として、たとえばランタン酸化膜(LaO膜)を0.5nm程度形成する。
【0029】
前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5であるHfSiON層までエッチングした場合は、第2キャップ層9であるLaO膜を形成する前に、全面にわたって、すなわちnMOSFET領域RnおよびpMOSFET領域Rpにわたって、再度、ゲート絶縁膜用絶縁膜5を形成する。ここでは、膜厚が1nm程度の界面層たとえばSiO2膜を形成した後に、膜厚が2nm程度のHfSiO層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜5を形成する。そして、この後、第2キャップ層9として、LaO膜を0.5nm程度形成する。
【0030】
次に、第2キャップ層9上の全面に、第2ゲート電極用金属層10として、膜厚がたとえば5nm程度のTiN膜を形成する。その後、第2ゲート電極用金属層10上の全面に、第2ハードマスク11として、膜厚が30nm程度のHCD−SiN膜またはSiOx膜を形成する。ここでは、第2ハードマスク11として、HCD−SiN膜が形成される。その後、図示は省略するが、フォトリソグラフィによって、STI膜2上に残存する第1ハードマスク8を被わないように、nMOSFET領域Rnのうち、STI膜2上の一部を除く部分をフォトレジストで被い、レジスト層を形成する。レジスト層は、具体的には、第1ハードマスク8と、pMOSFET領域RpのSTI膜2上の部分と、nMOSFET領域RnのSTI膜2上の部分のうちのpMOSFET領域Rp寄りの部分とを被わず、nMOSFET領域RnのSTI膜2上の部分のうちの前記pMOSFET領域Rp寄りの部分を除く残余の部分と、nMOSFET領域RnのSTI膜2上の部分を除く残余の部分とを被うように形成される。
【0031】
図5は、STI膜2上の第2ハードマスク11、第2ゲート電極用金属層10および第2キャップ層9の除去が終了した段階の状態を示す断面図である。nMOSFET領域Rnのうち、STI膜2上の一部を除く部分をフォトレジストで被ってレジスト層を形成した後は、レジスト層をマスクとして、ドライエッチング法を用いることによって、pMOSFET領域RpおよびSTI膜2上の一部の第2ハードマスク11を除去し、次いで、レジスト層を除去する。
【0032】
次に、第2ハードマスク11をマスクとして、ウェットエッチング法を用いることによって、pMOSFET領域RpおよびSTI膜2上の一部の第2ゲート電極用金属層10および第2キャップ層9を除去する。具体的には、まずpMOSFET領域RpおよびSTI膜2上の一部の第2ゲート電極用金属層10を、たとえばH2O2水溶液でウェットエッチングすることによって除去する。次いで、pMOSFET領域RpおよびSTI膜2上の一部の第2キャップ層9を、希塩酸(dilute hydrochloric acid;略称:DHCl水溶液)でウェットエッチングすることによって除去する。前述のように第1キャップ層6をエッチングするときにゲート絶縁膜用絶縁膜5までエッチングして、その後、第2キャップ層9を形成する前に、再度ゲート絶縁膜用絶縁膜5を形成した場合は、第2キャップ層9のエッチング後に、第2ハードマスク11をマスクとしてエッチングし、pMOSFET領域RpおよびSTI膜2上の一部のゲート絶縁膜用絶縁膜5を除去する。
【0033】
図6は、第1および第2ハードマスク8,11の除去が終了した段階の状態を示す断面図である。pMOSFET領域RpおよびSTI膜2上の一部の第2ハードマスク11、第2ゲート電極用金属層10および第2キャップ層9の除去が終了した後は、pMOSFET領域Rpの第1ハードマスク8およびnMOSFET領域Rnの第2ハードマスク11を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。
【0034】
図7は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。第1および第2ハードマスク8,11を除去した後は、図7に示すように、第1および第2ゲート電極用金属層7,10上、ならびにSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に、ゲート電極用導電層14として、導電性材料から成る層、たとえばpoly−Si層を、たとえば100nm程度の膜厚で形成する。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0035】
その後、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させる。これによって、pMOSFET領域Rpに属するゲート絶縁膜用絶縁膜5内、具体的には第1キャップ層6の直下に位置するゲート絶縁膜用絶縁膜5内に、第1キャップ層6の材料が拡散され、ゲート絶縁膜用絶縁膜5に第1キャップ層6の材料、具体的には第1キャップ層6に含有される第1の元素が添加された第1ゲート絶縁膜12が、図7に示すようにpMOSFET領域Rpに形成される。ここでは、第1キャップ層6に含有される第1の元素はアルミニウム(Al)であり、このAlがゲート絶縁膜用絶縁膜5に拡散されて、Alが添加された第1ゲート絶縁膜12が形成される。さらに具体的に述べると、第1キャップ層6に含有される第1の元素であるAlは、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に拡散され、このAlが添加されたHfSiON層と界面層とを含んで第1ゲート絶縁膜12が構成される。
【0036】
また、nMOSFET領域Rnに属するゲート絶縁膜用絶縁膜5内、具体的には第2キャップ層9の直下に位置するゲート絶縁膜用絶縁膜5内には、第2キャップ層9の材料が拡散され、ゲート絶縁膜用絶縁膜5に第2キャップ層9の材料、具体的には第2キャップ層9に含有される第2の元素が添加された第2ゲート絶縁膜13が、図7に示すようにnMOSFET領域Rnに形成される。ここでは、第2キャップ層9に含有される第2の元素はランタン(La)であり、このLaがゲート絶縁膜用絶縁膜5に拡散されて、Laが添加された第2ゲート絶縁膜13が形成される。さらに具体的に述べると、第2キャップ層9に含有される第2の元素であるLaは、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に拡散され、このLaが添加されたHfSiON層と界面層とを含んで第2ゲート絶縁膜13が構成される。
【0037】
STI膜2上の一部のゲート絶縁膜用絶縁膜5上には、第1および第2キャップ層6,9が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜5への第1および第2キャップ層6,9の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0038】
この第1および第2キャップ層6,9の材料を拡散させるための熱処理によって、第1および第2キャップ層6,9は、図7に示すように消失する。具体的に述べると、第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5に拡散させるべき量の材料によって形成される。したがって、前述の熱処理によって第1および第2キャップ層6,9を構成する材料の全てがゲート絶縁膜用絶縁膜5に拡散されてゲート絶縁膜用絶縁膜5と一体化し、第1および第2キャップ層6,9自体は消失する。第1および第2キャップ層6,9の消失によって、pMOSFET領域Rpでは、第1ゲート絶縁膜12の直上に第1ゲート電極用金属層7が形成された状態となる。またnMOSFET領域Rnでは、第2ゲート絶縁膜13の直上に第2ゲート電極用金属層10が形成された状態となる。
【0039】
第1および第2キャップ層6,9の熱拡散後は、図示は省略するが、ゲートエッチング用ハードマスク15のうち、ゲート電極および後述するゲート配線Gwを形成するべく予め定める部分に形成された部分を被うようにレジスト層を形成した後、レジスト層をマスクとしてゲートエッチング用ハードマスク15をエッチングし、その後、レジスト層を除去する。このようにして、ゲート電極を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0040】
図8は、第1ゲート電極16および第2ゲート電極17の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、ドライエッチング法などによって、nMOSFETおよびpMOSFETの各ゲート電極を形成するための加工を行う。具体的には、ゲートエッチング用ハードマスク15をマスクとして、ゲート電極の部分とその下層が残存するように、ゲート電極となるゲート電極用導電層14、第1ゲート電極用金属層7および第2ゲート電極用金属層10、ならびにその下層の第1および第2ゲート絶縁膜12,13をエッチングする。
【0041】
これによって、pMOSFET領域Rpでは、第1ゲート電極用金属層7およびゲート電極用導電層14が、pMOSFETのp側ゲート電極として成形され、第1ゲート絶縁膜12が、p側ゲート絶縁膜として成形される。つまり、pMOSFETのp側ゲート電極は、第1ゲート電極用金属層7およびゲート電極用導電層14を含む第1ゲート電極16によって構成され、p側ゲート絶縁膜は、第1ゲート絶縁膜12によって構成される。またnMOSFET領域Rpでは、第1ゲート電極用金属層7およびゲート電極用導電層14が、nMOSFETのn側ゲート電極として成形され、第2ゲート絶縁膜13が、n側ゲート絶縁膜として成形される。つまり、nMOSFETのn側ゲート電極は、第2ゲート電極用金属層10およびゲート電極用導電層14を含む第2ゲート電極17によって構成され、n側ゲート絶縁膜は、第2ゲート絶縁膜13によって構成される。
【0042】
p側ゲート電極である第1ゲート電極16およびn側ゲート電極である第2ゲート電極17の形成後は、図示は省略するが、通常のCMOSFET形成プロセスフローを順次に経る。具体的には、ソース・ドレインエクステンション層、サイドウォール、ソース・ドレイン、層間絶縁膜を順次に形成した後に、コンタクトホールを開口し、配線を形成する。これによってnMOSFETおよびpMOSFETが形成され、CMOSFETが得られる。
【0043】
図9は、本発明の前提となる半導体装置の製造方法におけるゲートエッチング用ハードマスク15をマスクとしたゲート電極用導電層14、第1および第2ゲート電極用金属層7,10、ならびに第1および第2ゲート絶縁膜12,13のエッチングが終了した段階の状態を示す平面図である。図9は、図8に示すpMOSFET領域RpおよびnMOSFET領域Rnを、Si基板1のSTI膜2、第1および第2ゲート電極16,17、ならびに第1および第2ゲート絶縁膜12,13が形成された側から見た図に相当する。図9では、図8に示す第1および第2ゲート電極16,17、ならびに第1および第2ゲート絶縁膜12,13の記載を省略する。図9に示すp型活性領域Apは、図8に示すp側ゲート電極である第1ゲート電極16の下方のSi基板1の領域に相当し、図9に示すn型活性領域Anは、図8に示すn側ゲート電極である第2ゲート電極17の下方のSi基板1の領域に相当する。
【0044】
前提技術の半導体装置の製造方法では、前述の図5から図6に示す第1および第2ハードマスク8,11を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5が露出しているので、HF水溶液によるウェットエッチングによって、STI膜2上のゲート絶縁膜用絶縁膜5が除去されてSTI膜2が露出し、STI膜2の一部分が削られる、いわゆるSTI削れが生じる。図9では、STI膜2が削られた領域を符号「K」で表す。
【0045】
STI削れが生じると、その後の図7に示すゲート電極用導電層14を形成する段階で、ゲート電極用導電層14となるゲート電極材料が、STI膜2が削られた領域Kにまで成膜される。したがって、その後の図8に示すゲート電極を形成するための加工の段階で、ゲートエッチング用ハードマスク15をマスクとしてエッチングを実施しても、STI膜2が削られた領域Kに、ゲート電極材料が残ってしまい、ゲート電極材料のエッチング残りGmが生じてしまう。
【0046】
このエッチングでは、図8に示すnウェル4のp型活性領域Ap上の第1ゲート電極16、およびpウェル3のn型活性領域An上の第2ゲート電極17とともに、図9に示すように各ゲート電極16,17から引き出されるゲート配線Gwが形成される。ゲート配線Gwは、pウェル3およびnウェル4にわたって設けられるので、前述のようにSTI削れが生じて、STI膜2が削られた領域Kにゲート電極材料のエッチング残りGmが生じると、このエッチング残りGmを介して、各ゲート電極16,17から引き出されたゲート配線Gwが短絡すなわちショートして、第1および第2ゲート電極16,17間がショートするという問題が発生する。
【0047】
そこで本発明では、以下に示す各実施の形態の製造方法を採用している。以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、前述の前提技術および先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。
【0048】
<第1の実施の形態>
図10〜図19は、本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。本実施の形態においても、前提技術と同様に、半導体装置として、CMOSFETを製造する。CMOSFETには、nチャネルのMOSトランジスタであるn型MOSトランジスタ、より詳細にはnMOSFETと、pチャネルのMOSトランジスタであるp型MOSトランジスタ、より詳細にはpMOSFETとが並設される。本実施の形態においても、前提技術と同様に、n型が第1導電型に相当し、p型が第2導電型に相当する。したがってnMOSFETが第1導電型半導体素子に相当し、pMOSFETが第2導電型半導体素子に相当する。
【0049】
図10は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、前提技術における図1に示す工程と同様に、従来のCMOSFET作製フローに則り、図10に示すように、Si基板1に、STI膜2、pウェル3およびnウェル4を順次に形成する。nウェル4は、第1導電型ウェル領域に相当し、pウェル3は、第2導電型ウェル領域に相当する。
【0050】
図11は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、STI膜2、pウェル3およびnウェル4を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜5を形成する。具体的には、Si基板1上の全面に、ゲート絶縁膜用絶縁膜5、より詳細には、界面層および上部絶縁層を含むゲート絶縁膜用絶縁膜5を形成する。界面層としては、膜厚が1nm程度のシリコン酸化膜(SiO2膜)をSi基板1上に形成する。界面層は、SiO2膜に限定されず、たとえばシリコン酸窒化膜(SiON膜)によって実現されてもよい。上部絶縁層としては、膜厚が2nm程度のHfSiO層を界面層上の全面に形成し、窒化および熱処理をすることによって、HfSiON層を形成する。上部絶縁層は、HfSiON層に限定されず、他の絶縁性材料で形成されてもよい。
【0051】
続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6として、膜厚が0.5nm程度のアルミニウム酸化膜(AlO膜)を形成する。次に、第1キャップ層6上の全面に、金属材料から成る第1ゲート電極用金属層7Aを形成する。本実施の形態では、第1ゲート電極用金属層7Aとして、膜厚が10nm程度のルテニウム膜(Ru膜)を形成する。このようにゲート絶縁膜用絶縁膜5上の全面に形成される第1キャップ層6上に、全面にわたって第1ゲート電極用金属層7Aを形成することによって、ゲート絶縁膜用絶縁膜5を被うように、第1ゲート電極用金属層7Aを形成することができる。
【0052】
次いで、第1ゲート電極用金属層7A上の全面に、第1ハードマスク8として、膜厚が30nm程度のHCD−SiN膜を形成する。第1ハードマスク8は、HCD−SiN膜に限定されず、たとえばSiOx膜によって実現されてもよい。第1ハードマスク8は、第1導電型用マスクに相当する。
【0053】
図12は、nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7Aおよび第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、図示は省略するが、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成する。次いで、レジスト層をマスクとして、ドライエッチング法を用いることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。本実施の形態では、第1ハードマスク8は、pMOSFET領域Rpに属するSTI膜2上全体に残存する。このように第1ゲート電極用金属層7Aの全面に第1ハードマスク8を形成した後、nMOSFET領域Rnの第1ハードマスク8を除去することによって、第1ゲート電極用金属層7A上に、nウェル4、およびSTI膜2のnウェル4寄りの部分を被うように、第1ハードマスク8を形成することができる。
【0054】
その後、レジスト層を除去し、第1ハードマスク8をマスクとして、第1ゲート電極用金属層7Aおよび第1キャップ層6をウェットエッチングすることによって、第1ゲート電極用金属層7Aおよび第1キャップ層6のうち、第1ハードマスク8で被われていない部分、すなわちnMOSFET領域Rnの第1ゲート電極用金属層7Aおよび第1キャップ層6を除去する。本実施の形態では、pMOSFET領域Rpに属するSTI膜2上全体に第1ハードマスク8が残存しているので、第1ゲート電極用金属層7Aおよび第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地のゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0055】
図13は、第2ゲート電極用金属層10Aの形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1ハードマスク8、第1ゲート電極用金属層7Aおよび第1キャップ層6を除去した後は、全面にわたって、すなわち第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上、具体的には第1ハードマスク8上およびゲート絶縁膜用絶縁膜5の上部絶縁層上に、第2キャップ層9として、膜厚が0.5nmのランタン酸化膜(LaO膜)を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、第2キャップ層9であるLaO膜を形成する前に、全面にわたって、すなわちnMOSFET領域RnおよびpMOSFET領域Rpにわたって、再度、ゲート絶縁膜用絶縁膜5を形成する。本実施の形態では、界面層として、膜厚が1nm程度のSiO2膜を形成した後に、膜厚が2nm程度のHfSiO層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜5を形成する。そして、この後に、第2キャップ層9として、LaO膜を0.5nm程度形成する。
【0056】
その後、第2キャップ層9上の全面に、第2ゲート電極用金属層10Aとして、膜厚が5nm程度のTiN膜を形成する。このように全面にわたって形成される第2キャップ層6上の全面に、第2ゲート電極用金属層10Aを形成することによって、第1ハードマスク8、pウェル3、およびSTI膜2のうちで第1ハードマスク8で被われていない部分を被うように、第2ゲート電極用金属層10Aを形成することができる。
【0057】
図14は、nウェル4上の第2ゲート電極用金属層10Aおよび第2キャップ層9ならびにSTI膜2上の一部の第2ゲート電極用金属層10Aおよび第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ゲート電極用金属層10Aの形成後は、第2ゲート電極用金属層10A上の全面に、レジスト層20を形成し、フォトリソグラフィによって、STI膜2上の第1ハードマスク8の一端部を被うように、nMOSFET領域Rnと、pMOSFET領域Rpに属するSTI膜2上の一部とにわたってレジスト層20を残存させ、残余の部分のレジスト層20を除去する。
【0058】
このように第2ゲート電極用金属層10A上に全面にわたってレジスト層20を形成した後、STI膜2上の第1ハードマスク8の一端部を被うように、レジスト層20のうち、nMOSFET領域Rnおよび、pMOSFET領域Rpに属するSTI膜2上の一部に形成された部分を残して、残余の部分を除去することによって、第2ゲート電極用金属層10A上に、pウェル3、STI膜2のpウェル3寄りの部分、および第1ハードマスク8のSTI膜2上の端部を被うように、レジスト層20を形成することができる。レジスト層20は、第2導電型用マスクに相当する。
【0059】
次に、レジスト層20をマスクとして、第2ゲート電極用金属層10Aを、たとえばH2O2水溶液でウェットエッチングすることによって、第2ゲート電極用金属層10Aのうち、レジスト層20で被われていない部分、すなわちpMOSFET領域Rp全体に形成された第1ハードマスク8のうち、レジスト層20で被われる一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aを除去する。次いで、レジスト層20をマスクとして、第2キャップ層9を、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、第2キャップ層9のうち、レジスト層20で被われていない部分、すなわちpMOSFET領域Rp全体に形成された第1ハードマスク8のうち、レジスト層20で被われる一端部を除く残余の部分上に形成された第2キャップ層9を除去する。
【0060】
このとき、第1ハードマスク8の一端部上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9は除去されないので、第1ハードマスク8の一端部、ならびにその下方の第1ゲート電極用金属層7A、第1キャップ層6、ゲート絶縁膜用絶縁膜5およびSTI膜2は、第2ゲート電極用金属層10Aおよび第2キャップ層9で被われた状態となる。前述のように第1キャップ層6をエッチングするときにゲート絶縁膜用絶縁膜5までエッチングして、その後、第2キャップ層9を形成する前に、再度ゲート絶縁膜用絶縁膜5を形成した場合は、第2キャップ層9のエッチング後に、第2ハードマスク11をマスクとしてエッチングし、pMOSFET領域RpおよびSTI膜2上の一部のゲート絶縁膜用絶縁膜5を除去する。
【0061】
図15は、第1ハードマスク8、ならびに第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の第2キャップ層9および第2ゲート電極用金属層10Aの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分上の第2ゲート電極用金属層10Aおよび第2キャップ層9を除去した後は、第1ハードマスク8を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。このようにして第1ハードマスク8を除去することによって、第2キャップ層9の第1ハードマスク8に接していた部分、すなわち第2キャップ層9のうち、第1ゲート電極用金属層7Aおよび第1キャップ層6のSTI膜2上の端部を被う部分、具体的には第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の部分(以下「サイドフィルム」という場合がある)が露出する。この露出した第2キャップ層9のサイドフィルムを、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって除去する。これによって、第2ゲート電極用金属層10Aのうち、第1ゲート電極用金属層7Aおよび第1キャップ層6のSTI膜2上の端部を被う部分、すなわち第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の部分(以下「サイドフィルム」という場合がある)が露出する。第2キャップ層9の除去によって露出した第2ゲート電極用金属層10Aのサイドフィルムを、たとえばH2O2水溶液でウェットエッチングすることによって除去する。
【0062】
図16は、レジスト層20の除去が終了した段階の状態を示す断面図である。pMOSFET領域Rpの第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去した後は、nMOSFET領域Rnのレジスト層20を除去する。これによって、第2ゲート電極用金属層10Aが露出する。
【0063】
図17は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。レジスト層20を除去した後は、ゲート電極用導電層14として、膜厚がたとえば100nm程度のpoly−Si層を、第1および第2ゲート電極用金属層7A,10A上、ならびにSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に形成する。ゲート電極用導電層14は、導電性材料で形成されればよく、poly−Si以外の導電性材料で形成されてもよい。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0064】
図18は、第1および第2ゲート絶縁膜12,13の形成が終了した段階の状態を示す断面図である。前提技術における図7に示す工程と同様に、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させる。これによって、pMOSFET領域Rpに属するゲート絶縁膜用絶縁膜5内、具体的には第1キャップ層6の直下に位置するゲート絶縁膜用絶縁膜5内に第1キャップ層6の材料、具体的には第1キャップ層6に含有される第1の元素であるAlを拡散させ、第1ゲート絶縁膜12を形成する。また、nMOSFET領域Rnに属するゲート絶縁膜用絶縁膜5内、具体的には第2キャップ層9の直下に位置するゲート絶縁膜用絶縁膜5内に第2キャップ層9の材料、具体的には第2キャップ層9に含有される第2の元素であるLaを拡散させ、第2ゲート絶縁膜13を形成する。
【0065】
STI膜2上の一部のゲート絶縁膜用絶縁膜5上には、第1および第2キャップ層6,9が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜5への第1および第2キャップ層6,9の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0066】
第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5に拡散させるべき量の材料によって形成されるので、熱処理によってゲート絶縁膜用絶縁膜5と一体化し、第1および第2キャップ層6,9自体は消失する。したがって、pMOSFET領域Rpでは、第1ゲート絶縁膜12の直上に第1ゲート電極用金属層7Aが形成された状態となり、nMOSFET領域Rnでは、第2ゲート絶縁膜13の直上に第2ゲート電極用金属層10Aが形成された状態となる。
【0067】
第1および第2キャップ層6,9の熱拡散後は、前提技術における図7に示す工程と同様にフォトリソグラフィを用いて、ゲートエッチング用ハードマスク15のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を残して、残余の部分をエッチングによって除去する。これによって、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0068】
図19は、第1ゲート電極16Aおよび第2ゲート電極17Aの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、前提技術における図8に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。具体的には、ゲートエッチング用ハードマスク15をマスクとして、第1および第2ゲート電極用金属層7A,10A、ゲート電極用導電層14、ならびに第1および第2ゲート絶縁膜12,13をドライエッチングする。このドライエッチングによって、第1ゲート電極用金属層7A、第2ゲート電極用金属層10Aおよびゲート電極用導電層14のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して、残余の部分を除去する。またゲート絶縁膜用絶縁膜5で形成される第1および第2ゲート絶縁膜12,13、ならびに残存するゲート絶縁膜用絶縁膜5のうち、ゲート絶縁膜となるべく予め定める部分を残して、残余の部分を除去する。
【0069】
これによって、第1ゲート電極用金属層7Aおよびゲート電極用導電層14を含む第1ゲート電極16Aが、p側ゲート電極として形成され、また第2ゲート電極用金属層10Aおよびゲート電極用導電層14を含む第2ゲート電極17Aが、n側ゲート電極として形成される。第1および第2ゲート電極16A,17Aの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0070】
以上のように本実施の形態によれば、図14に示すように第2ゲート電極用金属層10Aおよび第2キャップ層9は、第1ハードマスク8の一端部を被うように形成されるので、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16A,17A間のショートを防止することができる。
【0071】
また第2ゲート電極用金属層10Aおよび第2キャップ層9の他端部、すなわちSTI膜2上の端部であるサイドフィルムは、前述のように第1ハードマスク8の一端部を被うように、具体的には逆L字状に形成される。この逆L字状のサイドフィルムは、第1ハードマスク8の表面および側面に形成されるので、このサイドフィルムが第1ハードマスク8の除去後に残ってしまうと、その後の工程で剥離されて異物の原因となり、製造歩留まりが低下してしまう。したがってサイドフィルムは、除去する必要がある。
【0072】
また本実施の形態では、第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムは、第1ハードマスク8の除去後には露出するので、除去が可能である。第1ハードマスク8の除去後に第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0073】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に、pMOSFET領域RpとnMOSFET領域Rnとで異なる元素を添加することによって、pMOSFET用の第1ゲート絶縁膜12と、nMOSFET用の第2ゲート絶縁膜13とを、異なるHigh−k材料で形成している。またpMOSFET用の第1ゲート電極16Aを構成する第1ゲート電極用金属層7Aと、nMOSFET用の第2ゲート電極17Aを構成する第2ゲート電極用金属層10Aとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。したがって、シングルメタル・シングルHigh−k構造、およびシングルメタル・デュアルHigh−k構造に比べて、nMOSFETおよびpMOSFETのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なCMOSFETを実現することができる。
【0074】
<第2の実施の形態>
図20〜図29は、本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第1の実施の形態と同様に、半導体装置として、CMOSFETを製造する。図20は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第1の実施の形態における図10に示す工程と同様に、従来のCMOSFET作製フローに則り、図20に示すように、STI膜2、pウェル3およびnウェル4を順次に形成する。
【0075】
図21は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、第1の実施の形態における図11に示す工程と同様にして、Si基板1上の全面に、ゲート絶縁膜用絶縁膜5を形成する。具体的には、Si基板1上の全面に界面層としてSiO2膜を形成した後、界面層上の全面にHfSiO層を形成して窒化および熱処理をすることによって、上部絶縁層としてHfSiON層を形成して、ゲート絶縁膜用絶縁膜5を形成する。界面層は、SiON膜によって実現されてもよい。また上部絶縁層は、他の絶縁性材料で形成されてもよい。
【0076】
続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1の実施の形態における図11に示す工程と同様にして、第1キャップ層6としてAlO膜を形成する。次に、第1キャップ層6上の全面に、第1ゲート電極用金属層7Bを形成する。本実施の形態では、第1ゲート電極用金属層7Bとして、膜厚が15nm程度のTiN膜を形成する。
【0077】
次いで、第1ゲート電極用金属層7B上に、全面にわたって、保護用導電層21として、膜厚がたとえば2nm程度のPoly−Si膜を形成する。保護用導電層21は、第1ゲート電極用金属層7Bよりも薄く形成される。すなわち保護用導電層21の厚み寸法は、ゲート電極用金属層7Bの厚み寸法よりも小さい値に選ばれる。保護用導電層21は、Poly−Si膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分とする導電性材料で形成される。
【0078】
保護用導電層21の形成後には、保護用導電層21上に全面にわたって、第1の実施の形態における図11に示す工程と同様にして、第1ハードマスク8としてHCD−SiN膜を形成する。第1ハードマスク8は、SiOx(x>0)膜によって実現されてもよい。
【0079】
図22は、nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7B、保護用金属層21および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、図示は省略するが、第1の実施の形態における図12に示す工程と同様にして、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成し、レジスト層をマスクとして、ドライエッチングすることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。その後、レジストを除去し、第1ハードマスク8をマスクとして、ドライエッチングすることによって、nMOSFET領域Rnの保護用金属層21を除去する。その後、第1ハードマスク8をマスクとして、たとえばH2O2水溶液でウェットエッチングすることによって、nMOSFET領域Rnの第1ゲート電極用金属層7Bおよび第1キャップ層6を除去する。
【0080】
本実施の形態においても、第1の実施の形態における図12に示す工程と同様に、pMOSFET領域Rpに属するSTI膜2上全体に第1ハードマスク8が残存しているので、保護用金属層21、第1ゲート電極用金属層7および第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。たとえばDHF水溶液を用いたウェットエッチングで、第1キャップ層6であるAlO膜を除去すると、第1キャップ層6とともに、HfSiON層も除去される。
【0081】
図23は、第2ゲート電極用金属層10Aの形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7B、保護用金属層21および第1ハードマスク8を除去した後は、第1の実施の形態における図13に示す工程と同様にして、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5の絶縁層上の全面に、第2キャップ層9としてLaO膜を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜5を形成した後に、第2キャップ層9であるLaO膜を形成する。その後、第2キャップ層9上の全面に、第2ゲート電極用金属層10Aとして、第1ゲート電極用金属層7BであるTiN膜よりも膜厚が薄いTiN膜、たとえば膜厚が5nm程度のTiN膜を形成する。このように本実施の形態では、第2ゲート電極用金属層10Aは、第1ゲート電極用金属層7Bと同一の金属を主成分として、具体的には第1ゲート電極用金属層7Bと同一の金属で形成される。
【0082】
図24は、nウェル4上の第2ゲート電極用金属層10Aおよび第2キャップ層9ならびにSTI膜2上の一部の第2ゲート電極用金属層10Aおよび第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ゲート電極用金属層10Aの形成後は、第1の実施の形態の図14に示す工程と同様にして、第2ゲート電極用金属層10A上の全面にレジスト層20を形成し、フォトリソグラフィによって、STI膜2上の第1ハードマスク8の一端部を被うように、nMOSFET領域Rnと、pMOSFET領域Rpに属するSTI膜2の一部とにわたってレジスト層20を残存させ、残余の部分のレジスト層20を除去する。次に、レジスト層20をマスクとして、第1ハードマスク8の一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9を除去する。
【0083】
図25は、第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9を除去した後は、第1の実施の形態における図15に示す工程と同様にして、第1ハードマスク8を除去し、さらに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去する。
【0084】
図26は、レジスト層20の除去が終了した段階の状態を示す断面図である。第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去した後は、第1の実施の形態における図16に示す工程と同様に、nMOSFET領域Rnに残存するレジスト層20を除去する。これによって、nMOSFET領域Rnは、第2ゲート電極用金属層10Aが露出する状態となる。またpMOSFET領域Rpは、本実施の形態では、保護用導電層21が露出する状態となっている。
【0085】
図27は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。レジスト層20を除去した後は、第1の実施の形態における図17に示す工程と同様に、ゲート電極用導電層14としてpoly−Si層を形成する。ゲート電極用導電層14は、Poly−Si膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分として形成される。本実施の形態では、ゲート電極用導電層14は、保護用導電層21上、第2ゲート電極用金属層10A上、およびSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に形成される。ゲート電極用導電層14の形成後は、第1の実施の形態における図17に示す工程と同様に、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0086】
図28は、第1および第2ゲート絶縁膜12,13の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15の形成後は、第1の実施の形態における図18に示す工程と同様に、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させ、第1および第2ゲート絶縁膜12,13を形成する。STI膜2上の一部には、ゲート絶縁膜用絶縁膜5がそのまま残存する。第1および第2キャップ層6,9の熱拡散後は、第1の実施の形態における図18に示す工程と同様にして、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0087】
図29は、第1ゲート電極16Bおよび第2ゲート電極17Aの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、第1の実施の形態における図19に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。これによって、第1ゲート電極16Bがp側ゲート電極として形成され、第2ゲート電極17Aがn側ゲート電極として形成される。本実施の形態では、第1ゲート電極16Bは、第1ゲート電極用金属層7B、保護用導電層21およびゲート電極用導電層14を含んで構成される。第2ゲート電極17Aは、第1の実施の形態と同様に、第2ゲート電極用金属層10Aおよびゲート電極用導電層14を含んで構成される。第1および第2ゲート電極16B,17Aの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0088】
以上のように本実施の形態によれば、第1の実施の形態と同様に、第2ゲート電極用金属層10Aおよび第2キャップ層9は、図24に示すように第1ハードマスク8の一端部を被うように形成されるので、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16B,17A間のショートを防止することができる。
【0089】
また第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムは、第1の実施の形態と同様に、第1ハードマスク8の除去後には露出するので、除去が可能である。したがって、第1ハードマスク8の除去後に第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0090】
また本実施の形態では、第1ゲート電極用金属層7BであるTiN膜上には、保護用導電層21として、Poly−Si層が設けられている。TiNは、元来はp型メタルであるが、本実施の形態のように、膜厚が15nm程度と薄いTiN膜上にSiが存在する場合は、SiがTiN中に拡散し、第1ゲート絶縁膜12まで到達しやすくなる。第1ゲート絶縁膜12は、HfSiON層を含むHf系絶縁膜であるので、SiとHf系絶縁膜との反応によって仕事関数が負にシフトする、いわゆるフェルミレベルピンニングが起きる。したがって、第1ゲート電極用金属層7Bとして形成される薄いTiN膜は、n型メタルとなる。このように第1ゲート電極用金属層7BであるTiN膜上に、保護用導電層21として、第1ゲート電極用金属層7Bよりも薄いPoly−Si層を設けることによって、第1ゲート電極用金属層7Bとして形成されるTiN膜をn型メタルとし、好適なpMOSFETを実現することができる。
【0091】
また本実施の形態のように、pMOSFET用の第1ゲート電極用金属層7Bとして形成されるTiN膜上に、保護用導電層21としてPoly−Si層を形成することによって、nMOSFET用の第2ゲート電極用金属層10Aとして形成されるTiN膜のサイドフィルムを除去するときに、pMOSFET領域Rpに属するTiN膜、すなわちnウェル4上の第1ゲート電極用金属層7BであるTiN膜がエッチングされることを防ぐことができる。
【0092】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に、pMOSFET領域RpとnMOSFET領域Rnとで異なる元素を添加することによって、pMOSFET用の第1ゲート絶縁膜12と、nMOSFET用の第2ゲート絶縁膜13とを、異なるHigh−k材料で形成している。またpMOSFET用の第1ゲート電極16Bを構成する第1ゲート電極用金属層7Bと、nMOSFET用の第2ゲート電極17Aを構成する第2ゲート電極用金属層10Aとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。したがって、シングルメタル・シングルHigh−k構造、およびシングルメタル・デュアルHigh−k構造に比べて、nMOSFETおよびpMOSFETのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なCMOSFETを実現することができる。
【0093】
<第3の実施の形態>
図30〜図38は、本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第1の実施の形態と同様に、半導体装置として、CMOSFETを製造する。図30は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第1の実施の形態における図10に示す工程と同様に、従来のCMOSFET作製フローに則り、図30に示すように、STI膜2、pウェル3およびnウェル4を順次に形成する。
【0094】
図31は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、第1の実施の形態における図11に示す工程と同様にして、Si基板1上の全面に、SiO2から成る界面層およびHfSiON層から成る上部絶縁層を含むゲート絶縁膜用絶縁膜5を形成し、続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6としてAlO膜を形成する。界面層は、SiO2膜に限定されるものではなく、たとえばシリコン酸窒化膜(SiON)によって実現されてもよい。また上部絶縁層は、HfSiON層に限定されるものではなく、他の絶縁性材料で形成されてもよい。
【0095】
次に、第1キャップ層6上の全面に、第1マスク用金属層22として、膜厚が10nm程度のTiN膜を形成する。第1マスク用金属層22上の全面には、第1の実施の形態と同様にして、第1ハードマスク8としてHCD−SiN膜を形成する。第1ハードマスク8は、HCD−SiN膜に限定されるものではなく、たとえばSiOx(x>0)膜によって実現されてもよい。
【0096】
図32は、nMOSFET領域Rnの第1キャップ層6、第1マスク用金属層22および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、第1の実施の形態における図12に示す工程と同様にして、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成し、レジスト層をマスクとして第1ハードマスク8をドライエッチングすることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。次いで、レジスト層を除去し、第1ハードマスク8をマスクとして、たとえばH2O2水溶液で第1マスク用金属層22および第1キャップ層6をウェットエッチングすることによって、nMOSFET領域Rnの第1マスク用金属層22および第1キャップ層6を除去する。
【0097】
本実施の形態においても、第1の実施の形態と同様に、第1ハードマスク8は、pMOSFET領域Rpに属するSTI膜2上全体に残存しているので、第1マスク用金属層22および第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0098】
図33は、第2ハードマスク11の形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1キャップ層6、第1マスク用金属層22および第1ハードマスク8を除去した後は、第1の実施の形態における図13に示す工程と同様にして、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上の全面に、第2キャップ層9としてLaO膜を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜5を形成した後に、第2キャップ層9であるLaO膜を形成する。その後、第2キャップ層9上の全面に、第2マスク用金属層23として、膜厚が第1マスク用金属層22と同程度、具体的には10nm程度のTiN膜を形成する。
【0099】
その後、前提技術と同様にして、第2マスク用金属層23上の全面に、第2ハードマスク11として、膜厚がたとえば30nm程度のHCD−SiN膜を形成する。第2ハードマスク11は、HCD−SiN膜に限定されるものではなく、たとえばSiOx膜によって実現されてもよい。
【0100】
図34は、nウェル4上の第2ハードマスク11、第2マスク用金属層23および第2キャップ層9、ならびにSTI膜2上の一部の第2ハードマスク11、第2マスク用金属層23および第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ハードマスク11の形成後は、第1の実施の形態と同様にして、第2ハードマスク11上の全面にレジスト層を形成し、フォトリソグラフィによってレジスト層をパターニングすることによって、STI膜2上の第1ハードマスク8の一端部を被うようにnMOSFET領域RnとpMOSFET領域Rpに属するSTI膜2の一部とにレジスト層を残存させ、残余の部分のレジスト層を除去する。次に、レジスト層をマスクとして、第2ハードマスク11をドライエッチングすることによって、第1ハードマスク8の一端部を除く残余の部分上に形成された第2ハードマスク11を除去する。
【0101】
このように第2マスク用金属層23上に全面にわたって第2ハードマスク11を形成した後、STI膜2上の第1ハードマスク8の一端部を被うように、第2ハードマスク11のうち、nMOSFET領域Rnおよび、pMOSFET領域Rpに属するSTI膜2上の一部に形成された部分を残して、残余の部分を除去することによって、第2マスク用金属層23上に、pウェル3、STI膜2のpウェル3寄りの部分、および第1ハードマスク8のSTI膜2上の端部を被うように、第2ハードマスク11を形成することができる。第2ハードマスク11は、第2導電型用マスクに相当する。
【0102】
次いで、レジスト層を除去し、残存する第2ハードマスク11をマスクとして、たとえばH2O2水溶液でウェットエッチングすることによって、露出する第2マスク用金属層23を除去し、次いで、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、露出する第2キャップ層9を除去する。このようにして、第1ハードマスク8の一端部を除く残余の部分上に形成された第2マスク用金属層23および第2キャップ層9を除去する。
【0103】
図35は、第1ハードマスク8、および第2キャップ層9のサイドフィルムの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分に形成された第2マスク用金属層23および第2キャップ層9を除去した後は、前提技術における図6に示す工程と同様にして、第1ハードマスク8および第2ハードマスク11を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。その後、第1および第2マスク用金属層22,23をマスクとして、第2キャップ層9を、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、第1ハードマスク8の除去で露出した第2キャップ層9のサイドフィルムを除去する。
【0104】
図36は、第1マスク用金属層22および第2マスク用金属層23の除去が終了した段階の状態を示す断面図である。第1ハードマスク8、および第2キャップ層9のサイドフィルムを除去した後は、たとえばH2O2水溶液でウェットエッチングすることによって、第1および第2マスク用金属層22,23を除去する。これによって、pMOSFET領域Rpでは、第1キャップ層6が露出する状態となり、nMOSFET領域Rnでは、第2キャップ層9が露出する状態となる。
【0105】
図37は、第1および第2ゲート絶縁膜12,13、ゲート電極用金属層24、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。第1および第2マスク用金属層22,23を除去した後は、本実施の形態では、ゲート電極用金属層24およびゲートエッチング用ハードマスク15を形成する前に、第1および第2ゲート絶縁膜12,13を形成する。具体的には、第1の実施の形態における図18に示す工程と同様にして、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させ、第1および第2ゲート絶縁膜12,13を形成する。第1の実施の形態と同様に、第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5と一体化して消失する。またSTI膜2上のうち、熱処理のときに第1および第2キャップ層6,9が設けられていなかった部分では、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0106】
第1および第2ゲート絶縁膜12,13の形成後は、第1および第2ゲート絶縁膜12,13上、ならびにSTI膜2上で残存するゲート絶縁膜用絶縁膜5上に、ゲート電極の仕事関数を左右する仕事関数金属であるゲート電極用金属層24として、膜厚がたとえば10nmのTiN膜を形成する。その後、第1の実施の形態における図17に示す工程と同様にして、ゲート電極用金属層24上に、ゲート電極用導電層14として、膜厚がたとえば100nm程度のpoly−Si層を形成する。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0107】
次いで、ゲートエッチング用ハードマスク15のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を除く残余の部分をエッチングによって除去し、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0108】
図38は、第1ゲート電極16Cおよび第2ゲート電極17Bの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、第1の実施の形態における図19に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。これによって、第1ゲート電極16Cがp側ゲート電極として形成され、第2ゲート電極17Bがn側ゲート電極として形成される。本実施の形態では、第1ゲート電極16Cおよび第2ゲート電極17Bは、同一の構成を有し、具体的には、ゲート電極用金属層24およびゲート電極用導電層14を含んで構成される。第1および第2ゲート電極16C,17Bの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0109】
以上のように本実施の形態によれば、第1の実施の形態と同様に、第2キャップ層9および第2マスク用金属層23は、図34に示すように第1ハードマスク8の一端部を被うように形成されるので、図35に示す工程において、第1および第2ハードマスク8,11を除去するときには、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1および第2ハードマスク8,11を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16C,17B間のショートを防止することができる。
【0110】
また第2キャップ層9のサイドフィルムは、第1の実施の形態と同様に、第1ハードマスク8の除去後には露出するので、除去が可能である。したがって、第1ハードマスク8の除去後に第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0111】
また第2マスク用金属層23は、第2キャップ層9のサイドフィルムの除去後に除去されるので、第2マスク用金属層23のサイドフィルムによる異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0112】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層は、HfSiONから成り、第1および第2マスク用金属層22,23は、TiNから成る。TiNとHfSiONとの選択比は充分に大きく、TiNは、HfSiONに対して、選択性良く除去することができる。したがって、前述の図35に示す工程において、第1および第2マスク用金属層22,23であるTiN膜を、第2キャップ層9であるLaO膜のエッチングマスクに使用した後には、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層上のTiN膜のみ、すなわち第1および第2マスク用金属層22,23のみを除去することができる。
【0113】
このように本実施の形態では、第1および第2マスク用金属層22,23のみを除去することができるので、第1および第2マスク用金属層22,23を除去した後に、pMOSFET領域RpおよびnMOSFET領域Rnにわたって、単一のゲート電極用金属層24を形成することができる。これによって、第2マスク用金属層23のサイドフィルムによる異物の発生を抑えて、p側ゲート電極である第1ゲート電極16Cと、n側ゲート電極である第2ゲート電極17Bとを同一の構成にすることができる。したがって、シングルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。
【0114】
シングルメタル・デュアルHigh−k構造では、デュアルHigh−k構造として、本実施の形態のようにnMOSFET用の第2ゲート絶縁膜13とpMOSFET用の第1ゲート絶縁膜12とに、異なったHigh−k材料が用いられるので、nMOSFETとpMOSFETとで、マイナス(−)およびプラス(+)の対称なフラットバンド電圧(Flat band voltage;略称:VFB)が得られる。したがって、デュアルメタル構造と同じ効果を得ることができる。
【0115】
またシングルメタル・デュアルHigh−k構造では、ゲート電極が1種類であるので、ゲート電極加工を容易に行なうことができる。したがって、ゲート長のばらつき、たとえば局所ばらつき、エッジラフネスすなわちエッジ粗さなどを小さく抑えることができる。
【0116】
前述の第1〜第3の実施の形態では、ゲート絶縁膜用絶縁膜5上に、異なる材料で形成される第1および第2キャップ層6,9を設けて、第1および第2キャップ層6,9の材料をゲート絶縁膜用絶縁膜5に拡散させることによって、nMOSFET領域Rnと、pMOSFET領域Rpとに、異なる材料で構成される第1および第2ゲート絶縁膜12,13を形成している。これによって、デュアルHigh−k構造を実現している。
【0117】
デュアルHigh−k構造の形成方法は、上記方法に限定されない。たとえば以下のようにしても、デュアルHigh−k構造を形成することができる。まず、第3の実施の形態と同様にして、図31に示すようにSTI膜2、pウェル3およびnウェル4が形成されたSi基板1上に、全面にわたってゲート絶縁膜用絶縁膜5を形成した後、第1キャップ層6を形成せずに、ゲート絶縁膜用絶縁膜5上に、全面にわたって第1マスク用金属層22を形成し、その上に第1ハードマスク8を形成する。
【0118】
次いで、図32に示す工程と同様にして、第1ハードマスク8をマスクとして第1マスク用金属層22をエッチングし、さらに第1ハードマスク8をマスクとして、ゲート絶縁膜用絶縁膜5をエッチングする。これによって、ゲート絶縁膜用絶縁膜5のうち、第1ハードマスク8で被われていない部分、すなわちnMOSFET領域Rnのゲート絶縁膜用絶縁膜5を除去する。
【0119】
次いで、nMOSFET領域RnおよびpMOSFET領域Rpにわたって、すなわち第1ハードマスク8、nウェル4、およびSTI膜2のうちで第1ハードマスク8で被われていない部分を被うように、他のゲート絶縁膜用絶縁膜を形成する。他のゲート絶縁膜用絶縁膜としては、pMOSFET領域Rpに残存するゲート絶縁膜用絶縁膜5とは異なる絶縁性材料から成る絶縁膜を形成する。
【0120】
次いで、図33に示す工程と同様にして、他のゲート絶縁膜用絶縁膜上に全面にわたって第2マスク用金属層23を形成した後、図34に示す工程と同様にして、第2ハードマスク11をマスクとして、第2マスク用金属層23をエッチングし、さらに第2ハードマスク11をマスクとして、他のゲート絶縁膜用絶縁膜をエッチングする。これによって、他のゲート絶縁膜用絶縁膜のうち、第2ハードマスク11で被われていない部分を除去する。
【0121】
次いで、第1および第2ハードマスク8,11を除去した後、他のゲート絶縁膜用絶縁膜のうち、第1マスク用金属層22のSTI膜2上の端部を被う部分、すなわち他のゲート絶縁膜用絶縁膜のサイドフィルムを除去する。その後の工程は、第3の実施の形態と同様にして、CMOSFETを得る。これによって、デュアルHigh−k構造のCMOSFETを実現することができる。
【図面の簡単な説明】
【0122】
【図1】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図2】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図3】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図4】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図5】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図6】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図7】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図8】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図9】本発明の前提となる半導体装置の製造方法おける第1および第2ハードマスク8,11の除去が終了した段階の状態を示す平面図である。
【図10】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図11】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図12】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図13】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図14】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図15】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図16】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図17】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図18】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図19】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図20】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図21】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図22】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図23】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図24】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図25】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図26】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図27】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図28】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図29】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図30】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図31】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図32】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図33】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図34】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図35】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図36】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図37】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図38】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【符号の説明】
【0123】
1 シリコン基板、2 STI膜、3 pウェル、4 nウェル、5 ゲート絶縁膜用絶縁膜、6 第1キャップ層、7,7A,7B 第1ゲート電極用金属層、8 第1ハードマスク、9 第2キャップ層、10,10A 第2ゲート電極用金属層、11 第2ハードマスク、12 第1ゲート絶縁膜、13 第2ゲート絶縁膜、14 ゲート電極用導電層、15 ゲートエッチング用ハードマスク、16,16A,16B,16C 第1ゲート電極、17,17A,17B 第2ゲート電極、20 レジスト層、21 保護用導電層、22 第1マスク用金属層、23 第2マスク用金属層、24 ゲート電極用金属層。
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、より詳細には、相補型金属酸化膜半導体(Complementary Metal-Oxide Semiconductor;略称:CMOS)構造を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
45nm世代以降のCMOS構造として、ゲート絶縁膜に、従来のSiO2ゲート絶縁膜よりも誘電率の高いハフニウム(Hf)系ゲート絶縁膜を用い、ゲート電極に金属膜を用いることによって、高速化と低スタンバイ電力とを両立する構造が実現されている。誘電率の高い絶縁膜(以下「High−k膜」という)は、SiO2換算の実効膜厚が同じ場合は、SiO2ゲート絶縁膜に比べて物理膜厚が大きくなるので、リーク電流が小さいという利点がある。また、ゲート電極に金属膜を用いることによって、ゲート空乏層容量が無くなり、従来のポリシリコン(Poly−Si)ゲートよりもゲート容量が大きくなるので、反転層電荷密度が高くなり、ドレイン電流が大きく、またスイッチングスピードが早くなるという利点がある。したがって、前述のように高速化と低スタンバイ電力とを両立することが可能である。
【0003】
ゲート電極に金属膜を用いた金属ゲートでは、熱処理によって仕事関数がミッドギャップ方向にシフトするので、nチャネル型MOSFET(以下「nMOSFET」という)およびpチャネル型MOSFET(以下「pMOSFET」という)共にしきい電圧VTHが高くなり、ドレイン電流が小さくなるという問題がある。この問題を解決するために、ゲート電極を構成する金属の仕事関数を、nMOSFETでは低く、pMOSFETでは高くしたデュアルメタルゲート構造、または、nMOSFETとpMOSFETとでHigh−k膜の材質を変えたデュアルHigh−k構造によって、nMOSFETおよびpMOSFET共に、バンドエッジ寄りの仕事関数が得られるようにゲート構造を選定する必要がある。
【0004】
このようなデュアルメタルゲート構造およびデュアルHigh−k構造の形成プロセスとしては、非特許文献1に、マスクを2枚追加して、nMOSFETとpMOSFETとにおいて、ゲート絶縁膜およびゲート電極を構成する金属の仕事関数を変える方法が開示されている。
【0005】
また、特許文献1には、2枚のマスクを用いて、nMOSFETとpMOSFETとで個別の仕事関数を有する金属ゲート電極を形成する方法が開示されている。
【0006】
【特許文献1】特開2008−34751号公報
【非特許文献1】S.C.Song, et al., VLSI Symposium Tech. Digest, p.13-14, 2006
【発明の開示】
【発明が解決しようとする課題】
【0007】
特許文献1および非特許文献1に開示の形成方法においては、nMOSFET領域とpMOSFET領域とを分離する素子分離膜として形成されるSTI(Shallow Trench Isolation)膜上で、仕事関数が異なる金属膜を作り分ける工程が必要であるので、この工程においてSTI膜が削られるという問題がある。
【0008】
また従来技術において、ゲート絶縁膜としてnMOSFETにHfLaSiONを用い、pMOSFETにHfAlSiONを用いてデュアルHigh−k−CMOSFETを形成した場合、ハードマスクを除去する工程でSTI膜が削られてしまう現象が起こる。このSTI膜が削られる現象(以下「STI削れ」という場合がある)が生じると、ゲート加工工程において、STI膜が削られた領域にゲート電極材料が残ってしまい、ゲート間がショートするという問題が発生する。
【0009】
本発明の目的は、デュアルメタルゲート構造およびデュアルHigh−k構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明の半導体装置の製造方法は、導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1ゲート電極用金属層を形成する工程と、前記第1ゲート電極用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、前記第1ゲート電極用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2ゲート電極用金属層を形成する工程と、前記第2ゲート電極用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、前記第2ゲート電極用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスクを除去する工程と、前記第2導電型用マスクを除去する工程と、前記第1および第2ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記第1ゲート電極用金属層、前記第2ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
【0011】
また本発明の半導体装置の製造方法は、導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1マスク用金属層を形成する工程と、前記第1マスク用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、前記第1マスク用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2マスク用金属層を形成する工程と、前記第2マスク用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、前記第2マスク用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、前記第1導電型用マスクを除去する工程と、前記第2導電型用マスクを除去する工程と、前記第1マスク用金属層および前記第2マスク用金属層を除去する工程と、前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする。
【発明の効果】
【0012】
本発明の半導体装置の製造方法によれば、第2ゲート電極用金属層は、第1ゲート電極用金属層を被う第1導電型用マスクの素子分離膜上の端部を被うように形成されるので、第1および第2導電型用マスクを除去する段階では、素子分離膜は、全面にわたって第1および第2ゲート電極用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第1および第2導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第1および第2導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
【0013】
これによって、第1および第2導電型用マスクの除去後に形成されるゲート電極用導電層を構成する導電性材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第1および第2導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する導電性材料を介してショートすることを防止することができる。これによって、隣接する第1および第2導電型半導体素子のゲート電極間のショートを防止することができる。
【0014】
また本発明の半導体装置の製造方法によれば、第2マスク用金属層は、第1マスク用金属層を被う第1導電型用マスクの素子分離膜上の端部を被うように形成されるので、第1および第2導電型用マスクを除去するときには、素子分離膜は、全面にわたって第1および第2マスク用金属層で被われており、素子分離膜上のゲート絶縁膜用絶縁膜は露出していない。つまり、第1および第2導電型用マスクは、素子分離膜およびその上のゲート絶縁膜用絶縁膜が露出していない状態で除去されるので、第1および第2導電型用マスクを除去するときに、素子分離膜上のゲート絶縁膜用絶縁膜が除去されることを防止し、その下の素子分離膜が削られることを防止することができる。
【0015】
これによって、第1および第2導電型用マスクの除去後に形成されるゲート電極用金属層およびゲート電極用導電層の材料が、素子分離膜の削られた部分に残存することを防止することができる。したがって、第1および第2導電型半導体素子の各ゲート電極に連なるゲート配線が素子分離膜を跨いで形成される場合、隣接するゲート配線が、素子分離膜上に残存する金属材料または導電性材料を介してショートすることを防止することができる。これによって、隣接する第1および第2導電型半導体素子のゲート電極間のショートを防止することができる。
【発明を実施するための最良の形態】
【0016】
<前提技術>
本発明の半導体装置の製造方法を説明する前に、本発明の前提となる半導体装置の製造方法について説明する。図1〜図8は、本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。ここでは、半導体装置として、相補型MOSFET(Complementary Metal-Oxide Semiconductor Field Effect Transistor;略称:CMOSFET)を製造する。CMOSFETには、nチャネルのMOSトランジスタであるn型MOSトランジスタ、より詳細にはnMOSFETと、pチャネルのMOSトランジスタであるp型MOSトランジスタ、より詳細にはpMOSFETとが並設される。ここでは、n型が第1導電型に相当し、p型が第2導電型に相当する。したがってnMOSFETが第1導電型半導体素子に相当し、pMOSFETが第2導電型半導体素子に相当する。
【0017】
図1は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。まず、図1に示すように、従来のCMOSFET作製フローに則り、半導体基板であるシリコン(Si)基板1に、Si基板1の表面からSi基板1の内部に向けて延在したSTI膜2、p型ウェル領域(以下「pウェル」という)3およびn型ウェル領域(以下「nウェル」という)4を順次に形成する。ここでは、nウェル4が第1導電型ウェル領域に相当し、pウェル3が第2導電型ウェル領域に相当する。
【0018】
pウェル3は、nMOSFETが形成されるnMOSFET領域Rnに形成され、nウェル4は、pMOSFETが形成されるpMOSFET領域Rpに形成される。STI膜2は、nMOSFET領域Rnに形成されるpウェル3と、pMOSFET領域Rpに形成されるnウェル4とを電気的に分離する素子分離膜であり、pウェル3とnウェル4との間に介在する。STI膜2は、たとえば二酸化シリコン膜(SiO2膜)などの絶縁膜によって実現される。
【0019】
図2は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、Si基板1上に、STI膜2、pウェル3およびnウェル4が形成された表面側から、全面にわたってゲート絶縁膜用絶縁膜5を形成する。ゲート絶縁膜用絶縁膜5は、具体的には界面層と上部絶縁層とを含んで構成され、以下のようにして形成される。
【0020】
まずSi基板1上に、STI膜2、pウェル3およびnウェル4が形成された表面側から、全面にわたって、ゲート絶縁膜用絶縁膜5を構成する界面層を、たとえば1nm程度形成する。界面層は、Si基板1と上部絶縁層との界面反応を防止するために設けられ、たとえば絶縁性材料から成る絶縁膜で実現される。界面層を構成する絶縁膜は、たとえば、シリコン酸化膜(SiOx(x>0)膜)またはシリコン酸窒化膜(SiON膜)によって実現され、Si基板1を酸化、または酸化および窒化することによって形成される。ここでは、界面層は、二酸化シリコン膜(SiO2膜)によって実現される。
【0021】
次に、界面層上の全面に、界面層と共にゲート絶縁膜用絶縁膜5を構成する上部絶縁層として、たとえばハフニウムシリコンオキシナイトライド(HfSiON)層を形成する。HfSiON層は、たとえば、界面層上にハフニウムシリケート(HfSiO)層を、2nm程度形成し、窒化および熱処理をすることによって形成される。上部絶縁層は絶縁性材料から成る。上部絶縁層の材料としては、HfSiONに限らず、他の絶縁性材料、具体的には、ハフニウム(Hf)、ジルコニウム(Zr)などの、酸化物、酸窒化物または酸窒化珪化物などの高誘電率材料、すなわちHigh−k材料が挙げられる。上部絶縁層の材料は、High−k材料に限らず、たとえばSiONなどのHigh−k材料以外の絶縁性材料でもよい。以上のようにしてゲート絶縁膜用絶縁膜5が形成される。
【0022】
次に、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6として、たとえば膜厚が0.5nm程度のアルミニウム酸化膜(AlO膜)を形成する。第1キャップ層6の形成後は、用途に応じて、酸素雰囲気または窒素雰囲気などで熱処理を行ってもよい。その後、第1キャップ層6上に、スパッタ法などによって、全面にわたって、第1ゲート電極用金属層7を形成する。具体的には、第1ゲート電極用金属層7として、膜厚が10nm程度の窒化チタン膜(TiN膜)を形成する。
【0023】
次いで、第1ゲート電極用金属層7上の全面に、第1ハードマスク8として、絶縁性材料から成る絶縁膜を、たとえば30nm程度の膜厚で形成する。第1ハードマスク8を構成する絶縁膜としては、たとえば、シリコン窒化膜、より詳細にはヘキサクロロジシラン(Hexachloro Disilane)を用いた熱化学気相成長(Chemical Vapor Deposition;略称:CVD)法によって形成された窒化シリコン膜(以下「HCD−SiN膜」という)、またはシリコン酸化膜(SiOx(x>0)膜)が用いられる。ここでは、HCD−SiN膜が用いられる。
【0024】
図3は、nMOSFET領域RnおよびSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、nウェル4上とSTI膜2上の一部とにわたってフォトレジスト層(以下、単に「レジスト層」という場合がある)を形成し、レジスト層をマスクとして、ドライエッチング法を用いることによって、nMOSFET領域Rnの第1ハードマスク8およびpMOSFET領域RpのSTI膜2上の一部の第1ハードマスク8を除去する。pMOSFET領域Rpの第1ハードマスク8は、具体的には、STI膜2上の部分のうち、nMOSFET領域Rn寄りの部分が除去される。
【0025】
その後、レジスト層を除去し、第1ハードマスク8をマスクとして、ウェットエッチング法を用いることによって、nMOSFET領域Rnの第1ゲート電極用金属層7および第1キャップ層6、ならびにpMOSFET領域RpのSTI膜2上の一部の第1ゲート電極用金属層7および第1キャップ層6を除去する。
【0026】
具体的には、まずnMOSFET領域Rnの第1ゲート電極用金属層7およびpMOSFET領域RpのSTI膜2上の一部の第1ゲート電極用金属層7を、たとえば過酸化水素(H2O2)水溶液でウェットエッチングすることによって除去する。次いで、nMOSFET領域Rnの第1キャップ層6およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6を、たとえば希フッ酸(dilute hydrofluoric acid;略称:DHF水溶液)でウェットエッチングすることによって除去する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地のゲート絶縁膜用絶縁膜5であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0027】
このようにしてnMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8をエッチングして除去することによって、nMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部のゲート絶縁膜用絶縁膜5が露出する。pMOSFET領域Rpでは、具体的には、STI膜2上の部分のうち、nMOSFET領域Rn寄りの部分の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8が除去され、この部分のゲート絶縁膜用絶縁膜5が露出する。
【0028】
図4は、第2ハードマスク11の形成が終了した段階の状態を示す断面図である。nMOSFET領域Rn、およびpMOSFET領域RpのSTI膜2上の一部の第1キャップ層6、第1ゲート電極用金属層7および第1ハードマスク8の除去が終了した後は、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上の全面に、第2キャップ層9として、たとえばランタン酸化膜(LaO膜)を0.5nm程度形成する。
【0029】
前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5であるHfSiON層までエッチングした場合は、第2キャップ層9であるLaO膜を形成する前に、全面にわたって、すなわちnMOSFET領域RnおよびpMOSFET領域Rpにわたって、再度、ゲート絶縁膜用絶縁膜5を形成する。ここでは、膜厚が1nm程度の界面層たとえばSiO2膜を形成した後に、膜厚が2nm程度のHfSiO層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜5を形成する。そして、この後、第2キャップ層9として、LaO膜を0.5nm程度形成する。
【0030】
次に、第2キャップ層9上の全面に、第2ゲート電極用金属層10として、膜厚がたとえば5nm程度のTiN膜を形成する。その後、第2ゲート電極用金属層10上の全面に、第2ハードマスク11として、膜厚が30nm程度のHCD−SiN膜またはSiOx膜を形成する。ここでは、第2ハードマスク11として、HCD−SiN膜が形成される。その後、図示は省略するが、フォトリソグラフィによって、STI膜2上に残存する第1ハードマスク8を被わないように、nMOSFET領域Rnのうち、STI膜2上の一部を除く部分をフォトレジストで被い、レジスト層を形成する。レジスト層は、具体的には、第1ハードマスク8と、pMOSFET領域RpのSTI膜2上の部分と、nMOSFET領域RnのSTI膜2上の部分のうちのpMOSFET領域Rp寄りの部分とを被わず、nMOSFET領域RnのSTI膜2上の部分のうちの前記pMOSFET領域Rp寄りの部分を除く残余の部分と、nMOSFET領域RnのSTI膜2上の部分を除く残余の部分とを被うように形成される。
【0031】
図5は、STI膜2上の第2ハードマスク11、第2ゲート電極用金属層10および第2キャップ層9の除去が終了した段階の状態を示す断面図である。nMOSFET領域Rnのうち、STI膜2上の一部を除く部分をフォトレジストで被ってレジスト層を形成した後は、レジスト層をマスクとして、ドライエッチング法を用いることによって、pMOSFET領域RpおよびSTI膜2上の一部の第2ハードマスク11を除去し、次いで、レジスト層を除去する。
【0032】
次に、第2ハードマスク11をマスクとして、ウェットエッチング法を用いることによって、pMOSFET領域RpおよびSTI膜2上の一部の第2ゲート電極用金属層10および第2キャップ層9を除去する。具体的には、まずpMOSFET領域RpおよびSTI膜2上の一部の第2ゲート電極用金属層10を、たとえばH2O2水溶液でウェットエッチングすることによって除去する。次いで、pMOSFET領域RpおよびSTI膜2上の一部の第2キャップ層9を、希塩酸(dilute hydrochloric acid;略称:DHCl水溶液)でウェットエッチングすることによって除去する。前述のように第1キャップ層6をエッチングするときにゲート絶縁膜用絶縁膜5までエッチングして、その後、第2キャップ層9を形成する前に、再度ゲート絶縁膜用絶縁膜5を形成した場合は、第2キャップ層9のエッチング後に、第2ハードマスク11をマスクとしてエッチングし、pMOSFET領域RpおよびSTI膜2上の一部のゲート絶縁膜用絶縁膜5を除去する。
【0033】
図6は、第1および第2ハードマスク8,11の除去が終了した段階の状態を示す断面図である。pMOSFET領域RpおよびSTI膜2上の一部の第2ハードマスク11、第2ゲート電極用金属層10および第2キャップ層9の除去が終了した後は、pMOSFET領域Rpの第1ハードマスク8およびnMOSFET領域Rnの第2ハードマスク11を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。
【0034】
図7は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。第1および第2ハードマスク8,11を除去した後は、図7に示すように、第1および第2ゲート電極用金属層7,10上、ならびにSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に、ゲート電極用導電層14として、導電性材料から成る層、たとえばpoly−Si層を、たとえば100nm程度の膜厚で形成する。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0035】
その後、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させる。これによって、pMOSFET領域Rpに属するゲート絶縁膜用絶縁膜5内、具体的には第1キャップ層6の直下に位置するゲート絶縁膜用絶縁膜5内に、第1キャップ層6の材料が拡散され、ゲート絶縁膜用絶縁膜5に第1キャップ層6の材料、具体的には第1キャップ層6に含有される第1の元素が添加された第1ゲート絶縁膜12が、図7に示すようにpMOSFET領域Rpに形成される。ここでは、第1キャップ層6に含有される第1の元素はアルミニウム(Al)であり、このAlがゲート絶縁膜用絶縁膜5に拡散されて、Alが添加された第1ゲート絶縁膜12が形成される。さらに具体的に述べると、第1キャップ層6に含有される第1の元素であるAlは、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に拡散され、このAlが添加されたHfSiON層と界面層とを含んで第1ゲート絶縁膜12が構成される。
【0036】
また、nMOSFET領域Rnに属するゲート絶縁膜用絶縁膜5内、具体的には第2キャップ層9の直下に位置するゲート絶縁膜用絶縁膜5内には、第2キャップ層9の材料が拡散され、ゲート絶縁膜用絶縁膜5に第2キャップ層9の材料、具体的には第2キャップ層9に含有される第2の元素が添加された第2ゲート絶縁膜13が、図7に示すようにnMOSFET領域Rnに形成される。ここでは、第2キャップ層9に含有される第2の元素はランタン(La)であり、このLaがゲート絶縁膜用絶縁膜5に拡散されて、Laが添加された第2ゲート絶縁膜13が形成される。さらに具体的に述べると、第2キャップ層9に含有される第2の元素であるLaは、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に拡散され、このLaが添加されたHfSiON層と界面層とを含んで第2ゲート絶縁膜13が構成される。
【0037】
STI膜2上の一部のゲート絶縁膜用絶縁膜5上には、第1および第2キャップ層6,9が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜5への第1および第2キャップ層6,9の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0038】
この第1および第2キャップ層6,9の材料を拡散させるための熱処理によって、第1および第2キャップ層6,9は、図7に示すように消失する。具体的に述べると、第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5に拡散させるべき量の材料によって形成される。したがって、前述の熱処理によって第1および第2キャップ層6,9を構成する材料の全てがゲート絶縁膜用絶縁膜5に拡散されてゲート絶縁膜用絶縁膜5と一体化し、第1および第2キャップ層6,9自体は消失する。第1および第2キャップ層6,9の消失によって、pMOSFET領域Rpでは、第1ゲート絶縁膜12の直上に第1ゲート電極用金属層7が形成された状態となる。またnMOSFET領域Rnでは、第2ゲート絶縁膜13の直上に第2ゲート電極用金属層10が形成された状態となる。
【0039】
第1および第2キャップ層6,9の熱拡散後は、図示は省略するが、ゲートエッチング用ハードマスク15のうち、ゲート電極および後述するゲート配線Gwを形成するべく予め定める部分に形成された部分を被うようにレジスト層を形成した後、レジスト層をマスクとしてゲートエッチング用ハードマスク15をエッチングし、その後、レジスト層を除去する。このようにして、ゲート電極を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0040】
図8は、第1ゲート電極16および第2ゲート電極17の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、ドライエッチング法などによって、nMOSFETおよびpMOSFETの各ゲート電極を形成するための加工を行う。具体的には、ゲートエッチング用ハードマスク15をマスクとして、ゲート電極の部分とその下層が残存するように、ゲート電極となるゲート電極用導電層14、第1ゲート電極用金属層7および第2ゲート電極用金属層10、ならびにその下層の第1および第2ゲート絶縁膜12,13をエッチングする。
【0041】
これによって、pMOSFET領域Rpでは、第1ゲート電極用金属層7およびゲート電極用導電層14が、pMOSFETのp側ゲート電極として成形され、第1ゲート絶縁膜12が、p側ゲート絶縁膜として成形される。つまり、pMOSFETのp側ゲート電極は、第1ゲート電極用金属層7およびゲート電極用導電層14を含む第1ゲート電極16によって構成され、p側ゲート絶縁膜は、第1ゲート絶縁膜12によって構成される。またnMOSFET領域Rpでは、第1ゲート電極用金属層7およびゲート電極用導電層14が、nMOSFETのn側ゲート電極として成形され、第2ゲート絶縁膜13が、n側ゲート絶縁膜として成形される。つまり、nMOSFETのn側ゲート電極は、第2ゲート電極用金属層10およびゲート電極用導電層14を含む第2ゲート電極17によって構成され、n側ゲート絶縁膜は、第2ゲート絶縁膜13によって構成される。
【0042】
p側ゲート電極である第1ゲート電極16およびn側ゲート電極である第2ゲート電極17の形成後は、図示は省略するが、通常のCMOSFET形成プロセスフローを順次に経る。具体的には、ソース・ドレインエクステンション層、サイドウォール、ソース・ドレイン、層間絶縁膜を順次に形成した後に、コンタクトホールを開口し、配線を形成する。これによってnMOSFETおよびpMOSFETが形成され、CMOSFETが得られる。
【0043】
図9は、本発明の前提となる半導体装置の製造方法におけるゲートエッチング用ハードマスク15をマスクとしたゲート電極用導電層14、第1および第2ゲート電極用金属層7,10、ならびに第1および第2ゲート絶縁膜12,13のエッチングが終了した段階の状態を示す平面図である。図9は、図8に示すpMOSFET領域RpおよびnMOSFET領域Rnを、Si基板1のSTI膜2、第1および第2ゲート電極16,17、ならびに第1および第2ゲート絶縁膜12,13が形成された側から見た図に相当する。図9では、図8に示す第1および第2ゲート電極16,17、ならびに第1および第2ゲート絶縁膜12,13の記載を省略する。図9に示すp型活性領域Apは、図8に示すp側ゲート電極である第1ゲート電極16の下方のSi基板1の領域に相当し、図9に示すn型活性領域Anは、図8に示すn側ゲート電極である第2ゲート電極17の下方のSi基板1の領域に相当する。
【0044】
前提技術の半導体装置の製造方法では、前述の図5から図6に示す第1および第2ハードマスク8,11を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5が露出しているので、HF水溶液によるウェットエッチングによって、STI膜2上のゲート絶縁膜用絶縁膜5が除去されてSTI膜2が露出し、STI膜2の一部分が削られる、いわゆるSTI削れが生じる。図9では、STI膜2が削られた領域を符号「K」で表す。
【0045】
STI削れが生じると、その後の図7に示すゲート電極用導電層14を形成する段階で、ゲート電極用導電層14となるゲート電極材料が、STI膜2が削られた領域Kにまで成膜される。したがって、その後の図8に示すゲート電極を形成するための加工の段階で、ゲートエッチング用ハードマスク15をマスクとしてエッチングを実施しても、STI膜2が削られた領域Kに、ゲート電極材料が残ってしまい、ゲート電極材料のエッチング残りGmが生じてしまう。
【0046】
このエッチングでは、図8に示すnウェル4のp型活性領域Ap上の第1ゲート電極16、およびpウェル3のn型活性領域An上の第2ゲート電極17とともに、図9に示すように各ゲート電極16,17から引き出されるゲート配線Gwが形成される。ゲート配線Gwは、pウェル3およびnウェル4にわたって設けられるので、前述のようにSTI削れが生じて、STI膜2が削られた領域Kにゲート電極材料のエッチング残りGmが生じると、このエッチング残りGmを介して、各ゲート電極16,17から引き出されたゲート配線Gwが短絡すなわちショートして、第1および第2ゲート電極16,17間がショートするという問題が発生する。
【0047】
そこで本発明では、以下に示す各実施の形態の製造方法を採用している。以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、前述の前提技術および先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。
【0048】
<第1の実施の形態>
図10〜図19は、本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。本実施の形態においても、前提技術と同様に、半導体装置として、CMOSFETを製造する。CMOSFETには、nチャネルのMOSトランジスタであるn型MOSトランジスタ、より詳細にはnMOSFETと、pチャネルのMOSトランジスタであるp型MOSトランジスタ、より詳細にはpMOSFETとが並設される。本実施の形態においても、前提技術と同様に、n型が第1導電型に相当し、p型が第2導電型に相当する。したがってnMOSFETが第1導電型半導体素子に相当し、pMOSFETが第2導電型半導体素子に相当する。
【0049】
図10は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、前提技術における図1に示す工程と同様に、従来のCMOSFET作製フローに則り、図10に示すように、Si基板1に、STI膜2、pウェル3およびnウェル4を順次に形成する。nウェル4は、第1導電型ウェル領域に相当し、pウェル3は、第2導電型ウェル領域に相当する。
【0050】
図11は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、STI膜2、pウェル3およびnウェル4を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜5を形成する。具体的には、Si基板1上の全面に、ゲート絶縁膜用絶縁膜5、より詳細には、界面層および上部絶縁層を含むゲート絶縁膜用絶縁膜5を形成する。界面層としては、膜厚が1nm程度のシリコン酸化膜(SiO2膜)をSi基板1上に形成する。界面層は、SiO2膜に限定されず、たとえばシリコン酸窒化膜(SiON膜)によって実現されてもよい。上部絶縁層としては、膜厚が2nm程度のHfSiO層を界面層上の全面に形成し、窒化および熱処理をすることによって、HfSiON層を形成する。上部絶縁層は、HfSiON層に限定されず、他の絶縁性材料で形成されてもよい。
【0051】
続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6として、膜厚が0.5nm程度のアルミニウム酸化膜(AlO膜)を形成する。次に、第1キャップ層6上の全面に、金属材料から成る第1ゲート電極用金属層7Aを形成する。本実施の形態では、第1ゲート電極用金属層7Aとして、膜厚が10nm程度のルテニウム膜(Ru膜)を形成する。このようにゲート絶縁膜用絶縁膜5上の全面に形成される第1キャップ層6上に、全面にわたって第1ゲート電極用金属層7Aを形成することによって、ゲート絶縁膜用絶縁膜5を被うように、第1ゲート電極用金属層7Aを形成することができる。
【0052】
次いで、第1ゲート電極用金属層7A上の全面に、第1ハードマスク8として、膜厚が30nm程度のHCD−SiN膜を形成する。第1ハードマスク8は、HCD−SiN膜に限定されず、たとえばSiOx膜によって実現されてもよい。第1ハードマスク8は、第1導電型用マスクに相当する。
【0053】
図12は、nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7Aおよび第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、図示は省略するが、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成する。次いで、レジスト層をマスクとして、ドライエッチング法を用いることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。本実施の形態では、第1ハードマスク8は、pMOSFET領域Rpに属するSTI膜2上全体に残存する。このように第1ゲート電極用金属層7Aの全面に第1ハードマスク8を形成した後、nMOSFET領域Rnの第1ハードマスク8を除去することによって、第1ゲート電極用金属層7A上に、nウェル4、およびSTI膜2のnウェル4寄りの部分を被うように、第1ハードマスク8を形成することができる。
【0054】
その後、レジスト層を除去し、第1ハードマスク8をマスクとして、第1ゲート電極用金属層7Aおよび第1キャップ層6をウェットエッチングすることによって、第1ゲート電極用金属層7Aおよび第1キャップ層6のうち、第1ハードマスク8で被われていない部分、すなわちnMOSFET領域Rnの第1ゲート電極用金属層7Aおよび第1キャップ層6を除去する。本実施の形態では、pMOSFET領域Rpに属するSTI膜2上全体に第1ハードマスク8が残存しているので、第1ゲート電極用金属層7Aおよび第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地のゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0055】
図13は、第2ゲート電極用金属層10Aの形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1ハードマスク8、第1ゲート電極用金属層7Aおよび第1キャップ層6を除去した後は、全面にわたって、すなわち第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上、具体的には第1ハードマスク8上およびゲート絶縁膜用絶縁膜5の上部絶縁層上に、第2キャップ層9として、膜厚が0.5nmのランタン酸化膜(LaO膜)を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、第2キャップ層9であるLaO膜を形成する前に、全面にわたって、すなわちnMOSFET領域RnおよびpMOSFET領域Rpにわたって、再度、ゲート絶縁膜用絶縁膜5を形成する。本実施の形態では、界面層として、膜厚が1nm程度のSiO2膜を形成した後に、膜厚が2nm程度のHfSiO層を形成して窒化および熱処理を行い、上部絶縁層を形成することによって、ゲート絶縁膜用絶縁膜5を形成する。そして、この後に、第2キャップ層9として、LaO膜を0.5nm程度形成する。
【0056】
その後、第2キャップ層9上の全面に、第2ゲート電極用金属層10Aとして、膜厚が5nm程度のTiN膜を形成する。このように全面にわたって形成される第2キャップ層6上の全面に、第2ゲート電極用金属層10Aを形成することによって、第1ハードマスク8、pウェル3、およびSTI膜2のうちで第1ハードマスク8で被われていない部分を被うように、第2ゲート電極用金属層10Aを形成することができる。
【0057】
図14は、nウェル4上の第2ゲート電極用金属層10Aおよび第2キャップ層9ならびにSTI膜2上の一部の第2ゲート電極用金属層10Aおよび第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ゲート電極用金属層10Aの形成後は、第2ゲート電極用金属層10A上の全面に、レジスト層20を形成し、フォトリソグラフィによって、STI膜2上の第1ハードマスク8の一端部を被うように、nMOSFET領域Rnと、pMOSFET領域Rpに属するSTI膜2上の一部とにわたってレジスト層20を残存させ、残余の部分のレジスト層20を除去する。
【0058】
このように第2ゲート電極用金属層10A上に全面にわたってレジスト層20を形成した後、STI膜2上の第1ハードマスク8の一端部を被うように、レジスト層20のうち、nMOSFET領域Rnおよび、pMOSFET領域Rpに属するSTI膜2上の一部に形成された部分を残して、残余の部分を除去することによって、第2ゲート電極用金属層10A上に、pウェル3、STI膜2のpウェル3寄りの部分、および第1ハードマスク8のSTI膜2上の端部を被うように、レジスト層20を形成することができる。レジスト層20は、第2導電型用マスクに相当する。
【0059】
次に、レジスト層20をマスクとして、第2ゲート電極用金属層10Aを、たとえばH2O2水溶液でウェットエッチングすることによって、第2ゲート電極用金属層10Aのうち、レジスト層20で被われていない部分、すなわちpMOSFET領域Rp全体に形成された第1ハードマスク8のうち、レジスト層20で被われる一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aを除去する。次いで、レジスト層20をマスクとして、第2キャップ層9を、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、第2キャップ層9のうち、レジスト層20で被われていない部分、すなわちpMOSFET領域Rp全体に形成された第1ハードマスク8のうち、レジスト層20で被われる一端部を除く残余の部分上に形成された第2キャップ層9を除去する。
【0060】
このとき、第1ハードマスク8の一端部上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9は除去されないので、第1ハードマスク8の一端部、ならびにその下方の第1ゲート電極用金属層7A、第1キャップ層6、ゲート絶縁膜用絶縁膜5およびSTI膜2は、第2ゲート電極用金属層10Aおよび第2キャップ層9で被われた状態となる。前述のように第1キャップ層6をエッチングするときにゲート絶縁膜用絶縁膜5までエッチングして、その後、第2キャップ層9を形成する前に、再度ゲート絶縁膜用絶縁膜5を形成した場合は、第2キャップ層9のエッチング後に、第2ハードマスク11をマスクとしてエッチングし、pMOSFET領域RpおよびSTI膜2上の一部のゲート絶縁膜用絶縁膜5を除去する。
【0061】
図15は、第1ハードマスク8、ならびに第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の第2キャップ層9および第2ゲート電極用金属層10Aの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分上の第2ゲート電極用金属層10Aおよび第2キャップ層9を除去した後は、第1ハードマスク8を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。このようにして第1ハードマスク8を除去することによって、第2キャップ層9の第1ハードマスク8に接していた部分、すなわち第2キャップ層9のうち、第1ゲート電極用金属層7Aおよび第1キャップ層6のSTI膜2上の端部を被う部分、具体的には第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の部分(以下「サイドフィルム」という場合がある)が露出する。この露出した第2キャップ層9のサイドフィルムを、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって除去する。これによって、第2ゲート電極用金属層10Aのうち、第1ゲート電極用金属層7Aおよび第1キャップ層6のSTI膜2上の端部を被う部分、すなわち第1ゲート電極用金属層7Aおよび第1キャップ層6の一端部上および側方の部分(以下「サイドフィルム」という場合がある)が露出する。第2キャップ層9の除去によって露出した第2ゲート電極用金属層10Aのサイドフィルムを、たとえばH2O2水溶液でウェットエッチングすることによって除去する。
【0062】
図16は、レジスト層20の除去が終了した段階の状態を示す断面図である。pMOSFET領域Rpの第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去した後は、nMOSFET領域Rnのレジスト層20を除去する。これによって、第2ゲート電極用金属層10Aが露出する。
【0063】
図17は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。レジスト層20を除去した後は、ゲート電極用導電層14として、膜厚がたとえば100nm程度のpoly−Si層を、第1および第2ゲート電極用金属層7A,10A上、ならびにSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に形成する。ゲート電極用導電層14は、導電性材料で形成されればよく、poly−Si以外の導電性材料で形成されてもよい。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0064】
図18は、第1および第2ゲート絶縁膜12,13の形成が終了した段階の状態を示す断面図である。前提技術における図7に示す工程と同様に、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させる。これによって、pMOSFET領域Rpに属するゲート絶縁膜用絶縁膜5内、具体的には第1キャップ層6の直下に位置するゲート絶縁膜用絶縁膜5内に第1キャップ層6の材料、具体的には第1キャップ層6に含有される第1の元素であるAlを拡散させ、第1ゲート絶縁膜12を形成する。また、nMOSFET領域Rnに属するゲート絶縁膜用絶縁膜5内、具体的には第2キャップ層9の直下に位置するゲート絶縁膜用絶縁膜5内に第2キャップ層9の材料、具体的には第2キャップ層9に含有される第2の元素であるLaを拡散させ、第2ゲート絶縁膜13を形成する。
【0065】
STI膜2上の一部のゲート絶縁膜用絶縁膜5上には、第1および第2キャップ層6,9が設けられていないので、この部分では、ゲート絶縁膜用絶縁膜5への第1および第2キャップ層6,9の材料の拡散は起こらず、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0066】
第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5に拡散させるべき量の材料によって形成されるので、熱処理によってゲート絶縁膜用絶縁膜5と一体化し、第1および第2キャップ層6,9自体は消失する。したがって、pMOSFET領域Rpでは、第1ゲート絶縁膜12の直上に第1ゲート電極用金属層7Aが形成された状態となり、nMOSFET領域Rnでは、第2ゲート絶縁膜13の直上に第2ゲート電極用金属層10Aが形成された状態となる。
【0067】
第1および第2キャップ層6,9の熱拡散後は、前提技術における図7に示す工程と同様にフォトリソグラフィを用いて、ゲートエッチング用ハードマスク15のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を残して、残余の部分をエッチングによって除去する。これによって、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0068】
図19は、第1ゲート電極16Aおよび第2ゲート電極17Aの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、前提技術における図8に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。具体的には、ゲートエッチング用ハードマスク15をマスクとして、第1および第2ゲート電極用金属層7A,10A、ゲート電極用導電層14、ならびに第1および第2ゲート絶縁膜12,13をドライエッチングする。このドライエッチングによって、第1ゲート電極用金属層7A、第2ゲート電極用金属層10Aおよびゲート電極用導電層14のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して、残余の部分を除去する。またゲート絶縁膜用絶縁膜5で形成される第1および第2ゲート絶縁膜12,13、ならびに残存するゲート絶縁膜用絶縁膜5のうち、ゲート絶縁膜となるべく予め定める部分を残して、残余の部分を除去する。
【0069】
これによって、第1ゲート電極用金属層7Aおよびゲート電極用導電層14を含む第1ゲート電極16Aが、p側ゲート電極として形成され、また第2ゲート電極用金属層10Aおよびゲート電極用導電層14を含む第2ゲート電極17Aが、n側ゲート電極として形成される。第1および第2ゲート電極16A,17Aの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0070】
以上のように本実施の形態によれば、図14に示すように第2ゲート電極用金属層10Aおよび第2キャップ層9は、第1ハードマスク8の一端部を被うように形成されるので、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16A,17A間のショートを防止することができる。
【0071】
また第2ゲート電極用金属層10Aおよび第2キャップ層9の他端部、すなわちSTI膜2上の端部であるサイドフィルムは、前述のように第1ハードマスク8の一端部を被うように、具体的には逆L字状に形成される。この逆L字状のサイドフィルムは、第1ハードマスク8の表面および側面に形成されるので、このサイドフィルムが第1ハードマスク8の除去後に残ってしまうと、その後の工程で剥離されて異物の原因となり、製造歩留まりが低下してしまう。したがってサイドフィルムは、除去する必要がある。
【0072】
また本実施の形態では、第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムは、第1ハードマスク8の除去後には露出するので、除去が可能である。第1ハードマスク8の除去後に第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0073】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に、pMOSFET領域RpとnMOSFET領域Rnとで異なる元素を添加することによって、pMOSFET用の第1ゲート絶縁膜12と、nMOSFET用の第2ゲート絶縁膜13とを、異なるHigh−k材料で形成している。またpMOSFET用の第1ゲート電極16Aを構成する第1ゲート電極用金属層7Aと、nMOSFET用の第2ゲート電極17Aを構成する第2ゲート電極用金属層10Aとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。したがって、シングルメタル・シングルHigh−k構造、およびシングルメタル・デュアルHigh−k構造に比べて、nMOSFETおよびpMOSFETのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なCMOSFETを実現することができる。
【0074】
<第2の実施の形態>
図20〜図29は、本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第1の実施の形態と同様に、半導体装置として、CMOSFETを製造する。図20は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第1の実施の形態における図10に示す工程と同様に、従来のCMOSFET作製フローに則り、図20に示すように、STI膜2、pウェル3およびnウェル4を順次に形成する。
【0075】
図21は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、第1の実施の形態における図11に示す工程と同様にして、Si基板1上の全面に、ゲート絶縁膜用絶縁膜5を形成する。具体的には、Si基板1上の全面に界面層としてSiO2膜を形成した後、界面層上の全面にHfSiO層を形成して窒化および熱処理をすることによって、上部絶縁層としてHfSiON層を形成して、ゲート絶縁膜用絶縁膜5を形成する。界面層は、SiON膜によって実現されてもよい。また上部絶縁層は、他の絶縁性材料で形成されてもよい。
【0076】
続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1の実施の形態における図11に示す工程と同様にして、第1キャップ層6としてAlO膜を形成する。次に、第1キャップ層6上の全面に、第1ゲート電極用金属層7Bを形成する。本実施の形態では、第1ゲート電極用金属層7Bとして、膜厚が15nm程度のTiN膜を形成する。
【0077】
次いで、第1ゲート電極用金属層7B上に、全面にわたって、保護用導電層21として、膜厚がたとえば2nm程度のPoly−Si膜を形成する。保護用導電層21は、第1ゲート電極用金属層7Bよりも薄く形成される。すなわち保護用導電層21の厚み寸法は、ゲート電極用金属層7Bの厚み寸法よりも小さい値に選ばれる。保護用導電層21は、Poly−Si膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分とする導電性材料で形成される。
【0078】
保護用導電層21の形成後には、保護用導電層21上に全面にわたって、第1の実施の形態における図11に示す工程と同様にして、第1ハードマスク8としてHCD−SiN膜を形成する。第1ハードマスク8は、SiOx(x>0)膜によって実現されてもよい。
【0079】
図22は、nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7B、保護用金属層21および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、図示は省略するが、第1の実施の形態における図12に示す工程と同様にして、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成し、レジスト層をマスクとして、ドライエッチングすることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。その後、レジストを除去し、第1ハードマスク8をマスクとして、ドライエッチングすることによって、nMOSFET領域Rnの保護用金属層21を除去する。その後、第1ハードマスク8をマスクとして、たとえばH2O2水溶液でウェットエッチングすることによって、nMOSFET領域Rnの第1ゲート電極用金属層7Bおよび第1キャップ層6を除去する。
【0080】
本実施の形態においても、第1の実施の形態における図12に示す工程と同様に、pMOSFET領域Rpに属するSTI膜2上全体に第1ハードマスク8が残存しているので、保護用金属層21、第1ゲート電極用金属層7および第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。たとえばDHF水溶液を用いたウェットエッチングで、第1キャップ層6であるAlO膜を除去すると、第1キャップ層6とともに、HfSiON層も除去される。
【0081】
図23は、第2ゲート電極用金属層10Aの形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1キャップ層6、第1ゲート電極用金属層7B、保護用金属層21および第1ハードマスク8を除去した後は、第1の実施の形態における図13に示す工程と同様にして、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5の絶縁層上の全面に、第2キャップ層9としてLaO膜を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜5を形成した後に、第2キャップ層9であるLaO膜を形成する。その後、第2キャップ層9上の全面に、第2ゲート電極用金属層10Aとして、第1ゲート電極用金属層7BであるTiN膜よりも膜厚が薄いTiN膜、たとえば膜厚が5nm程度のTiN膜を形成する。このように本実施の形態では、第2ゲート電極用金属層10Aは、第1ゲート電極用金属層7Bと同一の金属を主成分として、具体的には第1ゲート電極用金属層7Bと同一の金属で形成される。
【0082】
図24は、nウェル4上の第2ゲート電極用金属層10Aおよび第2キャップ層9ならびにSTI膜2上の一部の第2ゲート電極用金属層10Aおよび第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ゲート電極用金属層10Aの形成後は、第1の実施の形態の図14に示す工程と同様にして、第2ゲート電極用金属層10A上の全面にレジスト層20を形成し、フォトリソグラフィによって、STI膜2上の第1ハードマスク8の一端部を被うように、nMOSFET領域Rnと、pMOSFET領域Rpに属するSTI膜2の一部とにわたってレジスト層20を残存させ、残余の部分のレジスト層20を除去する。次に、レジスト層20をマスクとして、第1ハードマスク8の一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9を除去する。
【0083】
図25は、第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分上に形成された第2ゲート電極用金属層10Aおよび第2キャップ層9を除去した後は、第1の実施の形態における図15に示す工程と同様にして、第1ハードマスク8を除去し、さらに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去する。
【0084】
図26は、レジスト層20の除去が終了した段階の状態を示す断面図である。第1ハードマスク8、ならびに第2キャップ層9および第2ゲート電極用金属層10Aのサイドフィルムを除去した後は、第1の実施の形態における図16に示す工程と同様に、nMOSFET領域Rnに残存するレジスト層20を除去する。これによって、nMOSFET領域Rnは、第2ゲート電極用金属層10Aが露出する状態となる。またpMOSFET領域Rpは、本実施の形態では、保護用導電層21が露出する状態となっている。
【0085】
図27は、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。レジスト層20を除去した後は、第1の実施の形態における図17に示す工程と同様に、ゲート電極用導電層14としてpoly−Si層を形成する。ゲート電極用導電層14は、Poly−Si膜に限定されず、他の導電性材料で形成されてもよいが、本実施の形態では、シリコンを主成分として形成される。本実施の形態では、ゲート電極用導電層14は、保護用導電層21上、第2ゲート電極用金属層10A上、およびSTI膜2上で露出しているゲート絶縁膜用絶縁膜5上に形成される。ゲート電極用導電層14の形成後は、第1の実施の形態における図17に示す工程と同様に、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0086】
図28は、第1および第2ゲート絶縁膜12,13の形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15の形成後は、第1の実施の形態における図18に示す工程と同様に、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させ、第1および第2ゲート絶縁膜12,13を形成する。STI膜2上の一部には、ゲート絶縁膜用絶縁膜5がそのまま残存する。第1および第2キャップ層6,9の熱拡散後は、第1の実施の形態における図18に示す工程と同様にして、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0087】
図29は、第1ゲート電極16Bおよび第2ゲート電極17Aの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、第1の実施の形態における図19に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。これによって、第1ゲート電極16Bがp側ゲート電極として形成され、第2ゲート電極17Aがn側ゲート電極として形成される。本実施の形態では、第1ゲート電極16Bは、第1ゲート電極用金属層7B、保護用導電層21およびゲート電極用導電層14を含んで構成される。第2ゲート電極17Aは、第1の実施の形態と同様に、第2ゲート電極用金属層10Aおよびゲート電極用導電層14を含んで構成される。第1および第2ゲート電極16B,17Aの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0088】
以上のように本実施の形態によれば、第1の実施の形態と同様に、第2ゲート電極用金属層10Aおよび第2キャップ層9は、図24に示すように第1ハードマスク8の一端部を被うように形成されるので、第1ハードマスク8を除去する段階では、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1ハードマスク8を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16B,17A間のショートを防止することができる。
【0089】
また第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムは、第1の実施の形態と同様に、第1ハードマスク8の除去後には露出するので、除去が可能である。したがって、第1ハードマスク8の除去後に第2ゲート電極用金属層10Aおよび第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0090】
また本実施の形態では、第1ゲート電極用金属層7BであるTiN膜上には、保護用導電層21として、Poly−Si層が設けられている。TiNは、元来はp型メタルであるが、本実施の形態のように、膜厚が15nm程度と薄いTiN膜上にSiが存在する場合は、SiがTiN中に拡散し、第1ゲート絶縁膜12まで到達しやすくなる。第1ゲート絶縁膜12は、HfSiON層を含むHf系絶縁膜であるので、SiとHf系絶縁膜との反応によって仕事関数が負にシフトする、いわゆるフェルミレベルピンニングが起きる。したがって、第1ゲート電極用金属層7Bとして形成される薄いTiN膜は、n型メタルとなる。このように第1ゲート電極用金属層7BであるTiN膜上に、保護用導電層21として、第1ゲート電極用金属層7Bよりも薄いPoly−Si層を設けることによって、第1ゲート電極用金属層7Bとして形成されるTiN膜をn型メタルとし、好適なpMOSFETを実現することができる。
【0091】
また本実施の形態のように、pMOSFET用の第1ゲート電極用金属層7Bとして形成されるTiN膜上に、保護用導電層21としてPoly−Si層を形成することによって、nMOSFET用の第2ゲート電極用金属層10Aとして形成されるTiN膜のサイドフィルムを除去するときに、pMOSFET領域Rpに属するTiN膜、すなわちnウェル4上の第1ゲート電極用金属層7BであるTiN膜がエッチングされることを防ぐことができる。
【0092】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層に、pMOSFET領域RpとnMOSFET領域Rnとで異なる元素を添加することによって、pMOSFET用の第1ゲート絶縁膜12と、nMOSFET用の第2ゲート絶縁膜13とを、異なるHigh−k材料で形成している。またpMOSFET用の第1ゲート電極16Bを構成する第1ゲート電極用金属層7Bと、nMOSFET用の第2ゲート電極17Aを構成する第2ゲート電極用金属層10Aとを、異なる金属材料で形成している。これによって、デュアルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。したがって、シングルメタル・シングルHigh−k構造、およびシングルメタル・デュアルHigh−k構造に比べて、nMOSFETおよびpMOSFETのしきい電圧の絶対値が共に高くなることを、より確実に抑えることができるので、高消費電力用として好適なCMOSFETを実現することができる。
【0093】
<第3の実施の形態>
図30〜図38は、本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第1の実施の形態と同様に、半導体装置として、CMOSFETを製造する。図30は、STI膜2、pウェル3およびnウェル4の形成が終了した段階の状態を示す断面図である。本実施の形態においても、第1の実施の形態における図10に示す工程と同様に、従来のCMOSFET作製フローに則り、図30に示すように、STI膜2、pウェル3およびnウェル4を順次に形成する。
【0094】
図31は、第1ハードマスク8の形成が終了した段階の状態を示す断面図である。STI膜2、pウェル3およびnウェル4の形成後は、第1の実施の形態における図11に示す工程と同様にして、Si基板1上の全面に、SiO2から成る界面層およびHfSiON層から成る上部絶縁層を含むゲート絶縁膜用絶縁膜5を形成し、続いて、ゲート絶縁膜用絶縁膜5上の全面に、第1キャップ層6としてAlO膜を形成する。界面層は、SiO2膜に限定されるものではなく、たとえばシリコン酸窒化膜(SiON)によって実現されてもよい。また上部絶縁層は、HfSiON層に限定されるものではなく、他の絶縁性材料で形成されてもよい。
【0095】
次に、第1キャップ層6上の全面に、第1マスク用金属層22として、膜厚が10nm程度のTiN膜を形成する。第1マスク用金属層22上の全面には、第1の実施の形態と同様にして、第1ハードマスク8としてHCD−SiN膜を形成する。第1ハードマスク8は、HCD−SiN膜に限定されるものではなく、たとえばSiOx(x>0)膜によって実現されてもよい。
【0096】
図32は、nMOSFET領域Rnの第1キャップ層6、第1マスク用金属層22および第1ハードマスク8の除去が終了した段階の状態を示す断面図である。第1ハードマスク8の形成後は、第1の実施の形態における図12に示す工程と同様にして、pMOSFET領域Rpに属する第1ハードマスク8上の全面にレジスト層を形成し、レジスト層をマスクとして第1ハードマスク8をドライエッチングすることによって、nMOSFET領域Rnの第1ハードマスク8を除去する。次いで、レジスト層を除去し、第1ハードマスク8をマスクとして、たとえばH2O2水溶液で第1マスク用金属層22および第1キャップ層6をウェットエッチングすることによって、nMOSFET領域Rnの第1マスク用金属層22および第1キャップ層6を除去する。
【0097】
本実施の形態においても、第1の実施の形態と同様に、第1ハードマスク8は、pMOSFET領域Rpに属するSTI膜2上全体に残存しているので、第1マスク用金属層22および第1キャップ層6も、pMOSFET領域Rpに属するSTI膜2上全体に残存する。第1キャップ層6であるAlO膜をエッチングするときに、AlO膜と下地の上部絶縁層であるHfSiON層との選択比が確保できない場合は、HfSiON層までエッチングしても構わない。
【0098】
図33は、第2ハードマスク11の形成が終了した段階の状態を示す断面図である。nMOSFET領域Rnの第1キャップ層6、第1マスク用金属層22および第1ハードマスク8を除去した後は、第1の実施の形態における図13に示す工程と同様にして、第1ハードマスク8上およびゲート絶縁膜用絶縁膜5上の全面に、第2キャップ層9としてLaO膜を形成する。前述のように第1キャップ層6であるAlO膜をエッチングするときに、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層までエッチングした場合は、全面にわたって、再度ゲート絶縁膜用絶縁膜5を形成した後に、第2キャップ層9であるLaO膜を形成する。その後、第2キャップ層9上の全面に、第2マスク用金属層23として、膜厚が第1マスク用金属層22と同程度、具体的には10nm程度のTiN膜を形成する。
【0099】
その後、前提技術と同様にして、第2マスク用金属層23上の全面に、第2ハードマスク11として、膜厚がたとえば30nm程度のHCD−SiN膜を形成する。第2ハードマスク11は、HCD−SiN膜に限定されるものではなく、たとえばSiOx膜によって実現されてもよい。
【0100】
図34は、nウェル4上の第2ハードマスク11、第2マスク用金属層23および第2キャップ層9、ならびにSTI膜2上の一部の第2ハードマスク11、第2マスク用金属層23および第2キャップ層9の除去が終了した段階の状態を示す断面図である。第2ハードマスク11の形成後は、第1の実施の形態と同様にして、第2ハードマスク11上の全面にレジスト層を形成し、フォトリソグラフィによってレジスト層をパターニングすることによって、STI膜2上の第1ハードマスク8の一端部を被うようにnMOSFET領域RnとpMOSFET領域Rpに属するSTI膜2の一部とにレジスト層を残存させ、残余の部分のレジスト層を除去する。次に、レジスト層をマスクとして、第2ハードマスク11をドライエッチングすることによって、第1ハードマスク8の一端部を除く残余の部分上に形成された第2ハードマスク11を除去する。
【0101】
このように第2マスク用金属層23上に全面にわたって第2ハードマスク11を形成した後、STI膜2上の第1ハードマスク8の一端部を被うように、第2ハードマスク11のうち、nMOSFET領域Rnおよび、pMOSFET領域Rpに属するSTI膜2上の一部に形成された部分を残して、残余の部分を除去することによって、第2マスク用金属層23上に、pウェル3、STI膜2のpウェル3寄りの部分、および第1ハードマスク8のSTI膜2上の端部を被うように、第2ハードマスク11を形成することができる。第2ハードマスク11は、第2導電型用マスクに相当する。
【0102】
次いで、レジスト層を除去し、残存する第2ハードマスク11をマスクとして、たとえばH2O2水溶液でウェットエッチングすることによって、露出する第2マスク用金属層23を除去し、次いで、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、露出する第2キャップ層9を除去する。このようにして、第1ハードマスク8の一端部を除く残余の部分上に形成された第2マスク用金属層23および第2キャップ層9を除去する。
【0103】
図35は、第1ハードマスク8、および第2キャップ層9のサイドフィルムの除去が終了した段階の状態を示す断面図である。第1ハードマスク8の一端部を除く残余の部分に形成された第2マスク用金属層23および第2キャップ層9を除去した後は、前提技術における図6に示す工程と同様にして、第1ハードマスク8および第2ハードマスク11を、たとえばフッ酸(HF水溶液)でウェットエッチングすることによって除去する。その後、第1および第2マスク用金属層22,23をマスクとして、第2キャップ層9を、たとえば希塩酸(DHCl水溶液)でウェットエッチングすることによって、第1ハードマスク8の除去で露出した第2キャップ層9のサイドフィルムを除去する。
【0104】
図36は、第1マスク用金属層22および第2マスク用金属層23の除去が終了した段階の状態を示す断面図である。第1ハードマスク8、および第2キャップ層9のサイドフィルムを除去した後は、たとえばH2O2水溶液でウェットエッチングすることによって、第1および第2マスク用金属層22,23を除去する。これによって、pMOSFET領域Rpでは、第1キャップ層6が露出する状態となり、nMOSFET領域Rnでは、第2キャップ層9が露出する状態となる。
【0105】
図37は、第1および第2ゲート絶縁膜12,13、ゲート電極用金属層24、ゲート電極用導電層14およびゲートエッチング用ハードマスク15の形成が終了した段階の状態を示す断面図である。第1および第2マスク用金属層22,23を除去した後は、本実施の形態では、ゲート電極用金属層24およびゲートエッチング用ハードマスク15を形成する前に、第1および第2ゲート絶縁膜12,13を形成する。具体的には、第1の実施の形態における図18に示す工程と同様にして、Si基板1に熱処理を施して、第1および第2キャップ層6,9とともに、ゲート絶縁膜用絶縁膜5を熱処理することによって、第1および第2キャップ層6,9をゲート絶縁膜用絶縁膜5と反応させ、第1および第2ゲート絶縁膜12,13を形成する。第1の実施の形態と同様に、第1および第2キャップ層6,9は、ゲート絶縁膜用絶縁膜5と一体化して消失する。またSTI膜2上のうち、熱処理のときに第1および第2キャップ層6,9が設けられていなかった部分では、ゲート絶縁膜用絶縁膜5がそのまま残存する。
【0106】
第1および第2ゲート絶縁膜12,13の形成後は、第1および第2ゲート絶縁膜12,13上、ならびにSTI膜2上で残存するゲート絶縁膜用絶縁膜5上に、ゲート電極の仕事関数を左右する仕事関数金属であるゲート電極用金属層24として、膜厚がたとえば10nmのTiN膜を形成する。その後、第1の実施の形態における図17に示す工程と同様にして、ゲート電極用金属層24上に、ゲート電極用導電層14として、膜厚がたとえば100nm程度のpoly−Si層を形成する。さらに、ゲート電極用導電層14上の全面に、ゲートエッチング用ハードマスク15を形成する。
【0107】
次いで、ゲートエッチング用ハードマスク15のうち、ゲート電極およびゲート配線を形成するべく予め定める部分に形成された部分を除く残余の部分をエッチングによって除去し、ゲート電極およびゲート配線を形成するべく予め定める部分を被うように、ゲートエッチング用ハードマスク15をパターニングする。
【0108】
図38は、第1ゲート電極16Cおよび第2ゲート電極17Bの形成が終了した段階の状態を示す断面図である。ゲートエッチング用ハードマスク15のパターニング後は、第1の実施の形態における図19に示す工程と同様に、ドライエッチング法などによって、pMOSFETのp側ゲート電極およびnMOSFETのn側ゲート電極を形成するためのゲート電極加工を行う。これによって、第1ゲート電極16Cがp側ゲート電極として形成され、第2ゲート電極17Bがn側ゲート電極として形成される。本実施の形態では、第1ゲート電極16Cおよび第2ゲート電極17Bは、同一の構成を有し、具体的には、ゲート電極用金属層24およびゲート電極用導電層14を含んで構成される。第1および第2ゲート電極16C,17Bの形成後は、通常のCMOSFET形成プロセスフローを順次に経ることによって、nMOSFETおよびpMOSFETを形成し、CMOSFETを得る。
【0109】
以上のように本実施の形態によれば、第1の実施の形態と同様に、第2キャップ層9および第2マスク用金属層23は、図34に示すように第1ハードマスク8の一端部を被うように形成されるので、図35に示す工程において、第1および第2ハードマスク8,11を除去するときには、STI膜2上のゲート絶縁膜用絶縁膜5は露出していない。これによって、第1および第2ハードマスク8,11を除去するためのエッチング液でSTI膜2上のゲート絶縁膜用絶縁膜5が除去されることを防止することができるので、STI膜2の一部分が削れるSTI削れを防止することができる。したがって、ゲート電極加工後にSTI膜2上にゲート電極材料が残存することを防止することができるので、隣接するゲート配線間のショートを防止し、隣接する第1および第2ゲート電極16C,17B間のショートを防止することができる。
【0110】
また第2キャップ層9のサイドフィルムは、第1の実施の形態と同様に、第1ハードマスク8の除去後には露出するので、除去が可能である。したがって、第1ハードマスク8の除去後に第2キャップ層9のサイドフィルムを除去することによって、異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0111】
また第2マスク用金属層23は、第2キャップ層9のサイドフィルムの除去後に除去されるので、第2マスク用金属層23のサイドフィルムによる異物の発生を抑え、製造歩留まりの低下を抑えることができる。
【0112】
また本実施の形態では、ゲート絶縁膜用絶縁膜5の上部絶縁層は、HfSiONから成り、第1および第2マスク用金属層22,23は、TiNから成る。TiNとHfSiONとの選択比は充分に大きく、TiNは、HfSiONに対して、選択性良く除去することができる。したがって、前述の図35に示す工程において、第1および第2マスク用金属層22,23であるTiN膜を、第2キャップ層9であるLaO膜のエッチングマスクに使用した後には、ゲート絶縁膜用絶縁膜5の上部絶縁層であるHfSiON層上のTiN膜のみ、すなわち第1および第2マスク用金属層22,23のみを除去することができる。
【0113】
このように本実施の形態では、第1および第2マスク用金属層22,23のみを除去することができるので、第1および第2マスク用金属層22,23を除去した後に、pMOSFET領域RpおよびnMOSFET領域Rnにわたって、単一のゲート電極用金属層24を形成することができる。これによって、第2マスク用金属層23のサイドフィルムによる異物の発生を抑えて、p側ゲート電極である第1ゲート電極16Cと、n側ゲート電極である第2ゲート電極17Bとを同一の構成にすることができる。したがって、シングルメタル・デュアルHigh−k構造のCMOSFETを実現することができる。
【0114】
シングルメタル・デュアルHigh−k構造では、デュアルHigh−k構造として、本実施の形態のようにnMOSFET用の第2ゲート絶縁膜13とpMOSFET用の第1ゲート絶縁膜12とに、異なったHigh−k材料が用いられるので、nMOSFETとpMOSFETとで、マイナス(−)およびプラス(+)の対称なフラットバンド電圧(Flat band voltage;略称:VFB)が得られる。したがって、デュアルメタル構造と同じ効果を得ることができる。
【0115】
またシングルメタル・デュアルHigh−k構造では、ゲート電極が1種類であるので、ゲート電極加工を容易に行なうことができる。したがって、ゲート長のばらつき、たとえば局所ばらつき、エッジラフネスすなわちエッジ粗さなどを小さく抑えることができる。
【0116】
前述の第1〜第3の実施の形態では、ゲート絶縁膜用絶縁膜5上に、異なる材料で形成される第1および第2キャップ層6,9を設けて、第1および第2キャップ層6,9の材料をゲート絶縁膜用絶縁膜5に拡散させることによって、nMOSFET領域Rnと、pMOSFET領域Rpとに、異なる材料で構成される第1および第2ゲート絶縁膜12,13を形成している。これによって、デュアルHigh−k構造を実現している。
【0117】
デュアルHigh−k構造の形成方法は、上記方法に限定されない。たとえば以下のようにしても、デュアルHigh−k構造を形成することができる。まず、第3の実施の形態と同様にして、図31に示すようにSTI膜2、pウェル3およびnウェル4が形成されたSi基板1上に、全面にわたってゲート絶縁膜用絶縁膜5を形成した後、第1キャップ層6を形成せずに、ゲート絶縁膜用絶縁膜5上に、全面にわたって第1マスク用金属層22を形成し、その上に第1ハードマスク8を形成する。
【0118】
次いで、図32に示す工程と同様にして、第1ハードマスク8をマスクとして第1マスク用金属層22をエッチングし、さらに第1ハードマスク8をマスクとして、ゲート絶縁膜用絶縁膜5をエッチングする。これによって、ゲート絶縁膜用絶縁膜5のうち、第1ハードマスク8で被われていない部分、すなわちnMOSFET領域Rnのゲート絶縁膜用絶縁膜5を除去する。
【0119】
次いで、nMOSFET領域RnおよびpMOSFET領域Rpにわたって、すなわち第1ハードマスク8、nウェル4、およびSTI膜2のうちで第1ハードマスク8で被われていない部分を被うように、他のゲート絶縁膜用絶縁膜を形成する。他のゲート絶縁膜用絶縁膜としては、pMOSFET領域Rpに残存するゲート絶縁膜用絶縁膜5とは異なる絶縁性材料から成る絶縁膜を形成する。
【0120】
次いで、図33に示す工程と同様にして、他のゲート絶縁膜用絶縁膜上に全面にわたって第2マスク用金属層23を形成した後、図34に示す工程と同様にして、第2ハードマスク11をマスクとして、第2マスク用金属層23をエッチングし、さらに第2ハードマスク11をマスクとして、他のゲート絶縁膜用絶縁膜をエッチングする。これによって、他のゲート絶縁膜用絶縁膜のうち、第2ハードマスク11で被われていない部分を除去する。
【0121】
次いで、第1および第2ハードマスク8,11を除去した後、他のゲート絶縁膜用絶縁膜のうち、第1マスク用金属層22のSTI膜2上の端部を被う部分、すなわち他のゲート絶縁膜用絶縁膜のサイドフィルムを除去する。その後の工程は、第3の実施の形態と同様にして、CMOSFETを得る。これによって、デュアルHigh−k構造のCMOSFETを実現することができる。
【図面の簡単な説明】
【0122】
【図1】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図2】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図3】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図4】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図5】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図6】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図7】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図8】本発明の前提となる半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図9】本発明の前提となる半導体装置の製造方法おける第1および第2ハードマスク8,11の除去が終了した段階の状態を示す平面図である。
【図10】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図11】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図12】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図13】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図14】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図15】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図16】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図17】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図18】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図19】本発明の第1の実施の形態である半導体装置の製造方法おける各製造工程の状態を示す断面図である。
【図20】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図21】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図22】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図23】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図24】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図25】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図26】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図27】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図28】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図29】本発明の第2の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図30】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図31】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図32】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図33】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図34】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図35】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図36】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図37】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図38】本発明の第3の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【符号の説明】
【0123】
1 シリコン基板、2 STI膜、3 pウェル、4 nウェル、5 ゲート絶縁膜用絶縁膜、6 第1キャップ層、7,7A,7B 第1ゲート電極用金属層、8 第1ハードマスク、9 第2キャップ層、10,10A 第2ゲート電極用金属層、11 第2ハードマスク、12 第1ゲート絶縁膜、13 第2ゲート絶縁膜、14 ゲート電極用導電層、15 ゲートエッチング用ハードマスク、16,16A,16B,16C 第1ゲート電極、17,17A,17B 第2ゲート電極、20 レジスト層、21 保護用導電層、22 第1マスク用金属層、23 第2マスク用金属層、24 ゲート電極用金属層。
【特許請求の範囲】
【請求項1】
導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、
半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1ゲート電極用金属層を形成する工程と、
前記第1ゲート電極用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、
前記第1ゲート電極用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2ゲート電極用金属層を形成する工程と、
前記第2ゲート電極用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、
前記第2ゲート電極用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスクを除去する工程と、
前記第2導電型用マスクを除去する工程と、
前記第1および第2ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
前記第1ゲート電極用金属層、前記第2ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項2】
導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、
半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1マスク用金属層を形成する工程と、
前記第1マスク用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、
前記第1マスク用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2マスク用金属層を形成する工程と、
前記第2マスク用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、
前記第2マスク用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスクを除去する工程と、
前記第2導電型用マスクを除去する工程と、
前記第1マスク用金属層および前記第2マスク用金属層を除去する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、
前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項1】
導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、
半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1ゲート電極用金属層を形成する工程と、
前記第1ゲート電極用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、
前記第1ゲート電極用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2ゲート電極用金属層を形成する工程と、
前記第2ゲート電極用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、
前記第2ゲート電極用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスクを除去する工程と、
前記第2導電型用マスクを除去する工程と、
前記第1および第2ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
前記第1ゲート電極用金属層、前記第2ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項2】
導電型が互いに異なる第1導電型半導体素子および第2導電型半導体素子が並設される半導体装置の製造方法であって、
半導体基板に、第1導電型ウェル領域、第2導電型ウェル領域、および前記第1導電型ウェル領域と前記第2導電型ウェル領域とを電気的に分離する素子分離膜を形成する工程と、
前記第1導電型ウェル領域、前記第2導電型ウェル領域および前記素子分離膜を被うように、絶縁性材料から成るゲート絶縁膜用絶縁膜を形成する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成る第1マスク用金属層を形成する工程と、
前記第1マスク用金属層上に、前記第1導電型ウェル領域および前記素子分離膜の前記第1導電型ウェル領域寄りの部分を被うように、第1導電型用マスクを形成する工程と、
前記第1マスク用金属層のうち、前記第1導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスク、前記第2導電型ウェル領域、および前記素子分離膜のうちで前記第1導電型用マスクで被われていない部分を被うように、金属材料から成る第2マスク用金属層を形成する工程と、
前記第2マスク用金属層上に、前記第2導電型ウェル領域、前記素子分離膜の前記第2導電型ウェル領域寄りの部分、および前記第1導電型用マスクの前記素子分離膜上の端部を被うように、第2導電型用マスクを形成する工程と、
前記第2マスク用金属層のうち、前記第2導電型用マスクで被われていない部分を除去する工程と、
前記第1導電型用マスクを除去する工程と、
前記第2導電型用マスクを除去する工程と、
前記第1マスク用金属層および前記第2マスク用金属層を除去する工程と、
前記ゲート絶縁膜用絶縁膜を被うように、金属材料から成るゲート電極用金属層を形成する工程と、
前記ゲート電極用金属層上に、導電性材料から成るゲート電極用導電層を形成する工程と、
前記ゲート電極用金属層および前記ゲート電極用導電層のうち、ゲート電極およびゲート配線となるべく予め定める部分を残して残余の部分を除去するとともに、前記ゲート絶縁膜用絶縁膜のうち、ゲート絶縁膜となるべく予め定める部分を残して残余の部分を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【公開番号】特開2010−21200(P2010−21200A)
【公開日】平成22年1月28日(2010.1.28)
【国際特許分類】
【出願番号】特願2008−178125(P2008−178125)
【出願日】平成20年7月8日(2008.7.8)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年1月28日(2010.1.28)
【国際特許分類】
【出願日】平成20年7月8日(2008.7.8)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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