【課題】電流コラプス及び絶縁膜の剥がれや浮きを抑制すること。
【解決手段】本発明は、ＧａＮ系半導体層１６に対するオーミック電極１７、１８形成のための熱処理を実施する半導体装置の製造方法において、熱処理は、オーミック電極１７、１８の側壁が、ＧａＮ系半導体層１６上に設けられた絶縁膜２４の側壁と離間した状態で実施される半導体装置の製造方法である。本発明によれば電流コラプス及び絶縁膜の剥がれや浮きを抑制することができる。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】シリコン基板などの導電性基板を使って大素子を形成する場合でも、基板に流れるリーク電流を低減でき、大電流でかつ高耐圧の大素子を実現可能にしたＧａＮ系半導体デバイスおよびその製造方法を提供する。
【解決手段】ＧａＮ系半導体デバイス２０は、シリコン（１１１）基板１上に、複数のＧａＮ系HFET１０を形成し、各ＧａＮ系HFET１０の電極同士を多層配線で連結して作製された大素子である。シリコン基板１上の半導体動作層（チャネル層３と電子供給層４）を複数の半導体動作層領域に電気的に絶縁分離するイオン注入領域９が形成されている。絶縁分離された各半導体動作層領域と電極５〜７により、複数のＧａＮ系HFET（ユニット素子）１０がそれぞれ形成される。各ＧａＮ系HFET１０の電極同士を電気的に接続して、複数のＧａＮ系HFETが１素子として機能する。 （もっと読む）

【課題】電流コラプスの発生を抑制できるIII族窒化物半導体トランジスタおよびその製造方法を提供する。
【解決手段】ＦＥＴ１では、第１窒化物半導体層１０３の上に第２窒化物半導体層１０４が設けられ、少なくとも一部が第２窒化物半導体層１０４に接するようにソース電極１０６およびドレイン電極１０７が設けられている。第２窒化物半導体層１０４の上面においてソース電極１０６とドレイン電極１０７との間に位置するように凹部１１０ａが形成されており、ゲート電極１０８が凹部１１０ａの開口を覆うように凹部１１０ａの上方に設けられている。 （もっと読む）

【課題】島状の半導体層を用いた場合でも、簡素な構成で半導体層の側面に寄生ＭＯＳトランジスタに発生することを確実に防止することができる半導体装置、電気光学装置および半導体装置の製造方法を提供すること。
【解決手段】半導体装置１０ｘにおいて、電界効果型トランジスタ３０ｘは、下地絶縁層１２の上方に形成された島状の半導体層１ｔと、半導体層１ｔに形成されたソース領域１ｘ、チャネル領域１ｚ、およびドレイン領域１ｙと、半導体層１ｔの上面を覆うゲート絶縁層２ｙと、このゲート絶縁層２ｙの上層で半導体層１ｔと交差するように形成されたゲート電極３ｘとを備えており、半導体層１ｔの少なくともチャネル幅方向における側面１ｕは、サイドウォールからなる絶縁膜４ｘで覆われている。このため、側面１ｕは絶縁膜４ｘによってゲート電極３ｘに対してゲート絶縁層２ｙの膜厚よりも長い距離を隔てている。 （もっと読む）

半導体装置は、第１の導電型の半導体層と、その上に形成された第２の導電型の半導体層とを含む。該半導体装置はまた、第２の導電型の半導体層内に第１の所定の距離だけ延在するボディ層と、第２の導電型の半導体層内に第２の所定の距離だけ延在する１対のトレンチとを含む。１対のトレンチのそれぞれは、基本的にその中に配置された誘電体材料から成り、第２の導電型の半導体層内に存在する不純物のドープ濃度、および１対のトレンチ間の距離は、半導体装置の電気的特性を画定する。該半導体装置は、第２の導電型の半導体層に結合された制御ゲートと、第２の導電型の半導体層に結合されたソース領域とをさらに含む。
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【課題】信頼性を向上させることが可能な窒化物系半導体素子を提供する。
【解決手段】この窒化物系半導体素子（半導体レーザ素子）は、少なくとも窒化物系半導体各層１２〜１８を含む半導体レーザ素子部１と、その半導体レーザ素子部１の共振器端面１ａ（１ｂ）上に形成され、結晶化されたアルミニウムの酸窒化物からなるコーティング膜２（４）とを備えている。そして、コーティング膜２（４）には、シリコンが添加されている。 （もっと読む）

【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレイン、およびゲートを含む。第１のスペーサ層が、活性領域の上方でソースとゲートの間にあり、第２のスペーサ層が、活性領域の上方でドレインとゲートの間にある。第１のスペーサ層上の第１のフィールドプレート、及び第２のスペーサ層上の第２のフィールドプレートが、ゲートに接続される。第３のスペーサ層が、第１のスペーサ層、第２のスペーサ層、第１のフィールドプレート、ゲート、および第２のフィールドプレート上にあり、第３のフィールドプレートが、第３のスペーサ層上にあり、ソースに接続される。 （もっと読む）

【課題】非平坦な表面を有する対象物体にインクジェット印刷法でパターンを設けること。
【解決手段】表面改質方法が、対象物体の表面上にＢＣＢ層を形成する工程Ａと、前記ＢＣＢ層の上面をＣＦ₄プラズマに曝す工程Ｂと、を含んでいる。 （もっと読む）

【課題】ＭＯＳトランジスタを備える半導体装置において、チャネル領域に応力を印加する厚いライナー膜を設けると共に、ソース領域・ドレイン領域に対するコンタクトを確実に形成する。
【解決手段】半導体装置は、基板１００に形成され、チャネル領域、ゲート絶縁膜１０２、ゲート電極１０３、ソース領域及びドレイン領域１０５を有するＭＯＳトランジスタを備える。更に、ゲート電極１０３、ソース領域及びドレイン領域１０５を覆い、チャネル領域に応力を印加するライナー膜１２２と、ゲート電極１０３、ソース領域又はドレイン領域１０５に接続されるコンタクトプラグ１１１とを備える。コンタクトプラグ１１１のライナー膜１２２上面より上の部分における断面積は、コンタクトプラグ１１１の前記ライナー膜１２２上面より下の部分における断面積に比べて大きい。 （もっと読む）

【課題】ゲート電極形成後にコバルトシリサイドのような合金化をすると共に、バリア絶縁膜を設ける構成の場合でも、ゲート間容量の増大を防止する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板に複数のメモリセルトランジスタのゲート電極を形成する工程と、ゲート電極間を充填するように第１のシリコン酸化膜を形成する工程と、第１のシリコン酸化膜の上部を除去してゲート電極の上部に形成されている半導体層を露出するように加工する工程と、ゲート電極の上部の半導体層に金属層を堆積させて合金化し金属半導体合金層を形成し、残りの金属層を除去する工程と、第２のシリコン酸化膜の上面がゲート電極上およびゲート電極間の領域上において半導体基板の表面からゲート電極の上面の高さより高い位置に位置するように第２のシリコン酸化膜を形成する工程と、第２のシリコン酸化膜上にシリコン窒化膜を形成する工程とを含んでなるところに特徴を有する。 （もっと読む）

【課題】 オン電圧および損失の低減を可能にする電力用半導体装置およびその製造方法を提供する。
【解決手段】 ｐベース層２の表面からｎ⁻層１の第１の主面に対して垂直方向で、ｎ⁻層１内に達する位置まで形成され、その後ｎ⁻層１の第１の主面に対して水平方向で、片側に所定の長さ延出した底部３ｄを有したＬ字形のトレンチゲート３を備え、さらに所定の隣合うＬ字形のトレンチゲート３の底部３ｄの延出方向が対向するようにして、それぞれの底部３ｄの間隔が、ｎ⁻層１の第１の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしたことを特徴とする。 （もっと読む）

【課題】半導体装置において隣接するポリシリコンパッド間のショートを防止する技術を提供する。
【解決手段】半導体装置の製造方法は、（ａ）第１絶縁膜１３を介して下面を基板１表面に接するサイドウォール１２、１３、１４を備えるゲート２１を、基板１上に形成する工程と、（ｂ）ゲート２１間において、基板１内の拡散領域４１上にエピタキシャル膜３１を形成する工程と、（ｃ）拡散領域４１間に隣接する素子分離領域上に第２絶縁膜３２、３３を形成する工程と、（ｄ）拡散領域４１のエピタキシャル膜３１上にコンタクトプラグ１１を形成する工程とを具備する。（ｃ）工程は、（ｃ１）第２絶縁膜３２、３３の膜厚が第１絶縁膜１３よりも厚くなるように第２絶縁膜３２、３３を形成する工程を備えていても良い。 （もっと読む）

【課題】ＮＭＩＳトランジスタに損傷を与えることなく、ＮＭＩＳ領域上の内部応力を有する絶縁膜がＰＭＩＳ領域上の絶縁膜に比べて引張応力を有する半導体装置を製造する方法、並びに、該方法によって製造された半導体装置を提供する。
【解決手段】半導体装置は、半導体基板(1)におけるＮＭＩＳ領域(3)上に形成されたＮＭＩＳトランジスタと、半導体基板(1)におけるＮＭＩＳ領域(3)と間隔をおいて形成されたＰＭＩＳ領域(4)上に形成されたＰＭＩＳトランジスタと、半導体基板(1)上に、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとを覆うように形成され、内部応力を有する連続した応力絶縁膜(22、22a)とを備える。応力絶縁膜(22、22a)におけるＮＭＩＳ領域上に位置する部分(22a)は、ＰＭＩＳ領域(4)上に位置する部分(22)に比べて、引張の内部応力を有している。 （もっと読む）

【課題】耐圧性および耐湿性が向上された半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、トランジスタ等が形成される活性領域１９を囲むように、分離領域１３Ａ、１３Ｂを設けている。この分離領域１３Ａ等は、半導体基板１１の上面から下面まで連続して延在していおり、内部にはシリコン酸化膜等から成る絶縁物層１４Ａが形成されている。従って、活性領域１９が形成される半導体基板１１の側面の全てを絶縁物により被覆することができるので、半導体装置の耐圧性および耐湿性を向上させることができる。 （もっと読む）

【課題】窒化物半導体を用いた縦型ショットキバリアダイオード（ＳＢＤ）の高耐圧化を実現できるようにする。
【解決手段】半導体装置は、窒化ガリウムからなり、第１の面及び該第１の面と対向する第２の面を有するドリフト層１４と、ドリフト層１４の第１の面上に形成されたショットキ電極１６と、ドリフト層１４の第２の面とコンタクト層１３を介して電気的に接続されたオーミック電極１５とを有している。ドリフト層１４は、少なくとも上部にその一部が選択的に高抵抗化された高抵抗領域１４ａを有している。 （もっと読む）

【課題】完全にシリサイド化されたシリサイド領域を一部に有する配線を形成する際、シリサイド領域と非シリサイド領域の境界に発生する空隙による断線のない半導体装置を提供する。
【解決手段】基板１上に形成されたポリシリコン配線１２と、ポリシリコン配線１２に対向して配置されたシリサイド配線１３と間に、絶縁性の拡散防止膜５を配置する。そして、ポリシリコン配線１２とシリサイド配線１３を、金属膜９，１０が埋め込まれたコンタクトホール２０，２１及び配線１１により構成される接続構造体により電気的に接続する。シリサイド配線１３の形成時に、ポリシリコン配線１２からのシリコンの拡散が拡散防止膜５により防止されるので、ポリシリコン配線１２及びシリサイド配線１３間に空隙が発生しない。 （もっと読む）

【課題】庇部を有する電極の庇部下の空洞を絶縁膜で埋め込むことで、層間絶縁膜や配線の段切れ、配線の短絡等を防止することを可能とする。
【解決手段】基板１０に形成された導電層（エミッタキャップ層１５）に接続されるもので庇部２０ａ有するコンタクト電極（エミッタ電極）２０と、エミッタ電極２０の庇部２０ａ下の空洞２８部分に埋め込まれた絶縁膜３１と、エミッタ電極２０および絶縁膜３１側部を被覆する層間絶縁膜２１と、層間絶縁膜２１に形成された接続孔２４を通じてエミッタ電極２０に接続されるとともに、層間絶縁膜２１上をエミッタ電極２０上より電極周辺部に配設されている配線２７とを備えたことを特徴とする。 （もっと読む）

【課題】シリサイドプロセスにおいてゲート電極の高さを制御する方法を提供する。
【解決手段】シリサイドプロセスにおいてゲート電極の高さを制御する方法が、 少なくとも１つのゲート電極１３のそれぞれの上に犠牲キャップ層１８が、半導体基板１０の上に所定の高さで堆積されている工程と、 犠牲層１８の上に酸化物からなる追加層１４を形成する工程と、 犠牲キャップ層１８を上部に有する少なくとも１つのゲート電極を備えた半導体基板１０を、材料１７を用いて覆う工程と、 化学的機械的ポリッシング（ＣＭＰ）により平坦化を行う工程と、 少なくとも１つのゲート電極１３上の、犠牲キャップ層１８が露出するまで除去する工程と、 ゲート電極１３のそれぞれから、犠牲キャップ層１８を除去し、ゲート電極１３のそれぞれが、所定の高さを有するようにする工程と、を含む。 （もっと読む）