【課題】炭化ケイ素デバイスのためのエッジ終端構造において、酸化膜などの絶縁層の境界面電荷の悪影響を中和し、多重フローティングガードリング終端では、この酸化膜電荷の変化に対する影響を少なくし、又は影響をなくす。
【解決手段】炭化ケイ素ベースの半導体接合に近接し、この半導体接合から間隔をおいて配置された、炭化ケイ素層中の複数の同心円のフローティングガードリングを有する。酸化膜などの絶縁層が、これらのフローティングガードリング上に設けられ、炭化ケイ素表面電荷補償領域が、これらのフローティングガードリング間に設けられ、この絶縁層に隣接している。かかるエッジ終端構造の製造方法もまた提供される。 （もっと読む）

【課題】本発明は、ＳＢＤ、ＨＥＭＴ等のデバイスに逆方向電圧をかけたときの電極端部に生じる電界集中を緩和して電流コラプス、及び長期信頼性の問題を解決した半導体装置を提供する。
【解決手段】窒化物化合物半導体層を有する電子走行層１１と、前記電子走行層１１に形成された窒化物化合物半導体からなる電子供給層１２と、前記電子供給層１２上に形成された第１電極１３と、前記電子供給層１２上に前記第１電極１３と離間して形成された第２電極１４と、前記電子走行層１１および前記電子供給層１２を挟んで前記第１電極１３に対向して形成された、前記第１電極１３と同電位の第１導電体１４と、前記電子走行層１１および前記電子供給層１２を挟んで前記第２電極１４に対向して形成された、前記第２電極１４と同電位の第２導電体１６とを有する半導体装置１を提供する。 （もっと読む）

【課題】接合障壁ショットキー（ＪＢＳ）構造内のビルトインＰｉＮダイオードの電流伝導を阻止する。
【解決手段】接合障壁ショットキー（ＪＢＳ）一体構造が提供される。ダイオードのドリフト領域内に配置された炭化シリコン接合障壁領域を含む炭化シリコンショットキーダイオード、およびこの炭化シリコンショットキーダイオードを製造する方法も提供される。この接合障壁領域は、ダイオードのドリフト領域内にあって第１のドーピング濃度を有する第１の炭化シリコン領域と、ドリフト領域内にあって、第１の炭化シリコン領域とショットキーダイオードのショットキーコンタクトとの間に配置された第２の炭化シリコン領域とを含む。第２の領域は、第１の炭化シリコン領域およびショットキーコンタクトと接触する。第２の炭化シリコン領域は、第１のドーピング濃度よりも低い第２のドーピング濃度を有する。 （もっと読む）

【課題】マルチゲート電界効果トランジスタにおいて、新規なゲート電極構造と製造方法を提供する。
【解決手段】マルチゲート電界効果トランジスタ１０２のゲート電極１００は、半導体基板１０４と、前記半導体基板上の誘電体層１０６と、前記誘電体層上のフィン１０８と、前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜１１０と、フィン上のゲート電極層１１２と、前記フィンを覆うように形成されるポリシリコン層１１４とを具備する。 （もっと読む）

【課題】トレンチゲート型トランジスタの製造方法において、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】Ｎ−型半導体層１２の表面にトレンチ１４を形成し、該表面とトレンチ１４内に、熱酸化によりシリコン酸化膜１５Ａを形成し、これを覆うホトレジスト補強膜１６、及びホトレジスト補強膜１６を覆うホトレジスト層Ｒ２を形成する。そしてホトレジスト層Ｒ２及びホトレジスト補強膜１６をエッチバックしてトレンチ１４内にのみに残す。このホトレジスト層Ｒ２及びホトレジスト補強膜１６をマスクとして、トレンチ１４の側壁の上方のシリコン酸化膜１５Ａをエッチングして除去する。上記マスクを除去した後、熱酸化により、トレンチ１４の側壁の上方にシリコン酸化膜１５Ａより薄いシリコン酸化膜１５Ｂを形成する。その後、シリコン酸化膜１５Ａ，１５Ｂ上にゲート電極１８を形成する。 （もっと読む）

【課題】電流コラプスを抑制し、高出力動作可能な窒化物半導体装置を提供する。
【解決手段】ショットキ接触する電極（ゲート電極１６）１６とオーミック接触する電極（ソース電極１７ａ、ドレイン電極１７ｂ）との間のIII−Ｖ族窒化物半導体層１４表面に、ＥＣＲスパッタリング法により珪素膜１５を形成する。ショットキ接触する電極１６とIII−Ｖ族窒化物半導体層１４との間に、珪素膜１５を形成してもよい。 （もっと読む）

【課題】基板に形成される第１の膜と第２の膜との重なり量を精度良く算出する。
【解決手段】半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、第２の領域の第１の膜の幅を測定する工程と、基板の第２の領域及び第３の領域に第２の膜を形成する工程と、第２の領域の第２の膜の幅及び第２の領域の第１の膜と第２の膜との距離を測定する工程と、第２の領域における第１の膜の幅の測定値、第２の膜の幅の測定値、第１の膜と第２の膜との距離の測定値及び第１の膜と第２の膜とに関する設計値に基づいて、第１の領域における第１の膜と第３の領域における第２の膜との重なり量を算出する工程と、を備える。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】半導体装置、ショットキーバリアダイオードの特性を向上させる。
【解決手段】禁制帯幅の異なる第１膜と第２膜とが積層されたヘテロ接合部を少なくとも一つ有する積層体Ｈと、積層体Ｈと同層の積層物よりなるダミー積層体Ｄと、積層体Ｈとダミー積層体Ｄとの間に設けられた溝Ｇと、溝内部を含み積層体Ｈの上部からダミー積層体Ｄの上部まで延在するように配置され、積層体Ｈの第１の側壁に接するように配置され、積層体Ｈとの間にショットキー接続される第１電極ＳＥと、積層体Ｈの第１の側壁と対向する第２の側壁に接するように配置された第２電極ＯＨＥと、で半導体装置を構成する。このように、ダミー積層体Ｄを残存させ、積層体Ｈとの間に溝Ｇを設け、溝内部に充填された第１電極ＳＥによって、側壁コンタクトを実現したので、積層体Ｈをエッチングする際の欠陥が溝底部に発生する確率を低減でき、逆リーク電流を低減することができる。 （もっと読む）

【課題】接続孔の内壁に絶縁膜を形成することにより、接続孔の径を小さくする場合において、接続孔内に導電膜を十分に埋め込むことができるようにする。
【解決手段】接続孔２１０，２２０の内壁上に絶縁性の第１膜３００を形成し、接続孔２１０，２２０の径を細らせる。次いで、第１膜３００が形成された接続孔２１０，２２０内に、第２膜５０を埋め込む。次いで、絶縁膜２００の表層を、ＣＭＰ法を用いて除去する。次いで、接続孔２１０，２２０から第２膜５０を除去する。次いで、接続孔２１０，２２０の第１膜３００上および接続孔２１０，２２０の底面上にバリアメタル膜３３０を形成し、さらに接続孔２１０，２２０内に導電膜からなるコンタクト３１０，３２０を埋め込む。 （もっと読む）

【課題】高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置を提供すること。
【解決手段】本発明は、ＧａＮキャップ層３８上のソースフィンガー１２と、ソースフィンガーと交互に配置されたドレインフィンガー１４と、ソースフィンガーとドレインフィンガーとの間のゲートフィンガー１６と、ゲートフィンガーの上面と側面を覆う第１絶縁膜４４と、ゲートフィンガーとドレインフィンガーとの間の第１絶縁膜上に設けられたフィールドプレート２６と、活性領域１８の外側で第１絶縁膜上にフィンガー方向と交差方向に設けられソースフィンガーとその両側のフィールドプレートとを接続するフィールドプレート配線２８と、を備え、フィールドプレートと第１絶縁膜の第１段差部４６とは１００ｎｍ以上離れ、フィールドプレート配線と第１絶縁膜の第２段差部４８とは１００ｎｍ以上離れている半導体装置である。 （もっと読む）

【課題】歩留りの低下を抑制する。
【解決手段】開口部１２１．１の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分の少なくとも一部には、絶縁体１３０．１が形成される。開口部１２１．１には、絶縁体１３０．１を覆うようにソース電極Ｓ１０が形成される。ソース電極Ｓ１０は、第１の半導体層１１０と前記第２の半導体層１２０との界面と接するように形成される。 （もっと読む）

【課題】導電部の欠損を防止すること。
【解決手段】Ａｌ含有膜２からなるゲートラインＬｇやコンタクト部４２などの導電部を形成する際に、下層保護導電膜／Ａｌ含有膜／上層保護導電膜の導体膜を成膜した後、その導体膜に改質処理として酸化処理を施して、上層保護導電膜３で覆われずにピンホールＰから露出してしまったＡｌ含有膜２部分に酸化保護領域４を形成することによって、Ａｌ含有膜２がレジストの剥離液などに晒されて消失してしまうことを防ぎ、導電部の欠損を防止した。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】半導体チップの割れや欠けを防止し、デバイス特性を向上することができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】半導体チップ１０の素子端部の側面には、分離層３が設けられている。また、半導体チップ１０の素子端部には、凹部４によってひさし部５が形成されている。コレクタ層６は、半導体チップ１０の裏面に設けられ、凹部４の側壁２２および底面２３に延在し、分離層３に接続されている。コレクタ層６の表面全体には、コレクタ電極７が設けられている。凹部４の側壁２２上のコレクタ電極７は、最表面の電極膜の厚さが０．０５μｍ以下となっている。半導体チップ１０の裏面に設けられたコレクタ電極７は、はんだ層１１を介して、絶縁基板１２上に接合されている。はんだ層１１は、半導体チップ１０の裏面の平坦部２１に設けられたコレクタ電極７を覆うように設けられている。 （もっと読む）

【課題】ゲート電極の形成工程におけるフォトレジスト層を露光した際に、露光不良によりレジスト残渣が発生しないようにすること。
【解決手段】本発明の電界効果トランジスタ１００は、半導体基板１上にゲート電極を備えた電界効果トランジスタで、半導体基板１上に設けられた誘電体膜２と、この誘電体膜２の開口部に設けられたフット部８と、このフット部８上及び誘電体膜２上に設けられたヘッド部９とを備え、誘電体膜の膜厚ｔ１が、０．９ｋ×λ／２｜ｎ１−ｎ２｜＜ｔ１＜１．１ｋ×λ／２｜ｎ１−ｎ２｜（ただしｋは自然数であり、屈折率ｎ１は所定の波長λを有する露光光に対する誘電体膜の屈折率ｎ１（＞２．１）、屈折率ｎ２はフォトレジスト層の屈折率）である。 （もっと読む）

【課題】長期にわたって信頼性に優れた半導体素子及びその製造方法を提供する。
【解決手段】基板の一方の面に第１表面電極２を形成し、第１表面電極２が形成された基板１の表面にレジスト組成物を塗布し、プリベークしてレジスト膜１０を形成し、該レジスト膜１０を貫通して第１表面電極１上にコンタクトホールを形成し、このコンタクトホール内にコンタクト電極４を形成し、第１表面電極２が形成された基板の表面に、熱膨張率が２ｐｐｍ／℃以上７ｐｐｍ／℃未満の第１絶縁膜３ａを形成し、次いで、該第１絶縁膜３ａ上に熱膨張率が７ｐｐｍ／℃以上２４ｐｐｍ／℃以下の第２絶縁膜３ｂを積層して絶縁膜３を形成し、コンタクト電極４を介して絶縁膜上に第２表面電極５を形成し、第１表面電極２、第２表面電極５及び絶縁膜３が形成された基板の裏面側を支持体に固定し、第１表面電極側からダイシングして素子ユニットを分離して半導体素子を製造する。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】 チャネル部に対して効果的に応力を印加することが可能で、これによりキャリア移動度の向上を図ることが可能で高機能化が達成された半導体装置を提供する。
【解決手段】 半導体基板３の表面を掘り下げた凹部３ａ内にゲート絶縁膜５を介して設けられたゲート電極７と、ゲート電極７の両脇における半導体基板３の表面側に設けられたソース／ドレイン拡散層１１と、ソース／ドレイン拡散層１１の表面を覆う状態で半導体基板３の表面よりも深く設けられたシリサイド膜（応力印加層）１３とを備えた半導体装置１-1である。半導体基板３の表面に対するチャネル部ｃｈの深さ位置ｄ２は、シリサイド膜（応力印加層）１３の深さｄ１位置よりも浅い。 （もっと読む）

半導体へテロ構造内に形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系において作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
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