量子井戸トランジスタへのコンタクトを形成する方法
半導体へテロ構造内に形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系において作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体へテロ構造で形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系で作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
【背景技術】
【０００２】
エピタキシャル成長した半導体へテロ構造−典型的にはIII-V族及びSiGe/Ge材料系−で形成される量子井戸トランジスタは、δドーピングにより、トランジスタチャネル内において例外的に高いキャリア移動度を与える。それに加えて、これらのデバイスは、例外的に高い駆動電流性能を供する。たとえ係るデバイスが高いチャネル移動度を示すことができるとしても、特にIII-V族及びSiGe/Ge材料系で、チャネルへのアクセス抵抗の低いソース/ドレインコンタクトを形成することはかなり難しい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
[概略]
前述したように、量子井戸トランジスタデバイスのチャネルへのアクセス抵抗の低いソース/ドレインコンタクトを形成することは、かなり難しく、かつ、多数の自明ではない問題を含んでいる。
【０００４】
簡単に述べると、半導体産業において用いられている従来の自己整合コンタクト法は、III-V族及びSiGe/Ge量子井戸デバイスにおいては十分に機能しない。たとえば、注入されたソース/ドレイン領域は、低キャリア活性化となる不十分なコンタクトを生成してしまい、かつ、再成長したソース/ドレイン法もまた、低活性化及び接合品質に悩まされる。量子井戸デバイスは典型的には、このコンタクト抵抗を改善するように、ドーピングされたキャップ層を用いる。しかしこのキャップ層を用いた従来のコンタクト作製処理の流れは自己整合しない。従って、レイアウト密度は大きく劣化する。しかも低移動度デバイス−たとえばpチャネル金属−酸化物−半導体(pMOS)インジウムアンチモン(InSb)又はGe量子井戸デバイス−は依然として、ソース/ドレイン抵抗の顕著な劣化を引き起こすような大きな抵抗（ときに外部抵抗Rextとも呼ばれ、チャネル抵抗よりも小さなデバイス内での抵抗値の総和を指称する）をキャップ層に有する。
【課題を解決するための手段】
【０００５】
本願において供される方法は、量子井戸デバイスへの低抵抗自己整合コンタクトを形成するのに用いられてよい。係る低抵抗自己整合コンタクトは、III-V族及びSiGe/Ge材料系でも実装されうる。量子井戸構造自体は、任意の数の従来型又は慣用された作製処理の流れを用いて作製されて良く、かつ、所与の用途の特性に適合させる必要性に応じて構成されてよい。たとえば量子井戸構造は、従来のn+ドーピングされたキャップ層を備えるインジウムガリウム砒素(InGaAs)n型量子井戸構造であってよい。あるいはその代わりに量子井戸構造は、従来のインジウムアンチモン(InSb)p型量子井戸構造であってもよい。他多数の適切な量子井戸構造の種類及び構成が、本開示に照らして明らかである。請求項に係る発明は、如何なる特定の種類及び構成（の組）に限定されるものと解されてはならない。
【０００６】
よって所望の量子井戸構造が与えられると、ゲート及びソース/ドレイン電極は、本発明の実施例に従って形成されてよい。よって本発明の典型的な実施例によると、自己整合コンタクトの形成は一般的に、ゲート及びソース/ドレイン電極の形成前の、下地の量子井戸構造（又はその一部）の成長を含んでよい。他の実施例は、量子井戸構造が形成される前であることを仮定している。
【０００７】
如何なる場合においても、一旦電極が形成される前の量子井戸構造が与えられると、当該方法のこの典型的な実施例は、メサ分離を実行する工程を有する。ここで前記構造のアクティブ領域はマスクされ、かつ、マスクされていない材料はエッチングにより除去されることで、メサが実効的に形成される。誘電材料−たとえば二酸化シリコン(SiO2)−は、メサ周辺のエッチングされた領域に堆積されることで、電気的分離を供する。典型的な方法は、拡散層を形成するように、アクティブトランジスタ全体にわたってソース/ドレイン金属を堆積及びパターニングする工程をさらに有する。
【０００８】
ソース/ドレイン金属はたとえば、ニッケル(Ni)又は他の典型的なコンタクト金属であってよいが、コンタクト拡散層中での気泡が許容されない他の場合では、ソース/ドレイン金属はたとえば、チタン(Ti)又は他の難溶性金属であってもよい。典型的な方法は、ゲート電極用のトレンチを形成するようにパターニング及びエッチングを行う工程をさらに有する。一般的には、エッチングは、ウエットエッチング及び/又はドライエッチングを有し、かつ、量子井戸界面付近で停止するように定められてよい。続いてスペーサ材料−たとえば酸化物又は窒化物−は、（複数の）ゲートトレンチ壁（一般的にゲートトレンチ側部と呼ばれ、多角形のトレンチであれば多数の明確に分離した側部を有し、環状のトレンチであれば一の連続する側部を有する）に沿って堆積され、かつ所望の形状及び厚さとなるようにエッチングされる。一の典型的な実施例では、任意のhigh-kゲート誘電体もまた、ゲートトレンチのゲートトレンチ底部に堆積されることで、さらなる分離を供してよい。一旦スペーサ及び任意のhigh-k誘電体が形成されると、ゲート電極金属−たとえばニッケル、アルミニウム(Al)、チタン、又はチタンニッケル(TiNi)−が堆積されてよい。その結果形成されるものは、トランジスタゲート電極に対して自己整合する低抵抗のソース及びドレインコンタクトを有する。ソース/ドレインコンタクトとゲート電極との間の唯一の空間は、本発明の一の実施例により、ゲートトレンチ側部のスペーサ材料によって占められる。
【０００９】
当該方法は、他の処理−たとえば平坦化、洗浄、及び簡明を期すために明記しない他の典型的な機能−を有してよいことにも留意して欲しい。ブランケットのメタライゼーション及びゲートトレンチスペーサを利用して、低抵抗のドレイン及びソースコンタクトの自己整合を支援する多くのプロセスの変化型は、本開示に照らして明らかである。さらに明らかにされるように、当該方法は、外部寄生抵抗及びレイアウト密度、並びにプロセス歩留まりも顕著に改善しうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一の実施例による、低抵抗自己整合コンタクトが形成可能な量子井戸成長構造の例を表している。
【図２】本発明の一の実施例による、図1の量子井戸成長構造の上でのハードマスクの堆積及びパターニングを表している。
【図３】本発明の一の実施例による、図2の量子井戸成長構造内での孤立したメサの形成を表している。
【図４】本発明の一の実施例による、図3の量子井戸成長構造のメサ上でのソース/ドレイン金属の堆積を表している。
【図５】本発明の一の実施例による、図4の量子井戸成長構造のソース/ドレイン金属上でのハードマスクの堆積及びパターニングを表している。
【図６】本発明の一の実施例による、図5の量子井戸成長構造内でのゲートトレンチの形成を表している。
【図７】本発明の一の実施例による、図6の量子井戸成長構造のゲートトレンチ内でのスペーサの形成を表している。
【図８】本発明の一の実施例による、図7の量子井戸成長構造のゲートトレンチ内でのゲート金属の堆積を表している。
【図９】本発明の一の実施例による、量子井戸構造の低抵抗自己整合コンタクトの形成方法を表している。
【発明を実施するための形態】
【００１１】
[量子井戸構造]
図1は、本発明の一の実施例による、低抵抗自己整合コンタクトが形成されうる典型的な量子井戸成長構造を表している。当該量子井戸成長構造はたとえば、従来のn+ドーピングされたキャップ層を備えるInGaAsのn型量子井戸構造であってよい。しかし前述したように、本発明の一の実施例により形成される低抵抗自己整合コンタクトは、本開示に照らして明らかなように、任意の数の量子井戸成長構造−たとえばnチャネル金属−酸化物−半導体(nMOS)又はpMOSデバイス−で実装されてよいことに留意して欲しい。請求項に係る発明は、任意の特別な量子井戸成長構造に限定されるものと解されてはならない。
【００１２】
図1の断面図から分かるように、量子井戸成長構造は、核化(nucleation)層、バッファ層、及び平坦化バッファ層が上に形成された基板を有する。当該量子井戸成長構造はさらに底部バリア層を有する。前記底部バリア層上には、量子井戸層が形成され、スペーサ層が形成され、かつ、上部バリア層が供される。前記上部バリア層上にはエッチストップ層が供される。前記エッチストップ層にはコンタクト層が供される。これらの典型的な層の各々については後述する。他の実施例は、図1の実施例よりも少ない層を有してもよい（たとえばバッファ層が少ない及び/又はエッチストップが存在しない）し、図1の実施例よりも多い層（たとえば量子井戸層の下の追加のスペーサ及び/又はドーピング層）を有してもよいし、又は、図1の実施例とは異なる層（たとえば異なる半導体材料、組成、及び/又はドーパントで作製された）を有してもよい。層は、確立された半導体プロセス（たとえば金属有機化学気相成長、分子線エピタキシー法、フォトリソグラフィ、又は他の適切なプロセス）を用いることによって、任意の適切な層の厚さ及び他の所望の層のパラメータを有するように実装されてよく、かつ、隣接する格子の異なる材料間での格子定数の一致を改善するように、（たとえば線形又はステップ状に）両材料間の差異を小さくしてよい。一般的には、当該構造の特定の層及び寸法は、たとえば所望のデバイス性能、製造能力、及び使用される半導体材料に依存する。特定の層の材料及び特性は、単なる例として与えられ、請求項に係る発明を限定するものと解されてはならない。特定の層の材料及び特性は、任意の数の層材料と特性を備えるように用いられてよい。
【００１３】
基板は、一般的に行われるようにして実装されてよい。任意の数の適切な基板の種類及び材料が用いられてよい（たとえば、p型、n型、中性型、シリコン、ガリウム砒素、シリコンゲルマニウム、高抵抗若しくは低抵抗、カットオフ若しくは非カットオフ、又は絶縁体上のシリコン等）。一の典型的な実施例では、基板は、高抵抗のn型又はp型のシリコンオフ基板である。基板は、インゴットから前記基板をオフカットすることによって準備される微傾斜表面を有してよい。基板はたとえば2°〜8°の角度でオフカットされている（たとえば4°オフカットシリコン）。係るオフカット基板は、デバイスの分離を供するのに利用されてよく、かつ、逆位相境界中での逆位相領域をも減少させることができる。しかし、基板は、他の実施例においてそのような特別な特徴を有している必要はないし、量子井戸成長構造は多数の基板上で実装されてよいことに留意して欲しい。
【００１４】
核化バッファ層及び底部バッファ層は、基板上に形成され、かつ、典型的に行われるように実装されてもよい。一の具体的な典型的実施例では、核化バッファ層及び底部バッファ層は、ガリウム砒素(GaAs)で作られ、かつ、約0.5〜2.0μmの全体厚さ（たとえば厚さ約25nm〜50nmの核化層及び厚さ約0.3μm〜1μmの底部バッファ層）を有する。知られているように、核化バッファ層及び底部バッファ層は、たとえばGaAs材料のようなIII-V材料の二原子層で、最底部基板テラスを充填するのに用いられてよい。核化層は、逆位相領域の存在しない仮想極性基板を生成するのに用いられてよい。底部バッファ層は、転位をフィルタリングするバッファを供するのに用いられてよい。前記転位をフィルタリングするバッファは、量子井戸構造の圧縮歪み及び/又は基板と底部バリア層との間での格子ミスマッチの制御を与えることができる。本発明の実施例の利益を享受しうる他の量子井戸構造が、核化バッファ層及び/又は底部バッファ層が存在しなくても実装可能であることに留意して欲しい。
【００１５】
平坦化バッファ層は、底部バッファ層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、平坦化バッファ層は、インジウムアルミニウム砒素(InxAl1-xAs)で実装される（xは0〜0.52の範囲である）、かつ0.7〜1.1μmの厚さを有する。知られているように、平坦化バッファ層を形成することによって、平坦化バッファ層を形成することによって、転位は、基板と底部バリア層との間での格子ミスマッチを実効的に制御するように、比較的対角な面に沿って、その面内を滑るように移動しうる。しかし、他の実施例−特に、同様の格子定数を有する複数の材料（たとえば高インジウム含有基板−たとえばInP−とInAlAsバリア層）で実装される、基板と底部バリア層を有するこれらの実施例−は、平坦化バッファ層なしで実装されてもよいことに留意して欲しい。明らかなように、係る平坦化層は、量子井戸構造又は積層体の他の位置で用いられてもよい。
【００１６】
底部バリア層は、この典型的実施例では平坦化バッファ層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、底部バリア層は、インジウムアルミニウム砒素（たとえばIn0.52Al0.48As又は他の適切なバリア層組成）で実装され、かつ、4nm〜120nm（たとえば100nm±20nm）の範囲の厚さを有する。一般的に、底部バリア層は、上に設けられる量子井戸層を構成する材料のバンドギャップよりも大きいバンドギャップを有する材料で構成され、かつ、トランジスタチャネル内での荷電担体に対するポテンシャルバリアを供するのに十分な厚さである。明らかなように、底部バリア層の実際の作製及び厚さは、たとえば基板材料及び量子井戸層材料のような因子に依存する。本開示に照らして明らかなように、多数のバリア層及び構成が本開示において用いられてよい。
【００１７】
量子井戸層はまた従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、量子井戸層は、アルミニウム砒素(AlAs)チャネル上に形成されるインジウムガリウム砒素(In0.7Ga0.3As)チャネルで実装される。前記AlAsチャネル上に形成されるIn0.7Ga0.3Asチャネルは、底部バリア層上に形成されるn++-In0.53Ga0.47Asチャネル上に形成される。前記チャネルはそれぞれ、約13nm、3nm、及び100nm（たとえば±20nm）の厚さを有する。明らかなように、多数の別な量子井戸層の構成が本開示において用いられてよい。一般的には、量子井戸は、下部バリア層のバンドギャップよりも小さなバンドギャップを有する材料で構成され、ドーピングされてもよいし又はドーピングされなくてもよいし、かつ、所与の用途−たとえばメモリセル又は論理回路用のトランジスタ−にとって適切なチャネルコンダクタンスを供するのに十分な厚さである。さらに、所望の性能に依存して、任意の数のチャネル構成が用いられてよいことに留意して欲しい。量子井戸層は、底部バリア層及び/又は上部バリア層によって歪んでよい。
【００１８】
スペーサ層は、量子井戸層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、スペーサ層は、InAlAs（たとえばIn0.52Al0.48As）で実装され、かつ、0.2nm〜10nmの範囲（たとえば5nm）の厚さを有する。一般的には、スペーサ層は、半導体チャネルとして機能する量子井戸層へ圧縮歪みを与えるように構成されてよい。本発明の実施例による利益を享受しうる他の量子井戸構造がスペーサ層なしでも実装可能であることに留意して欲しい。
【００１９】
ドーピング層は、この典型的な量子井戸成長構造では、スペーサ層上に形成され、かつ、従来行われてきたように実装されてもよい。一般的には、下部バリア層及び/又は上部バリア層は、（対応するドーピング層によって）量子井戸層へ担体を供給するようにドーピングされてよい。図1の典型的実施例では、上部バリア層は、ドーピング層を有するか、又はさもなければドーピング層と結合し、かつ、量子井戸がドーピングされてない場所に担体を供給する。ドーピング層はたとえば、δドーピング（又は変調ドーピング）されてよい。InAlAs上部バリアを利用するn型デバイスについては、ドーピングは、たとえばシリコン及び/又はテルル不純物を用いることによって実装されてよい。p型デバイスについては、ドーピングはたとえば、ベリリウム及び/又は炭素を用いることによって実装されてよい。ドーピング層の厚さは、使用されるドーピング型及び材料のような因子に依存する。たとえば一の典型的実施例では、ドーピング層は、δドーピングされたシリコンで、かつ、約3Å〜5Åの厚さを有する。他の実施例では、ドーピング層は、変調ドーピングされ、かつ、約5Å〜50Åの厚さを有する。ドーピングはたとえば、量子井戸層のチャネルにおいて有用なシートキャリア濃度に基づいて選ばれてよい。量子井戸のチャネル内部でのドーピングが3.5×1012cm-2であるとき、シリコンドーピング層についての典型的な濃度は6×1012cm-2である。本開示に照らして明らかなように、本発明の実施例は、任意の種類の（複数の）ドーピング層を有する量子井戸構造で実装されてよい。
【００２０】
上部バリア層は、この典型的な量子井戸成長構造では、ドーピング層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、上部バリア層は、InAlAs（たとえばIn0.52Al0.48As）で実装され、かつ、4nm〜12nmの範囲（たとえば8nm）の厚さを有する。上部バリア層は、作製されるデバイスの型に依存して、低電圧ゲート制御用のショットキーバリア層であってよい。一般的には、上部バリア層は、量子井戸層のバンドギャップよりも大きなバンドギャップを有することにより、量子井戸層内部に多くの荷電担体を閉じこめて、デバイスの漏れ電流を減少させる。上部バリア層は、下部バリア層と同一の材料で形成されてもよいし、又は異なる材料で形成されてもよいことに留意して欲しい。一部の実施例では、上部バリア層は、スペーサ、ドーピング層、及び上部バリア層を有する複合構造として実装されてよい。それに加えて、たとえこの典型的実施例が、上部バリアをドーピング層と結合させるとしても、他の実施例は、ドーピング層を、下部バリア層とも（又は上部バリア層の代わりに）結合させることで、担体を量子井戸層へ供給してもよい。係る場合、底部バリア層と結合するドーピング層は、上部バリア層と結合するドーピング層と同じように実装され、かつ、スペーサ、ドーピング層、及び下部バリア層を有する複合構造として実装されてもよい。
【００２１】
一般的には前述した基板から上部バリア層までを含むデバイス積層体の形成後、エッチストップ層が、上部バリア層全体にわたって形成されてよい。一の具体的な典型的実施例では、エッチストップ層は、インジウム燐(InP)によって実装され、かつ、2〜10nmの範囲（たとえば6nm）の厚さを有する。明らかなように、所与の具体的な堆積規則によって集積可能な他のエッチストップ構造の材料が用いられてもよい。
【００２２】
デバイス積層体はさらに、エッチストップ層上方にコンタクト層を形成することによって処理される。コンタクト層は概して、ソース及びドレインコンタクト構造を可能にし、かつ、n+若しくはn++ドーピング（nMOSデバイス用）又はp+若しくはp++ドーピングされたもの（pMOSデバイス用）として構成されてよい。一の具体的な典型的実施例では、コンタクト層は、n++-In0.53Ga0.47Asとして実装され、かつ、10nm〜30nmの範囲（たとえば20nm）の厚さを有する。一部の場合では、コンタクト層は、傾斜を付けることによってドーピングされてよい。傾斜を付けるとはたとえば、シリコンドーピングされたIn0.53Ga0.47Asから開始して、InxGa1-xAsをx=0.53から1まで変化させて、InGaAsで終了するように行われてよい。繰り返しになるが、供された特定のコンタクト層の構成は、使用された半導体材料系並びにデバイスの型及びデバイスの機能のような多数の因子に依存する。
【００２３】
[自己整合コンタクト構造]
図2〜図8は、本発明の実施例による自己整合コンタクト構造の断面図を表している。明らかなように、コンタクト（たとえばソース、ドレイン、及びゲート）は、図1に図示されたデバイス積層体上又は任意の数の他の量子井戸成長構造上に形成されてよい。中間処理−たとえば平坦化（たとえば化学機械研磨すなわちCMP）及び後続の洗浄プロセス−は、たとえ明示的に論じられなくても、形成方法全体に含まれてよい。
【００２４】
図2は、本発明の一の実施例による、図1の積層体上でのハードマスクの堆積及びパターニングを表している。これは、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料（たとえば二酸化シリコン、シリコン窒化物、及び/又は他の適切なハードマスク材料）を堆積する工程、コンタクト形成中にアクティブ領域を保護するため、一時的に前記ハードマスクの一部の上にレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去方法を用いることによって）前記ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、及び、前記パターニングされたレジストを剥離する工程を有する。図2に図示された典型的実施例では、実施の結果形成されたハードマスクが、前記デバイス積層体の中心となり、かつ一の位置に形成される。しかし他の実施例では、前記ハードマスクは、特定のアクティブデバイスに依存して、前記積層体の一の側面に対してオフセットされてよいし、かつ/あるいは、前記積層体上の複数の位置に設けられてもよい。
【００２５】
図3は、本発明の一の実施例による、図2の量子井戸成長構造内での孤立したメサの形成を表している。これもまた、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料によって保護されていない積層体の部分を除去するようにエッチング（たとえばドライエッチング）する工程、及び、誘電材料（たとえばSiO2又は他の適切な誘電材料。たとえば炭素ドーピングされた酸化物、シリコン窒化物、ペルフルオロシクロブタン又はポリテトラフルオロエチレン、フルオロシリケートガラス、及び、たとえばシルセスキノサン、シロキサン、又はオルガノシリケートガラスのような有機ポリマー）を堆積する工程を有する。エッチング深さは変化してよいが、一部の典型的実施例では、積層体の上側表面の下方及びチャネルの下方1000Å〜5000Åの範囲である（それにより堆積された誘電材料の厚さも実効的に設定される）。一般的には、エッチングは、（たとえば隣接する相補的又は他の潜在的な干渉源から）量子井戸チャネルを電気的に分離することを可能にするのに十分な深さでなければならない。分離したメサを形成し、かつ誘電材料を堆積した後、ハードマスクは（たとえばドライエッチング又はウエットエッチングによって）除去されてよく、かつ、メサ表面及び堆積された誘電材料は（たとえばCMPを用いて）研磨/平坦化されてよい。適用可能で、かつ必要な場合には、このメサ分離は、従来のシリコンプロセスにおいて一般的に用いられているような浅溝分離(STI)酸化物形成工程と組み合わせられてよいことに留意して欲しい。メサエッチングのみの処理が用いられる場合、メサエッチング工程もまた、処理の後半又は最後に行われてもよいことに、さらに留意して欲しい。
【００２６】
図4は、本発明の一の実施例による、図3の量子井戸成長構造のメサ上でのソース/ドレイン金属の堆積を表している。これは、たとえば電子ビーム蒸着又は反応性スパッタリングのような標準的な金属堆積プロセスを用いて実行されてよい。ソース/ドレイン金属はたとえば、ニッケル、金、プラチナ、アルミニウム、チタン、パラジウム、チタンニッケル、又は他の適切なコンタクト金属若しくはその合金であってよい。堆積は、デバイスのソース/ドレインコンタクトを作製しうる所望のメタライゼーション層を供するように、マスク、エッチング、研磨等がなされてよい。
【００２７】
位置の具体的な典型的実施例では、コンタクト層はゲルマニウム(Ge)を有すると推定される。一のそのような場合では、ソース/ドレイン金属は、薄く堆積された（たとえば15Å〜100Åの厚さで、たとえば約25Åの厚さの）ニッケルであってよい。そのようなNiGeコンタクトは、大きなデバイスのように、拡散による気泡生成がそのデバイスの機能を阻害しないようなものに適しうる。しかし小さなデバイスについては、そのようなNiGeコンタクトが、合金化プロセス中にGeが外部へ拡散するため、拡散で生じた気泡に係る問題の影響を受けやすいと考えられる。そのような場合、本発明の実施例によると、堆積されたソース/ドレイン金属はチタンであってよい。それにより拡散するGe上に形成されるTiGeコンタクト合金が供される。簡単に述べると、拡散するGe上のソース/ドレイン金属にTi及び/又は他の難溶性金属を用いることは、Ge拡散により生じた気泡及び拡散領域外部での意図しないゲルマニウム化物の除去又は緩和にとって有用である。
【００２８】
図5は、本発明の一の実施例による、図4の量子井戸成長構造のソース/ドレイン金属上でのハードマスクの堆積及びパターニングを表している。このハードマスクは一般に、ゲートトレンチがエッチングされるときに、金属コンタクトを保護するのに用いられる。ハードマスクの堆積及びパターニングは、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料（たとえば二酸化シリコン、シリコン窒化物、及び/又は他の適切なハードマスク材料）を堆積する工程、コンタクト形成中にアクティブ領域を保護するため、一時的に前記ハードマスクの一部の上にレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去方法を用いることによって）前記ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、及び、前記パターニングされたレジストを剥離する工程を有する。図5に図示された典型的実施例では、結果として形成されたハードマスクが、前記デバイス積層体の中心となり、かつ一の位置に形成される。しかし他の実施例では、前記ハードマスクは、特定のアクティブデバイスに依存して、前記積層体の一面にオフセットされてよいし、かつ/あるいは、（たとえばデュアルデバイス構成用に）前記積層体上の複数の位置に設けられてもよい。
【００２９】
図6は、本発明の一の実施例による、図5の量子井戸成長構造内でのゲートトレンチの形成を表している。このトレンチ形成はたとえば、ゲート領域内の金属をエッチングする第1ドライエッチング、及び、量子井戸構造をエッチングする第2ドライエッチングを用いることによって実行されてよい。第2ドライエッチングの深さはたとえば、量子井戸界面付近で停止するように設定され、それによりたとえば、バリア層、ドーピング層、又はスペーサ層内で停止してよい。ゲートトレンチの深さはたとえば、積層体の上面（チャネルより上に位置する）より下方に50Å〜500Åの範囲であってよい。一般的には、第2エッチングは、所望のデバイス伝導を可能にするのに十分な深さでなければならない。一旦ゲートトレンチがエッチングされると、ハードマスクは剥離されてよい。あるいはその代わりに、ハードマスクは、必要な場合には、ゲート金属が堆積されるまで、左側に存在してよい。
【００３０】
図7は、本発明の一の実施例による、図6の量子井戸成長構造のゲートトレンチ内でのスペーサの形成を表している。スペーサ層−酸化物、窒化物、又は他の適切なスペーサ材料であってよい−は、標準的な堆積及びエッチングプロセスを用いて堆積及びエッチングされてよく、かつ、たとえば20Å〜200Åの範囲内（たとえば100Å）の厚さを有してよい。一般的には、スペーサ層の厚さは、ゲート電極を隣接するソース及びドレインから電的に分離するのに十分でなければならない。ソース/ドレインコンタクトとゲート電極との間には開放された空間が存在せず、むしろソース/ドレインコンタクトからゲート電極を分離するスペーサ層が存在することで、隣接する素子間での自己整合が可能となることに留意して欲しい。一の特別な実施例では、ゲートのさらなる電気的絶縁のため、必要な場合には、任意のhigh-kゲート誘電体が、ゲートトレンチ底部に堆積されてよい。High-kゲート誘電体はたとえば、20Å〜200Åの範囲（たとえば100Å）の厚さを有する膜で、かつ、たとえば、酸化ハフニウム、アルミナ、酸化タンタル、酸化ジルコニウム、アルミニウム酸ランタン、スカンジウム酸ガドリニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、ニオブ酸鉛亜鉛、又は、たとえば二酸化シリコンよりも大きな誘電率を有する材料で実装されてよい。この任意のhigh-k誘電体の例は図7と図8に示されている。
【００３１】
図8は、本発明の一の実施例による、図7の量子井戸成長構造のゲートトレンチ内でのゲート金属の堆積を表している。図から分かるように、結果として形成されたゲート電極及びソース/ドレインコンタクトは自己整合し、ゲート電極とソース/ドレインコンタクトとの間には開放された大気空間が存在しない。むしろ隣接するスペーサ層は、ソース/ドレインコンタクトとゲート電極との間に電気的絶縁を供するが、ゲート形成及び自己整合の間には構造的支持をも供する。ゲート金属はたとえば、チタン、プラチナ、金、アルミニウム、チタンニッケル、パラジウム、若しくは他の適切なゲート金属、又は上記金属の混合物であってよい。一の具体的な典型的実施例では、ゲート電極は、50Å〜500Å（たとえば100Å）の厚さを有する。
【００３２】
図示されたように結果として形成される集積回路デバイスは、複数のマイクロエレクトロニクスデバイス−たとえば中央演算処理装置、メモリアレイ、オンチップキャッシュ、又は論理ゲート−のうちの任意のデバイスに設置可能なトランジスタとして用いられてよい。同様に、多数のシステムレベルのアプリケーションが、本明細書に記載された集積回路を利用してよい。
【００３３】
[方法]
図9は、本発明の一の実施例による、量子井戸構造の低抵抗自己整合コンタクトの形成方法を表している。量子井戸構造は、望むように構成されてよく、かつ一般的には、基板、上部バリア層と下部バリア層との間に設けられる量子井戸層、及びコンタクト層を含む積層体を有する。
【００３４】
当該方法は、901において、量子井戸構造を有するメサを形成する工程を有する。前記メサを形成する工程はたとえば、コンタクト層上のハードマスクをパターニングすることで、構造のアクティブ領域を保護する工程、マスクされていない領域をエッチングにより除去する工程、及び、誘電材料を堆積することでメサを分離する工程を有してよい。当該方法は、後続の処理に向けて構造を準備するため、処理工程の間に一般的に行われているように、研磨及び洗浄する工程をさらに有してよい。
【００３５】
当該方法は、続いて903において、ドレイン及びソースコンタクトを形成するため、メサ上の一面を覆うようにソース/ドレイン金属（たとえばニッケル、チタン、ニッケルチタン、任意の適切なコンタクト金属、又は難溶性金属）を堆積する工程を行う。前記堆積する工程は、各コンタクトが別個の独立した金属層であるのとは対照的に、金属層が、メサ上の一面を覆う1つの連続したシートとなるように行われる。当該方法はさらに、メタライゼーション層をパターニングする工程及び前記メタライゼーション層をさらに微細化するようにエッチングする工程を有してよい。
【００３６】
当該方法は、続いて905において、ソースコンタクトとドレインコンタクトとの間にゲートトレンチを形成するため、ソース/ドレイン金属上のハードマスクをパターニングする工程を行う。前記パターニングする工程はたとえば、ハードマスク材料を堆積する工程、ゲートエッチング中にデバイスのソース及びドレインコンタクトを保護するために一時的に残されるハードマスクの一部の上のレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去プロセスを用いることによって）ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、並びに前記パターニングされたレジストを剥離する工程を有してよい。一面を覆う金属層を貫通するようにゲートトレンチをエッチングする工程は、ソース及びドレインコンタクトを、前記ゲートトレンチの各対応する面で直接実効的に画定し、それによりソース/ドレインコンタクトとゲートトレンチとの間には開放空間が存在しないことに留意して欲しい。
【００３７】
当該方法は、続いて907において、メサ内のソースコンタクトとドレインコンタクトとの間にゲートトレンチをエッチングする工程を行う。一の典型的な場合では、前述したように、トレンチの形成は、ゲート領域内の金属をエッチングする第1ドライエッチング、及び、量子井戸構造をエッチングする第2ドライエッチングを用いることによって実行されてよい。第2ドライエッチングの深さは、所望のデバイス伝導を可能にするように選ばれてよい。ゲートトレンチがエッチングされた後、当該方法はさらに、ソース/ドレイン金属からハードマスクを剥離する工程909を有してよい。前記ハードマスクを剥離する工程909は、所望の場合には、当該プロセスにおいて後で行われてもよい。
【００３８】
当該方法は、続いて911において、ゲートトレンチの側面にスペーサ層を堆積する工程、及び、任意で成形する（たとえば10Å〜500Åの範囲の厚さにする）ようにエッチングする工程を行う。スペーサ材料は、隣接するゲート電極とソース/ドレインコンタクトとを分離する任意の適切な誘電体であってよい。隣接するゲート電極とソース/ドレインコンタクトとは互いに自己整合する。ゲートトレンチは、本来環状又は多角形で、かつ、ゲートトレンチの「側面」とは、任意の係る配置を指称するものであり、特定の幾何学形状の構造を示唆するものと解されてはならないことに留意して欲しい。たとえば、「側面」とは、環状トレンチ上の各異なる位置、多角形トレンチの別個の面、又は、多角形トレンチの一の面上の各異なる位置を指称してもよい。さらに当該方法は、ゲートをさらに電気的に絶縁するため、任意でゲートトレンチ底部にもhigh-kゲート誘電層を設ける工程を有してよいことに留意して欲しい。前記high-kゲート誘電層を設ける工程は、ゲートトレンチ側面にスペーサ層を形成する前に行われてもよいし、スペーサ層を形成する後に行われてもよい。当該方法は、続いて913において、ゲート金属をゲートトレンチへ堆積する工程を行う。ゲート金属はたとえば、ニッケル、チタン、チタンニッケル、パラジウム、金、アルミニウム、若しくは他の適切なゲート金属、又はこれらの合金であってよい。
【００３９】
よって、上述したコンタクトは、多数の半導体へテロ構造（たとえばIII-V又はSiGe/Si系）で形成されてよい。処理の流れは、トランジスタゲート電極に対して自己整合する低抵抗ソース及びドレインコンタクトの形成を可能にし、かつ、外部寄生抵抗及びレイアウト密度を顕著に改善する。当該処理の流れは、金属を分離したソース及びドレイン領域にパターニングする後続のリソグラフィ及びエッチング、並びに当該処理の流れの最後へ向かうように実行されるトレンチをパターニングするゲートプロセスと適合するように一面のメタライゼーションを行ってよい。その結果形成されるゲート電極は、ソース/ドレインコンタクトと自己整合し、かつスペーサ層によって分離する。対照的に、従来のコンタクトは自己整合しない。その理由は、ソース/ドレインコンタクトとゲート電極との間に大きな空間が存在することで、レイアウト密度の不利益をも生じさせる。さらにゲートに対するソース/ドレイン金属の間隔が増大することで、Rextが増大する。
【００４０】
多数の実施例及び構成が、本開示に照らして明らかである。たとえば本発明の一の典型的実施例は、量子井戸構造の自己整合コンタクトを形成する方法を供する。当該方法は、量子井戸構造上に金属層を堆積する工程、並びに、前記金属層を貫通するゲートトレンチをエッチングすることで、前記ゲートトレンチの各対応する側面に直接ソース及びドレインコンタクトを画定する工程を有する。当該方法は、続けて、ゲートトレンチの側面にスペーサ層を堆積する工程、及び、ゲートトレンチにゲート金属を堆積することで、ゲート電極を形成する工程を行う。当該方法は、量子井戸構造でメサを形成する工程を有してよい。係る場合の一では、量子井戸構造でメサを形成する工程は、アクティブ領域を保護するように前記量子井戸構造のコンタクト層上のハードマスクをパターニングする工程、前記量子井戸構造のマスクされていない領域をエッチングにより除去する工程、及び、誘電材料をエッチングされた領域に堆積する工程を有する。係る場合の他では、量子井戸構造でメサを形成する工程は、前記量子井戸構造上に金属層を堆積する前に実行される。係る場合の他では、量子井戸構造でメサを形成する工程は、ゲート電極、ソースコンタクト、及びドレインコンタクトが形成された後に実行される。量子井戸構造上に金属層を堆積する工程はたとえば、難溶性金属を堆積する工程を有してよい。量子井戸構造上に金属層を堆積する工程はたとえば、チタンを堆積する工程を有してよい。金属層を貫通するようにゲートトレンチをエッチングする工程はたとえば、金属層をエッチングする第1ドライエッチング及び量子井戸構造をエッチングする第2ドライエッチングを有してよい。当該方法は、ゲートトレンチ底部にhigh-kゲート誘電体を堆積する工程を有してよい。
【００４１】
本発明の他の典型的実施例は、集積回路デバイスを供する。当該デバイスは、コンタクト層を有する量子井戸構造、及び前記コンタクト層上に堆積された金属層を含む。当該デバイスはさらに、金属層を貫通するゲートトレンチを有する。前記ゲートトレンチが金属層を貫通することで、前記ゲートトレンチの各対応する面でソース及びドレインコンタクトが直接画定される。当該デバイスはさらに、ゲートトレンチ内の側面に存在するスペーサ層、及び、ゲート電極のゲートトレンチ内に存在するゲート金属を有する。一の特別な場合では、ソースコンタクト、ドレインコンタクト、及びゲート電極のうちの少なくとも1つは難溶性金属を有する。他の特別な場合では、ソースコンタクト、ドレインコンタクト、及びゲート電極のうちの少なくとも1つはチタンを有する。他の特別な場合では、前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの1つとの間に直接設けられる。
【００４２】
本発明の他の典型的実施例は、集積回路デバイスを供する。この例では、当該デバイスは、コンタクト層上に存在するソース金属層とドレイン金属層、及び、量子井戸構造内部であって前記ソース金属層とドレイン金属層との間に埋め込まれたゲート電極をさらに有する。当該デバイスはさらに、ゲート電極とソース金属層との間に形成された第1スペーサ層を有する。前記ゲート電極は前記第1スペーサ層と物理的に接触し、前記第1スペーサ層は前記ソース金属層と物理的に接触する。当該デバイスはさらに、前記ゲート電極と前記ドレイン金属層との間に形成された第2スペーサ層を有する。前記ゲート電極は前記第2スペーサ層と物理的に接触し、前記第2スペーサ層は前記ドレイン金属層と物理的に接触する。前記第1スペーサ層と前記第2スペーサ層は、前記ゲート電極の周りで連続する1つのスペーサ層であってよいことに留意して欲しい。一の特別な場合では、前記量子井戸構造はさらに、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層を有する。前記ゲート電極は、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる。他の特別な場合では、前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層が供される。前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる。
【技術分野】
【０００１】
半導体へテロ構造で形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系で作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
【背景技術】
【０００２】
エピタキシャル成長した半導体へテロ構造−典型的にはIII-V族及びSiGe/Ge材料系−で形成される量子井戸トランジスタは、δドーピングにより、トランジスタチャネル内において例外的に高いキャリア移動度を与える。それに加えて、これらのデバイスは、例外的に高い駆動電流性能を供する。たとえ係るデバイスが高いチャネル移動度を示すことができるとしても、特にIII-V族及びSiGe/Ge材料系で、チャネルへのアクセス抵抗の低いソース/ドレインコンタクトを形成することはかなり難しい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
[概略]
前述したように、量子井戸トランジスタデバイスのチャネルへのアクセス抵抗の低いソース/ドレインコンタクトを形成することは、かなり難しく、かつ、多数の自明ではない問題を含んでいる。
【０００４】
簡単に述べると、半導体産業において用いられている従来の自己整合コンタクト法は、III-V族及びSiGe/Ge量子井戸デバイスにおいては十分に機能しない。たとえば、注入されたソース/ドレイン領域は、低キャリア活性化となる不十分なコンタクトを生成してしまい、かつ、再成長したソース/ドレイン法もまた、低活性化及び接合品質に悩まされる。量子井戸デバイスは典型的には、このコンタクト抵抗を改善するように、ドーピングされたキャップ層を用いる。しかしこのキャップ層を用いた従来のコンタクト作製処理の流れは自己整合しない。従って、レイアウト密度は大きく劣化する。しかも低移動度デバイス−たとえばpチャネル金属−酸化物−半導体(pMOS)インジウムアンチモン(InSb)又はGe量子井戸デバイス−は依然として、ソース/ドレイン抵抗の顕著な劣化を引き起こすような大きな抵抗（ときに外部抵抗Rextとも呼ばれ、チャネル抵抗よりも小さなデバイス内での抵抗値の総和を指称する）をキャップ層に有する。
【課題を解決するための手段】
【０００５】
本願において供される方法は、量子井戸デバイスへの低抵抗自己整合コンタクトを形成するのに用いられてよい。係る低抵抗自己整合コンタクトは、III-V族及びSiGe/Ge材料系でも実装されうる。量子井戸構造自体は、任意の数の従来型又は慣用された作製処理の流れを用いて作製されて良く、かつ、所与の用途の特性に適合させる必要性に応じて構成されてよい。たとえば量子井戸構造は、従来のn+ドーピングされたキャップ層を備えるインジウムガリウム砒素(InGaAs)n型量子井戸構造であってよい。あるいはその代わりに量子井戸構造は、従来のインジウムアンチモン(InSb)p型量子井戸構造であってもよい。他多数の適切な量子井戸構造の種類及び構成が、本開示に照らして明らかである。請求項に係る発明は、如何なる特定の種類及び構成（の組）に限定されるものと解されてはならない。
【０００６】
よって所望の量子井戸構造が与えられると、ゲート及びソース/ドレイン電極は、本発明の実施例に従って形成されてよい。よって本発明の典型的な実施例によると、自己整合コンタクトの形成は一般的に、ゲート及びソース/ドレイン電極の形成前の、下地の量子井戸構造（又はその一部）の成長を含んでよい。他の実施例は、量子井戸構造が形成される前であることを仮定している。
【０００７】
如何なる場合においても、一旦電極が形成される前の量子井戸構造が与えられると、当該方法のこの典型的な実施例は、メサ分離を実行する工程を有する。ここで前記構造のアクティブ領域はマスクされ、かつ、マスクされていない材料はエッチングにより除去されることで、メサが実効的に形成される。誘電材料−たとえば二酸化シリコン(SiO2)−は、メサ周辺のエッチングされた領域に堆積されることで、電気的分離を供する。典型的な方法は、拡散層を形成するように、アクティブトランジスタ全体にわたってソース/ドレイン金属を堆積及びパターニングする工程をさらに有する。
【０００８】
ソース/ドレイン金属はたとえば、ニッケル(Ni)又は他の典型的なコンタクト金属であってよいが、コンタクト拡散層中での気泡が許容されない他の場合では、ソース/ドレイン金属はたとえば、チタン(Ti)又は他の難溶性金属であってもよい。典型的な方法は、ゲート電極用のトレンチを形成するようにパターニング及びエッチングを行う工程をさらに有する。一般的には、エッチングは、ウエットエッチング及び/又はドライエッチングを有し、かつ、量子井戸界面付近で停止するように定められてよい。続いてスペーサ材料−たとえば酸化物又は窒化物−は、（複数の）ゲートトレンチ壁（一般的にゲートトレンチ側部と呼ばれ、多角形のトレンチであれば多数の明確に分離した側部を有し、環状のトレンチであれば一の連続する側部を有する）に沿って堆積され、かつ所望の形状及び厚さとなるようにエッチングされる。一の典型的な実施例では、任意のhigh-kゲート誘電体もまた、ゲートトレンチのゲートトレンチ底部に堆積されることで、さらなる分離を供してよい。一旦スペーサ及び任意のhigh-k誘電体が形成されると、ゲート電極金属−たとえばニッケル、アルミニウム(Al)、チタン、又はチタンニッケル(TiNi)−が堆積されてよい。その結果形成されるものは、トランジスタゲート電極に対して自己整合する低抵抗のソース及びドレインコンタクトを有する。ソース/ドレインコンタクトとゲート電極との間の唯一の空間は、本発明の一の実施例により、ゲートトレンチ側部のスペーサ材料によって占められる。
【０００９】
当該方法は、他の処理−たとえば平坦化、洗浄、及び簡明を期すために明記しない他の典型的な機能−を有してよいことにも留意して欲しい。ブランケットのメタライゼーション及びゲートトレンチスペーサを利用して、低抵抗のドレイン及びソースコンタクトの自己整合を支援する多くのプロセスの変化型は、本開示に照らして明らかである。さらに明らかにされるように、当該方法は、外部寄生抵抗及びレイアウト密度、並びにプロセス歩留まりも顕著に改善しうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一の実施例による、低抵抗自己整合コンタクトが形成可能な量子井戸成長構造の例を表している。
【図２】本発明の一の実施例による、図1の量子井戸成長構造の上でのハードマスクの堆積及びパターニングを表している。
【図３】本発明の一の実施例による、図2の量子井戸成長構造内での孤立したメサの形成を表している。
【図４】本発明の一の実施例による、図3の量子井戸成長構造のメサ上でのソース/ドレイン金属の堆積を表している。
【図５】本発明の一の実施例による、図4の量子井戸成長構造のソース/ドレイン金属上でのハードマスクの堆積及びパターニングを表している。
【図６】本発明の一の実施例による、図5の量子井戸成長構造内でのゲートトレンチの形成を表している。
【図７】本発明の一の実施例による、図6の量子井戸成長構造のゲートトレンチ内でのスペーサの形成を表している。
【図８】本発明の一の実施例による、図7の量子井戸成長構造のゲートトレンチ内でのゲート金属の堆積を表している。
【図９】本発明の一の実施例による、量子井戸構造の低抵抗自己整合コンタクトの形成方法を表している。
【発明を実施するための形態】
【００１１】
[量子井戸構造]
図1は、本発明の一の実施例による、低抵抗自己整合コンタクトが形成されうる典型的な量子井戸成長構造を表している。当該量子井戸成長構造はたとえば、従来のn+ドーピングされたキャップ層を備えるInGaAsのn型量子井戸構造であってよい。しかし前述したように、本発明の一の実施例により形成される低抵抗自己整合コンタクトは、本開示に照らして明らかなように、任意の数の量子井戸成長構造−たとえばnチャネル金属−酸化物−半導体(nMOS)又はpMOSデバイス−で実装されてよいことに留意して欲しい。請求項に係る発明は、任意の特別な量子井戸成長構造に限定されるものと解されてはならない。
【００１２】
図1の断面図から分かるように、量子井戸成長構造は、核化(nucleation)層、バッファ層、及び平坦化バッファ層が上に形成された基板を有する。当該量子井戸成長構造はさらに底部バリア層を有する。前記底部バリア層上には、量子井戸層が形成され、スペーサ層が形成され、かつ、上部バリア層が供される。前記上部バリア層上にはエッチストップ層が供される。前記エッチストップ層にはコンタクト層が供される。これらの典型的な層の各々については後述する。他の実施例は、図1の実施例よりも少ない層を有してもよい（たとえばバッファ層が少ない及び/又はエッチストップが存在しない）し、図1の実施例よりも多い層（たとえば量子井戸層の下の追加のスペーサ及び/又はドーピング層）を有してもよいし、又は、図1の実施例とは異なる層（たとえば異なる半導体材料、組成、及び/又はドーパントで作製された）を有してもよい。層は、確立された半導体プロセス（たとえば金属有機化学気相成長、分子線エピタキシー法、フォトリソグラフィ、又は他の適切なプロセス）を用いることによって、任意の適切な層の厚さ及び他の所望の層のパラメータを有するように実装されてよく、かつ、隣接する格子の異なる材料間での格子定数の一致を改善するように、（たとえば線形又はステップ状に）両材料間の差異を小さくしてよい。一般的には、当該構造の特定の層及び寸法は、たとえば所望のデバイス性能、製造能力、及び使用される半導体材料に依存する。特定の層の材料及び特性は、単なる例として与えられ、請求項に係る発明を限定するものと解されてはならない。特定の層の材料及び特性は、任意の数の層材料と特性を備えるように用いられてよい。
【００１３】
基板は、一般的に行われるようにして実装されてよい。任意の数の適切な基板の種類及び材料が用いられてよい（たとえば、p型、n型、中性型、シリコン、ガリウム砒素、シリコンゲルマニウム、高抵抗若しくは低抵抗、カットオフ若しくは非カットオフ、又は絶縁体上のシリコン等）。一の典型的な実施例では、基板は、高抵抗のn型又はp型のシリコンオフ基板である。基板は、インゴットから前記基板をオフカットすることによって準備される微傾斜表面を有してよい。基板はたとえば2°〜8°の角度でオフカットされている（たとえば4°オフカットシリコン）。係るオフカット基板は、デバイスの分離を供するのに利用されてよく、かつ、逆位相境界中での逆位相領域をも減少させることができる。しかし、基板は、他の実施例においてそのような特別な特徴を有している必要はないし、量子井戸成長構造は多数の基板上で実装されてよいことに留意して欲しい。
【００１４】
核化バッファ層及び底部バッファ層は、基板上に形成され、かつ、典型的に行われるように実装されてもよい。一の具体的な典型的実施例では、核化バッファ層及び底部バッファ層は、ガリウム砒素(GaAs)で作られ、かつ、約0.5〜2.0μmの全体厚さ（たとえば厚さ約25nm〜50nmの核化層及び厚さ約0.3μm〜1μmの底部バッファ層）を有する。知られているように、核化バッファ層及び底部バッファ層は、たとえばGaAs材料のようなIII-V材料の二原子層で、最底部基板テラスを充填するのに用いられてよい。核化層は、逆位相領域の存在しない仮想極性基板を生成するのに用いられてよい。底部バッファ層は、転位をフィルタリングするバッファを供するのに用いられてよい。前記転位をフィルタリングするバッファは、量子井戸構造の圧縮歪み及び/又は基板と底部バリア層との間での格子ミスマッチの制御を与えることができる。本発明の実施例の利益を享受しうる他の量子井戸構造が、核化バッファ層及び/又は底部バッファ層が存在しなくても実装可能であることに留意して欲しい。
【００１５】
平坦化バッファ層は、底部バッファ層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、平坦化バッファ層は、インジウムアルミニウム砒素(InxAl1-xAs)で実装される（xは0〜0.52の範囲である）、かつ0.7〜1.1μmの厚さを有する。知られているように、平坦化バッファ層を形成することによって、平坦化バッファ層を形成することによって、転位は、基板と底部バリア層との間での格子ミスマッチを実効的に制御するように、比較的対角な面に沿って、その面内を滑るように移動しうる。しかし、他の実施例−特に、同様の格子定数を有する複数の材料（たとえば高インジウム含有基板−たとえばInP−とInAlAsバリア層）で実装される、基板と底部バリア層を有するこれらの実施例−は、平坦化バッファ層なしで実装されてもよいことに留意して欲しい。明らかなように、係る平坦化層は、量子井戸構造又は積層体の他の位置で用いられてもよい。
【００１６】
底部バリア層は、この典型的実施例では平坦化バッファ層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、底部バリア層は、インジウムアルミニウム砒素（たとえばIn0.52Al0.48As又は他の適切なバリア層組成）で実装され、かつ、4nm〜120nm（たとえば100nm±20nm）の範囲の厚さを有する。一般的に、底部バリア層は、上に設けられる量子井戸層を構成する材料のバンドギャップよりも大きいバンドギャップを有する材料で構成され、かつ、トランジスタチャネル内での荷電担体に対するポテンシャルバリアを供するのに十分な厚さである。明らかなように、底部バリア層の実際の作製及び厚さは、たとえば基板材料及び量子井戸層材料のような因子に依存する。本開示に照らして明らかなように、多数のバリア層及び構成が本開示において用いられてよい。
【００１７】
量子井戸層はまた従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、量子井戸層は、アルミニウム砒素(AlAs)チャネル上に形成されるインジウムガリウム砒素(In0.7Ga0.3As)チャネルで実装される。前記AlAsチャネル上に形成されるIn0.7Ga0.3Asチャネルは、底部バリア層上に形成されるn++-In0.53Ga0.47Asチャネル上に形成される。前記チャネルはそれぞれ、約13nm、3nm、及び100nm（たとえば±20nm）の厚さを有する。明らかなように、多数の別な量子井戸層の構成が本開示において用いられてよい。一般的には、量子井戸は、下部バリア層のバンドギャップよりも小さなバンドギャップを有する材料で構成され、ドーピングされてもよいし又はドーピングされなくてもよいし、かつ、所与の用途−たとえばメモリセル又は論理回路用のトランジスタ−にとって適切なチャネルコンダクタンスを供するのに十分な厚さである。さらに、所望の性能に依存して、任意の数のチャネル構成が用いられてよいことに留意して欲しい。量子井戸層は、底部バリア層及び/又は上部バリア層によって歪んでよい。
【００１８】
スペーサ層は、量子井戸層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、スペーサ層は、InAlAs（たとえばIn0.52Al0.48As）で実装され、かつ、0.2nm〜10nmの範囲（たとえば5nm）の厚さを有する。一般的には、スペーサ層は、半導体チャネルとして機能する量子井戸層へ圧縮歪みを与えるように構成されてよい。本発明の実施例による利益を享受しうる他の量子井戸構造がスペーサ層なしでも実装可能であることに留意して欲しい。
【００１９】
ドーピング層は、この典型的な量子井戸成長構造では、スペーサ層上に形成され、かつ、従来行われてきたように実装されてもよい。一般的には、下部バリア層及び/又は上部バリア層は、（対応するドーピング層によって）量子井戸層へ担体を供給するようにドーピングされてよい。図1の典型的実施例では、上部バリア層は、ドーピング層を有するか、又はさもなければドーピング層と結合し、かつ、量子井戸がドーピングされてない場所に担体を供給する。ドーピング層はたとえば、δドーピング（又は変調ドーピング）されてよい。InAlAs上部バリアを利用するn型デバイスについては、ドーピングは、たとえばシリコン及び/又はテルル不純物を用いることによって実装されてよい。p型デバイスについては、ドーピングはたとえば、ベリリウム及び/又は炭素を用いることによって実装されてよい。ドーピング層の厚さは、使用されるドーピング型及び材料のような因子に依存する。たとえば一の典型的実施例では、ドーピング層は、δドーピングされたシリコンで、かつ、約3Å〜5Åの厚さを有する。他の実施例では、ドーピング層は、変調ドーピングされ、かつ、約5Å〜50Åの厚さを有する。ドーピングはたとえば、量子井戸層のチャネルにおいて有用なシートキャリア濃度に基づいて選ばれてよい。量子井戸のチャネル内部でのドーピングが3.5×1012cm-2であるとき、シリコンドーピング層についての典型的な濃度は6×1012cm-2である。本開示に照らして明らかなように、本発明の実施例は、任意の種類の（複数の）ドーピング層を有する量子井戸構造で実装されてよい。
【００２０】
上部バリア層は、この典型的な量子井戸成長構造では、ドーピング層上に形成され、かつ、従来行われてきたように実装されてもよい。一の具体的な典型的実施例では、上部バリア層は、InAlAs（たとえばIn0.52Al0.48As）で実装され、かつ、4nm〜12nmの範囲（たとえば8nm）の厚さを有する。上部バリア層は、作製されるデバイスの型に依存して、低電圧ゲート制御用のショットキーバリア層であってよい。一般的には、上部バリア層は、量子井戸層のバンドギャップよりも大きなバンドギャップを有することにより、量子井戸層内部に多くの荷電担体を閉じこめて、デバイスの漏れ電流を減少させる。上部バリア層は、下部バリア層と同一の材料で形成されてもよいし、又は異なる材料で形成されてもよいことに留意して欲しい。一部の実施例では、上部バリア層は、スペーサ、ドーピング層、及び上部バリア層を有する複合構造として実装されてよい。それに加えて、たとえこの典型的実施例が、上部バリアをドーピング層と結合させるとしても、他の実施例は、ドーピング層を、下部バリア層とも（又は上部バリア層の代わりに）結合させることで、担体を量子井戸層へ供給してもよい。係る場合、底部バリア層と結合するドーピング層は、上部バリア層と結合するドーピング層と同じように実装され、かつ、スペーサ、ドーピング層、及び下部バリア層を有する複合構造として実装されてもよい。
【００２１】
一般的には前述した基板から上部バリア層までを含むデバイス積層体の形成後、エッチストップ層が、上部バリア層全体にわたって形成されてよい。一の具体的な典型的実施例では、エッチストップ層は、インジウム燐(InP)によって実装され、かつ、2〜10nmの範囲（たとえば6nm）の厚さを有する。明らかなように、所与の具体的な堆積規則によって集積可能な他のエッチストップ構造の材料が用いられてもよい。
【００２２】
デバイス積層体はさらに、エッチストップ層上方にコンタクト層を形成することによって処理される。コンタクト層は概して、ソース及びドレインコンタクト構造を可能にし、かつ、n+若しくはn++ドーピング（nMOSデバイス用）又はp+若しくはp++ドーピングされたもの（pMOSデバイス用）として構成されてよい。一の具体的な典型的実施例では、コンタクト層は、n++-In0.53Ga0.47Asとして実装され、かつ、10nm〜30nmの範囲（たとえば20nm）の厚さを有する。一部の場合では、コンタクト層は、傾斜を付けることによってドーピングされてよい。傾斜を付けるとはたとえば、シリコンドーピングされたIn0.53Ga0.47Asから開始して、InxGa1-xAsをx=0.53から1まで変化させて、InGaAsで終了するように行われてよい。繰り返しになるが、供された特定のコンタクト層の構成は、使用された半導体材料系並びにデバイスの型及びデバイスの機能のような多数の因子に依存する。
【００２３】
[自己整合コンタクト構造]
図2〜図8は、本発明の実施例による自己整合コンタクト構造の断面図を表している。明らかなように、コンタクト（たとえばソース、ドレイン、及びゲート）は、図1に図示されたデバイス積層体上又は任意の数の他の量子井戸成長構造上に形成されてよい。中間処理−たとえば平坦化（たとえば化学機械研磨すなわちCMP）及び後続の洗浄プロセス−は、たとえ明示的に論じられなくても、形成方法全体に含まれてよい。
【００２４】
図2は、本発明の一の実施例による、図1の積層体上でのハードマスクの堆積及びパターニングを表している。これは、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料（たとえば二酸化シリコン、シリコン窒化物、及び/又は他の適切なハードマスク材料）を堆積する工程、コンタクト形成中にアクティブ領域を保護するため、一時的に前記ハードマスクの一部の上にレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去方法を用いることによって）前記ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、及び、前記パターニングされたレジストを剥離する工程を有する。図2に図示された典型的実施例では、実施の結果形成されたハードマスクが、前記デバイス積層体の中心となり、かつ一の位置に形成される。しかし他の実施例では、前記ハードマスクは、特定のアクティブデバイスに依存して、前記積層体の一の側面に対してオフセットされてよいし、かつ/あるいは、前記積層体上の複数の位置に設けられてもよい。
【００２５】
図3は、本発明の一の実施例による、図2の量子井戸成長構造内での孤立したメサの形成を表している。これもまた、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料によって保護されていない積層体の部分を除去するようにエッチング（たとえばドライエッチング）する工程、及び、誘電材料（たとえばSiO2又は他の適切な誘電材料。たとえば炭素ドーピングされた酸化物、シリコン窒化物、ペルフルオロシクロブタン又はポリテトラフルオロエチレン、フルオロシリケートガラス、及び、たとえばシルセスキノサン、シロキサン、又はオルガノシリケートガラスのような有機ポリマー）を堆積する工程を有する。エッチング深さは変化してよいが、一部の典型的実施例では、積層体の上側表面の下方及びチャネルの下方1000Å〜5000Åの範囲である（それにより堆積された誘電材料の厚さも実効的に設定される）。一般的には、エッチングは、（たとえば隣接する相補的又は他の潜在的な干渉源から）量子井戸チャネルを電気的に分離することを可能にするのに十分な深さでなければならない。分離したメサを形成し、かつ誘電材料を堆積した後、ハードマスクは（たとえばドライエッチング又はウエットエッチングによって）除去されてよく、かつ、メサ表面及び堆積された誘電材料は（たとえばCMPを用いて）研磨/平坦化されてよい。適用可能で、かつ必要な場合には、このメサ分離は、従来のシリコンプロセスにおいて一般的に用いられているような浅溝分離(STI)酸化物形成工程と組み合わせられてよいことに留意して欲しい。メサエッチングのみの処理が用いられる場合、メサエッチング工程もまた、処理の後半又は最後に行われてもよいことに、さらに留意して欲しい。
【００２６】
図4は、本発明の一の実施例による、図3の量子井戸成長構造のメサ上でのソース/ドレイン金属の堆積を表している。これは、たとえば電子ビーム蒸着又は反応性スパッタリングのような標準的な金属堆積プロセスを用いて実行されてよい。ソース/ドレイン金属はたとえば、ニッケル、金、プラチナ、アルミニウム、チタン、パラジウム、チタンニッケル、又は他の適切なコンタクト金属若しくはその合金であってよい。堆積は、デバイスのソース/ドレインコンタクトを作製しうる所望のメタライゼーション層を供するように、マスク、エッチング、研磨等がなされてよい。
【００２７】
位置の具体的な典型的実施例では、コンタクト層はゲルマニウム(Ge)を有すると推定される。一のそのような場合では、ソース/ドレイン金属は、薄く堆積された（たとえば15Å〜100Åの厚さで、たとえば約25Åの厚さの）ニッケルであってよい。そのようなNiGeコンタクトは、大きなデバイスのように、拡散による気泡生成がそのデバイスの機能を阻害しないようなものに適しうる。しかし小さなデバイスについては、そのようなNiGeコンタクトが、合金化プロセス中にGeが外部へ拡散するため、拡散で生じた気泡に係る問題の影響を受けやすいと考えられる。そのような場合、本発明の実施例によると、堆積されたソース/ドレイン金属はチタンであってよい。それにより拡散するGe上に形成されるTiGeコンタクト合金が供される。簡単に述べると、拡散するGe上のソース/ドレイン金属にTi及び/又は他の難溶性金属を用いることは、Ge拡散により生じた気泡及び拡散領域外部での意図しないゲルマニウム化物の除去又は緩和にとって有用である。
【００２８】
図5は、本発明の一の実施例による、図4の量子井戸成長構造のソース/ドレイン金属上でのハードマスクの堆積及びパターニングを表している。このハードマスクは一般に、ゲートトレンチがエッチングされるときに、金属コンタクトを保護するのに用いられる。ハードマスクの堆積及びパターニングは、標準的なフォトリソグラフィを用いて実行されてよい。前記標準的なフォトリソグラフィは、ハードマスク材料（たとえば二酸化シリコン、シリコン窒化物、及び/又は他の適切なハードマスク材料）を堆積する工程、コンタクト形成中にアクティブ領域を保護するため、一時的に前記ハードマスクの一部の上にレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去方法を用いることによって）前記ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、及び、前記パターニングされたレジストを剥離する工程を有する。図5に図示された典型的実施例では、結果として形成されたハードマスクが、前記デバイス積層体の中心となり、かつ一の位置に形成される。しかし他の実施例では、前記ハードマスクは、特定のアクティブデバイスに依存して、前記積層体の一面にオフセットされてよいし、かつ/あるいは、（たとえばデュアルデバイス構成用に）前記積層体上の複数の位置に設けられてもよい。
【００２９】
図6は、本発明の一の実施例による、図5の量子井戸成長構造内でのゲートトレンチの形成を表している。このトレンチ形成はたとえば、ゲート領域内の金属をエッチングする第1ドライエッチング、及び、量子井戸構造をエッチングする第2ドライエッチングを用いることによって実行されてよい。第2ドライエッチングの深さはたとえば、量子井戸界面付近で停止するように設定され、それによりたとえば、バリア層、ドーピング層、又はスペーサ層内で停止してよい。ゲートトレンチの深さはたとえば、積層体の上面（チャネルより上に位置する）より下方に50Å〜500Åの範囲であってよい。一般的には、第2エッチングは、所望のデバイス伝導を可能にするのに十分な深さでなければならない。一旦ゲートトレンチがエッチングされると、ハードマスクは剥離されてよい。あるいはその代わりに、ハードマスクは、必要な場合には、ゲート金属が堆積されるまで、左側に存在してよい。
【００３０】
図7は、本発明の一の実施例による、図6の量子井戸成長構造のゲートトレンチ内でのスペーサの形成を表している。スペーサ層−酸化物、窒化物、又は他の適切なスペーサ材料であってよい−は、標準的な堆積及びエッチングプロセスを用いて堆積及びエッチングされてよく、かつ、たとえば20Å〜200Åの範囲内（たとえば100Å）の厚さを有してよい。一般的には、スペーサ層の厚さは、ゲート電極を隣接するソース及びドレインから電的に分離するのに十分でなければならない。ソース/ドレインコンタクトとゲート電極との間には開放された空間が存在せず、むしろソース/ドレインコンタクトからゲート電極を分離するスペーサ層が存在することで、隣接する素子間での自己整合が可能となることに留意して欲しい。一の特別な実施例では、ゲートのさらなる電気的絶縁のため、必要な場合には、任意のhigh-kゲート誘電体が、ゲートトレンチ底部に堆積されてよい。High-kゲート誘電体はたとえば、20Å〜200Åの範囲（たとえば100Å）の厚さを有する膜で、かつ、たとえば、酸化ハフニウム、アルミナ、酸化タンタル、酸化ジルコニウム、アルミニウム酸ランタン、スカンジウム酸ガドリニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、ニオブ酸鉛亜鉛、又は、たとえば二酸化シリコンよりも大きな誘電率を有する材料で実装されてよい。この任意のhigh-k誘電体の例は図7と図8に示されている。
【００３１】
図8は、本発明の一の実施例による、図7の量子井戸成長構造のゲートトレンチ内でのゲート金属の堆積を表している。図から分かるように、結果として形成されたゲート電極及びソース/ドレインコンタクトは自己整合し、ゲート電極とソース/ドレインコンタクトとの間には開放された大気空間が存在しない。むしろ隣接するスペーサ層は、ソース/ドレインコンタクトとゲート電極との間に電気的絶縁を供するが、ゲート形成及び自己整合の間には構造的支持をも供する。ゲート金属はたとえば、チタン、プラチナ、金、アルミニウム、チタンニッケル、パラジウム、若しくは他の適切なゲート金属、又は上記金属の混合物であってよい。一の具体的な典型的実施例では、ゲート電極は、50Å〜500Å（たとえば100Å）の厚さを有する。
【００３２】
図示されたように結果として形成される集積回路デバイスは、複数のマイクロエレクトロニクスデバイス−たとえば中央演算処理装置、メモリアレイ、オンチップキャッシュ、又は論理ゲート−のうちの任意のデバイスに設置可能なトランジスタとして用いられてよい。同様に、多数のシステムレベルのアプリケーションが、本明細書に記載された集積回路を利用してよい。
【００３３】
[方法]
図9は、本発明の一の実施例による、量子井戸構造の低抵抗自己整合コンタクトの形成方法を表している。量子井戸構造は、望むように構成されてよく、かつ一般的には、基板、上部バリア層と下部バリア層との間に設けられる量子井戸層、及びコンタクト層を含む積層体を有する。
【００３４】
当該方法は、901において、量子井戸構造を有するメサを形成する工程を有する。前記メサを形成する工程はたとえば、コンタクト層上のハードマスクをパターニングすることで、構造のアクティブ領域を保護する工程、マスクされていない領域をエッチングにより除去する工程、及び、誘電材料を堆積することでメサを分離する工程を有してよい。当該方法は、後続の処理に向けて構造を準備するため、処理工程の間に一般的に行われているように、研磨及び洗浄する工程をさらに有してよい。
【００３５】
当該方法は、続いて903において、ドレイン及びソースコンタクトを形成するため、メサ上の一面を覆うようにソース/ドレイン金属（たとえばニッケル、チタン、ニッケルチタン、任意の適切なコンタクト金属、又は難溶性金属）を堆積する工程を行う。前記堆積する工程は、各コンタクトが別個の独立した金属層であるのとは対照的に、金属層が、メサ上の一面を覆う1つの連続したシートとなるように行われる。当該方法はさらに、メタライゼーション層をパターニングする工程及び前記メタライゼーション層をさらに微細化するようにエッチングする工程を有してよい。
【００３６】
当該方法は、続いて905において、ソースコンタクトとドレインコンタクトとの間にゲートトレンチを形成するため、ソース/ドレイン金属上のハードマスクをパターニングする工程を行う。前記パターニングする工程はたとえば、ハードマスク材料を堆積する工程、ゲートエッチング中にデバイスのソース及びドレインコンタクトを保護するために一時的に残されるハードマスクの一部の上のレジストをパターニングする工程、（たとえばドライエッチング又は他の適切なハードマスク除去プロセスを用いることによって）ハードマスクのマスクされていない（レジストの存在しない）部分を除去するようにエッチングする工程、並びに前記パターニングされたレジストを剥離する工程を有してよい。一面を覆う金属層を貫通するようにゲートトレンチをエッチングする工程は、ソース及びドレインコンタクトを、前記ゲートトレンチの各対応する面で直接実効的に画定し、それによりソース/ドレインコンタクトとゲートトレンチとの間には開放空間が存在しないことに留意して欲しい。
【００３７】
当該方法は、続いて907において、メサ内のソースコンタクトとドレインコンタクトとの間にゲートトレンチをエッチングする工程を行う。一の典型的な場合では、前述したように、トレンチの形成は、ゲート領域内の金属をエッチングする第1ドライエッチング、及び、量子井戸構造をエッチングする第2ドライエッチングを用いることによって実行されてよい。第2ドライエッチングの深さは、所望のデバイス伝導を可能にするように選ばれてよい。ゲートトレンチがエッチングされた後、当該方法はさらに、ソース/ドレイン金属からハードマスクを剥離する工程909を有してよい。前記ハードマスクを剥離する工程909は、所望の場合には、当該プロセスにおいて後で行われてもよい。
【００３８】
当該方法は、続いて911において、ゲートトレンチの側面にスペーサ層を堆積する工程、及び、任意で成形する（たとえば10Å〜500Åの範囲の厚さにする）ようにエッチングする工程を行う。スペーサ材料は、隣接するゲート電極とソース/ドレインコンタクトとを分離する任意の適切な誘電体であってよい。隣接するゲート電極とソース/ドレインコンタクトとは互いに自己整合する。ゲートトレンチは、本来環状又は多角形で、かつ、ゲートトレンチの「側面」とは、任意の係る配置を指称するものであり、特定の幾何学形状の構造を示唆するものと解されてはならないことに留意して欲しい。たとえば、「側面」とは、環状トレンチ上の各異なる位置、多角形トレンチの別個の面、又は、多角形トレンチの一の面上の各異なる位置を指称してもよい。さらに当該方法は、ゲートをさらに電気的に絶縁するため、任意でゲートトレンチ底部にもhigh-kゲート誘電層を設ける工程を有してよいことに留意して欲しい。前記high-kゲート誘電層を設ける工程は、ゲートトレンチ側面にスペーサ層を形成する前に行われてもよいし、スペーサ層を形成する後に行われてもよい。当該方法は、続いて913において、ゲート金属をゲートトレンチへ堆積する工程を行う。ゲート金属はたとえば、ニッケル、チタン、チタンニッケル、パラジウム、金、アルミニウム、若しくは他の適切なゲート金属、又はこれらの合金であってよい。
【００３９】
よって、上述したコンタクトは、多数の半導体へテロ構造（たとえばIII-V又はSiGe/Si系）で形成されてよい。処理の流れは、トランジスタゲート電極に対して自己整合する低抵抗ソース及びドレインコンタクトの形成を可能にし、かつ、外部寄生抵抗及びレイアウト密度を顕著に改善する。当該処理の流れは、金属を分離したソース及びドレイン領域にパターニングする後続のリソグラフィ及びエッチング、並びに当該処理の流れの最後へ向かうように実行されるトレンチをパターニングするゲートプロセスと適合するように一面のメタライゼーションを行ってよい。その結果形成されるゲート電極は、ソース/ドレインコンタクトと自己整合し、かつスペーサ層によって分離する。対照的に、従来のコンタクトは自己整合しない。その理由は、ソース/ドレインコンタクトとゲート電極との間に大きな空間が存在することで、レイアウト密度の不利益をも生じさせる。さらにゲートに対するソース/ドレイン金属の間隔が増大することで、Rextが増大する。
【００４０】
多数の実施例及び構成が、本開示に照らして明らかである。たとえば本発明の一の典型的実施例は、量子井戸構造の自己整合コンタクトを形成する方法を供する。当該方法は、量子井戸構造上に金属層を堆積する工程、並びに、前記金属層を貫通するゲートトレンチをエッチングすることで、前記ゲートトレンチの各対応する側面に直接ソース及びドレインコンタクトを画定する工程を有する。当該方法は、続けて、ゲートトレンチの側面にスペーサ層を堆積する工程、及び、ゲートトレンチにゲート金属を堆積することで、ゲート電極を形成する工程を行う。当該方法は、量子井戸構造でメサを形成する工程を有してよい。係る場合の一では、量子井戸構造でメサを形成する工程は、アクティブ領域を保護するように前記量子井戸構造のコンタクト層上のハードマスクをパターニングする工程、前記量子井戸構造のマスクされていない領域をエッチングにより除去する工程、及び、誘電材料をエッチングされた領域に堆積する工程を有する。係る場合の他では、量子井戸構造でメサを形成する工程は、前記量子井戸構造上に金属層を堆積する前に実行される。係る場合の他では、量子井戸構造でメサを形成する工程は、ゲート電極、ソースコンタクト、及びドレインコンタクトが形成された後に実行される。量子井戸構造上に金属層を堆積する工程はたとえば、難溶性金属を堆積する工程を有してよい。量子井戸構造上に金属層を堆積する工程はたとえば、チタンを堆積する工程を有してよい。金属層を貫通するようにゲートトレンチをエッチングする工程はたとえば、金属層をエッチングする第1ドライエッチング及び量子井戸構造をエッチングする第2ドライエッチングを有してよい。当該方法は、ゲートトレンチ底部にhigh-kゲート誘電体を堆積する工程を有してよい。
【００４１】
本発明の他の典型的実施例は、集積回路デバイスを供する。当該デバイスは、コンタクト層を有する量子井戸構造、及び前記コンタクト層上に堆積された金属層を含む。当該デバイスはさらに、金属層を貫通するゲートトレンチを有する。前記ゲートトレンチが金属層を貫通することで、前記ゲートトレンチの各対応する面でソース及びドレインコンタクトが直接画定される。当該デバイスはさらに、ゲートトレンチ内の側面に存在するスペーサ層、及び、ゲート電極のゲートトレンチ内に存在するゲート金属を有する。一の特別な場合では、ソースコンタクト、ドレインコンタクト、及びゲート電極のうちの少なくとも1つは難溶性金属を有する。他の特別な場合では、ソースコンタクト、ドレインコンタクト、及びゲート電極のうちの少なくとも1つはチタンを有する。他の特別な場合では、前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの1つとの間に直接設けられる。
【００４２】
本発明の他の典型的実施例は、集積回路デバイスを供する。この例では、当該デバイスは、コンタクト層上に存在するソース金属層とドレイン金属層、及び、量子井戸構造内部であって前記ソース金属層とドレイン金属層との間に埋め込まれたゲート電極をさらに有する。当該デバイスはさらに、ゲート電極とソース金属層との間に形成された第1スペーサ層を有する。前記ゲート電極は前記第1スペーサ層と物理的に接触し、前記第1スペーサ層は前記ソース金属層と物理的に接触する。当該デバイスはさらに、前記ゲート電極と前記ドレイン金属層との間に形成された第2スペーサ層を有する。前記ゲート電極は前記第2スペーサ層と物理的に接触し、前記第2スペーサ層は前記ドレイン金属層と物理的に接触する。前記第1スペーサ層と前記第2スペーサ層は、前記ゲート電極の周りで連続する1つのスペーサ層であってよいことに留意して欲しい。一の特別な場合では、前記量子井戸構造はさらに、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層を有する。前記ゲート電極は、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる。他の特別な場合では、前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層が供される。前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる。
【特許請求の範囲】
【請求項１】
量子井戸構造の自己整合コンタクトを形成する方法であって：
前記量子井戸構造上に金属層を堆積する工程；
前記金属層を貫通するゲートトレンチをエッチングにより形成することで、前記ゲートトレンチの各側面にソース及びドレインコンタクトを直接画定する工程；
前記ゲートトレンチの側面にスペーサ層を堆積する工程；並びに、
前記ゲートトレンチにゲート金属を堆積することで、ゲート電極を形成する工程；
を有する方法。
【請求項２】
前記量子井戸構造でメサを形成する工程をさらに有する、請求項1に記載の方法。
【請求項３】
前記量子井戸構造でメサを形成する工程が：
前記量子井戸構造のコンタクト層上のハードマスクをパターニングすることで、アクティブ領域を保護する工程；
前記量子井戸構造のマスクされていない領域をエッチングにより除去する工程；及び、
エッチングされた領域に誘電材料を堆積する工程；
を有する、請求項2に記載の方法。
【請求項４】
前記量子井戸構造でメサを形成する工程が、前記量子井戸構造上に金属層を堆積する前に実行される、請求項2に記載の方法。
【請求項５】
前記量子井戸構造でメサを形成する工程が、前記ゲート電極、ソースコンタクト、及びドレインコンタクトが形成された後に実行される、請求項2に記載の方法。
【請求項６】
前記量子井戸構造上に金属層を堆積する工程が、難溶性金属を堆積する工程を有する、請求項1に記載の方法。
【請求項７】
前記量子井戸構造上に金属層を堆積する工程が、チタンを堆積する工程を有する、請求項1に記載の方法。
【請求項８】
前記金属層を貫通するゲートトレンチをエッチングにより形成する工程が、前記金属層をエッチングする第1ドライエッチング、及び、前記量子井戸構造をエッチングする第2ドライエッチングを有する、請求項1に記載の方法。
【請求項９】
前記ゲートトレンチの底部にhigh-k誘電体を堆積する工程をさらに有する、請求項1に記載の方法。
【請求項１０】
コンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積される金属層；
前記金属層を貫通するゲートトレンチ；
前記ゲートトレンチの側面に設けられたスペーサ層；及び、
ゲート電極用に前記ゲートトレンチ内に設けられたゲート金属；
を有する集積回路デバイスであって、
前記ゲートトレンチが前記金属層を貫通することにより、前記ゲートトレンチの各側面にはソース及びドレインコンタクトが直接画定される、
集積回路デバイス。
【請求項１１】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つが難溶性金属を有する、請求項10に記載のデバイス。
【請求項１２】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つがチタンを有する、請求項10に記載のデバイス。
【請求項１３】
前記量子井戸構造が、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層をさらに有する、請求項10に記載のデバイス。
【請求項１４】
前記ゲートトレンチが、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、請求項13に記載のデバイス。
【請求項１５】
さらに前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層を有する、請求項13に記載のデバイス。
【請求項１６】
前記high-kゲート誘電層が、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、請求項14に記載のデバイス。
【請求項１７】
底部バリア層、量子井戸層、スペーサ層、ドーピング層、上部バリア層、及びコンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積される金属層；
前記金属層を貫通するゲートトレンチ；
前記ゲートトレンチの側面に設けられたスペーサ層；
ゲート電極用に前記ゲートトレンチ内に設けられたゲート金属；並びに、
前記ゲート電極と前記量子井戸構造との間に設けられたhigh-kゲート誘電層；
を有する集積回路デバイスであって、
前記ゲートトレンチが前記金属層を貫通することにより、前記ゲートトレンチの各側面にはソース及びドレインコンタクトが直接画定され、
前記ゲートトレンチは、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、
集積回路デバイス。
【請求項１８】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つが難溶性金属を有する、請求項17に記載のデバイス。
【請求項１９】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つがチタンを有する、請求項17に記載のデバイス。
【請求項２０】
前記high-kゲート誘電層が、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、請求項17に記載のデバイス。
【請求項２１】
コンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積されるソース金属層とドレイン金属層；
前記量子井戸構造内部であって前記ソース金属層とドレイン金属層との間に埋め込まれたゲート電極；
前記ゲート電極とソース金属層との間に形成された第1スペーサ層；
前記ゲート電極と前記ドレイン金属層との間に形成された第2スペーサ層；
を有する集積回路デバイスであって、
前記ゲート電極は前記第1スペーサ層と物理的に接触し、前記第1スペーサ層は前記ソース金属層と物理的に接触し、
前記ゲート電極は前記第2スペーサ層と物理的に接触し、前記第2スペーサ層は前記ドレイン金属層と物理的に接触する、
集積回路デバイス。
【請求項２２】
前記量子井戸構造が、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層を有し、かつ、
前記ゲート電極は、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、
請求項21に記載のデバイス。
【請求項２３】
さらに前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層を有する請求項22に記載のデバイスであって、
前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、
デバイス。
【請求項１】
量子井戸構造の自己整合コンタクトを形成する方法であって：
前記量子井戸構造上に金属層を堆積する工程；
前記金属層を貫通するゲートトレンチをエッチングにより形成することで、前記ゲートトレンチの各側面にソース及びドレインコンタクトを直接画定する工程；
前記ゲートトレンチの側面にスペーサ層を堆積する工程；並びに、
前記ゲートトレンチにゲート金属を堆積することで、ゲート電極を形成する工程；
を有する方法。
【請求項２】
前記量子井戸構造でメサを形成する工程をさらに有する、請求項1に記載の方法。
【請求項３】
前記量子井戸構造でメサを形成する工程が：
前記量子井戸構造のコンタクト層上のハードマスクをパターニングすることで、アクティブ領域を保護する工程；
前記量子井戸構造のマスクされていない領域をエッチングにより除去する工程；及び、
エッチングされた領域に誘電材料を堆積する工程；
を有する、請求項2に記載の方法。
【請求項４】
前記量子井戸構造でメサを形成する工程が、前記量子井戸構造上に金属層を堆積する前に実行される、請求項2に記載の方法。
【請求項５】
前記量子井戸構造でメサを形成する工程が、前記ゲート電極、ソースコンタクト、及びドレインコンタクトが形成された後に実行される、請求項2に記載の方法。
【請求項６】
前記量子井戸構造上に金属層を堆積する工程が、難溶性金属を堆積する工程を有する、請求項1に記載の方法。
【請求項７】
前記量子井戸構造上に金属層を堆積する工程が、チタンを堆積する工程を有する、請求項1に記載の方法。
【請求項８】
前記金属層を貫通するゲートトレンチをエッチングにより形成する工程が、前記金属層をエッチングする第1ドライエッチング、及び、前記量子井戸構造をエッチングする第2ドライエッチングを有する、請求項1に記載の方法。
【請求項９】
前記ゲートトレンチの底部にhigh-k誘電体を堆積する工程をさらに有する、請求項1に記載の方法。
【請求項１０】
コンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積される金属層；
前記金属層を貫通するゲートトレンチ；
前記ゲートトレンチの側面に設けられたスペーサ層；及び、
ゲート電極用に前記ゲートトレンチ内に設けられたゲート金属；
を有する集積回路デバイスであって、
前記ゲートトレンチが前記金属層を貫通することにより、前記ゲートトレンチの各側面にはソース及びドレインコンタクトが直接画定される、
集積回路デバイス。
【請求項１１】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つが難溶性金属を有する、請求項10に記載のデバイス。
【請求項１２】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つがチタンを有する、請求項10に記載のデバイス。
【請求項１３】
前記量子井戸構造が、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層をさらに有する、請求項10に記載のデバイス。
【請求項１４】
前記ゲートトレンチが、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、請求項13に記載のデバイス。
【請求項１５】
さらに前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層を有する、請求項13に記載のデバイス。
【請求項１６】
前記high-kゲート誘電層が、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、請求項14に記載のデバイス。
【請求項１７】
底部バリア層、量子井戸層、スペーサ層、ドーピング層、上部バリア層、及びコンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積される金属層；
前記金属層を貫通するゲートトレンチ；
前記ゲートトレンチの側面に設けられたスペーサ層；
ゲート電極用に前記ゲートトレンチ内に設けられたゲート金属；並びに、
前記ゲート電極と前記量子井戸構造との間に設けられたhigh-kゲート誘電層；
を有する集積回路デバイスであって、
前記ゲートトレンチが前記金属層を貫通することにより、前記ゲートトレンチの各側面にはソース及びドレインコンタクトが直接画定され、
前記ゲートトレンチは、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、
集積回路デバイス。
【請求項１８】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つが難溶性金属を有する、請求項17に記載のデバイス。
【請求項１９】
前記ソースコンタクト、前記ドレインコンタクト、及び前記ゲート電極のうちの少なくとも1つがチタンを有する、請求項17に記載のデバイス。
【請求項２０】
前記high-kゲート誘電層が、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、請求項17に記載のデバイス。
【請求項２１】
コンタクト層を有する量子井戸構造；
前記コンタクト層上に堆積されるソース金属層とドレイン金属層；
前記量子井戸構造内部であって前記ソース金属層とドレイン金属層との間に埋め込まれたゲート電極；
前記ゲート電極とソース金属層との間に形成された第1スペーサ層；
前記ゲート電極と前記ドレイン金属層との間に形成された第2スペーサ層；
を有する集積回路デバイスであって、
前記ゲート電極は前記第1スペーサ層と物理的に接触し、前記第1スペーサ層は前記ソース金属層と物理的に接触し、
前記ゲート電極は前記第2スペーサ層と物理的に接触し、前記第2スペーサ層は前記ドレイン金属層と物理的に接触する、
集積回路デバイス。
【請求項２２】
前記量子井戸構造が、底部バリア層、量子井戸層、スペーサ層、ドーピング層、及び上部バリア層を有し、かつ、
前記ゲート電極は、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの少なくとも1つで止まる、
請求項21に記載のデバイス。
【請求項２３】
さらに前記ゲート電極と前記量子井戸構造との間にhigh-kゲート誘電層を有する請求項22に記載のデバイスであって、
前記high-kゲート誘電層は、前記ゲート電極と、前記上部バリア層、前記ドーピング層、又は前記スペーサ層のうちの一との間に直接設けられる、
デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１３−５１３９７２（Ｐ２０１３−５１３９７２Ａ）
【公表日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１２−５４４５８３（Ｐ２０１２−５４４５８３）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５８６８３
【国際公開番号】ＷＯ２０１１／０８７６０６
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５８６８３
【国際公開番号】ＷＯ２０１１／０８７６０６
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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