【課題】素子の高耐圧化に伴い反転領域を介して流れるリーク電流を低減する方法の提供。
【解決手段】所望の不純物濃度を有する半導体層を備えた半導体基板と、半導体層内に形成された複数のストライプ状のトレンチ内にゲート酸化膜を介して導電体層を埋め込み形成したトレンチゲートと、半導体層表面を覆う絶縁膜と、絶縁膜を貫通し、ソースコンタクト開口部に形成されたソース電極と、半導体層内に形成され、ソース電極に電気的に接続されたボディ領域及びソース領域と、トレンチゲート周縁部でトレンチゲートに接続されたゲート周辺配線と、ソース電極と同一表面上で、ソース電極から離間して形成され、ゲート周辺配線に接続されるゲート電極と、ドレイン電極とを具備し、周縁部のスクライブ領域の拡散領域と、デバイス周縁部の拡散領域との間の半導体基板表面に、チャネルストッパ１ｃｓを形成し、反転領域形成を抑制する。 （もっと読む）

【課題】ＧａＮ−ＨＥＭＴにおいて、オーミックコンタクト抵抗を０．１Ω／ｍｍ以下に低減する。
【解決手段】ＧａＮ層１９、及びＧａＮ層に起因して発生した活性領域１１ａを含む下地１３と、活性領域上に形成されているゲート電極１５と、活性領域に形成されており、ゲート電極を挟んで互いに離間しかつ対向して形成されている第１及び第２主電極１７ａ及び１７ｂとを具える。そして、第１及び第２主電極と活性領域とが重なる第１及び第２重なり領域２９ａ及び２９ｂの、ゲート幅方向３１に沿った幅Ｗ_Ｃ１及び幅Ｗ_Ｃ２は、ゲート電極と活性領域とが重なる第３重なり領域３５の、ゲート幅方向に沿った幅Ｗ_Ｇの１０倍以上である。 （もっと読む）

【課題】順方向動作において順方向特性を比較的保持しながら逆方向リーク電流を減少することができる半導体装置を提供する。
【解決手段】半導体装置（横型ＳＢＤ）１において、二次元キャリアガス層２３が生成される第１の窒化物系半導体領域２１上にバリア層として機能する第２の窒化物系半導体領域２２を有する窒化物系半導体機能層２と、二次元キャリアガス層２３の一端に電気的に接続された第１の主電極３と、二次元キャリアガス層２３の他端に電気的に接続された第２の主電極４と、第１の主電極３と第２の主電極４との間に配設され、第１の主電極３に電気的に接続されるとともに、二次元キャリアガス層２３のキャリア密度を減少する金属酸化物膜６とを備える。 （もっと読む）

【課題】電流が、縦方向、横方向、そして縦方向と連続的に流れる半導体装置において
縦方向並びに横方向の電流経路に係る電気抵抗を低減し、高効率、高性能な半導体装置を実現する。
【解決手段】本発明の半導体装置は、半導体基板の表面側にドレインを共有するＭＯＳ構造が２つ形成され、かつ、半導体基板の裏面側のＮ＋型ドレイン層７の内部に、一方のＭＯＳ構造のドレイン領域から他方のＭＯＳ構造のドレイン領域まで、延在して形成された複数の堀状の開口部４を有する。堀状の開口部４はＮ＋型ドレイン層７の内部の、Ｎ＋型ドレイン層７とＮ−型エピ層８の境界近傍まで、深く形成されている。そして、堀状の開口部４の中には裏面電極５と電気的に接続された、Ｎ＋型ドレイン層７に比べて抵抗の低い、金属電極６が形成されている。 （もっと読む）

【課題】ゲート絶縁膜破壊が抑制された半導体装置を提供する。
【解決手段】ゲート電極給電用シリコンピラー５の表面を覆うゲート電極８と重なる位置に設けられたコンタクトホール１３を備え、コンタクトホール１３には、コンタクトホール１３の底部から少なくともゲート電極８の上面よりも上方まで充填されたゲートリフトポリシリコン１４と、ゲートリフトポリシリコン１４上に配置されたゲートコンタクト１５とが設けられていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】応答特性が良く電流コラプスの問題を改善できると同時に、デバイス設計値どおりのゲートリセス部を再現性よく形成しうる窒化物半導体装置を得ること。
【解決手段】基板１上に形成された第１の窒化物半導体からなるチャネル層２と、チャネル層２の上部に形成され、第１の窒化物半導体よりも大きなバンドギャップを有する第２の窒化物半導体からなる第１の電子供給層３ａと、第１の電子供給層の上部で離隔した２つの領域として形成され、第１の窒化物半導体と同じか、又はこれよりも大きなバンドギャップを有する第３の窒化物半導体からなる第２の電子供給層３ｂとを備えている。
第１と第２の電子供給層３ａ、３ｂの間には、第２の電子供給層３ｂよりもドライエッチング速度が小さい材料からなるエッチングストッパ層４が形成されており、この層４の上部で２つの領域に挟まれたゲートリセス部を、ゲート電極５が充填するように形成されている。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】液晶装置等の電気光学装置において、画素スイッチング用ＴＦＴの光リーク電流の発生を低減し表示画像の高品質化を図る。
【解決手段】基板上に、走査線１１、走査線に交差するデータ線６、画素電極、第１及び第２の方向のうち一方の方向に沿ったチャネル長を有するチャネル領域３０ａ３、第２の方向に沿ったソース長を有するソース領域３０ａ１、第１の方向に沿ったドレイン長を有するドレイン領域３０ａ５、チャネル領域及びソース領域間に形成された第１の接合領域３０ａ２、並びにチャネル領域及びドレイン間に形成された第２の接合領域３０ａ４を有し、ドレイン領域で折れ曲がっている半導体層３０ａ、チャネル領域に対向する本体部３０ｂ１、折れ曲がった部分に沿って少なくとも第２の接合領域を包囲する包囲部３０ｂ２を有するゲート電極３０ｂと、包囲部から立ち上がり又は立ち下がっており、第２の接合領域を囲む側壁部３１とを備える。 （もっと読む）

【課題】
ベース電極とコレクタ半導体の電荷注入障壁の制御が可能である、高性能な縦型薄膜のトランジスタ素子および製造方法を提供する。
【解決手段】
基板１０上に、第一電極２０と、コレクタ半導体層３０と、ベース電極４０と、エミッタ半導体層３１と、第二電極２１とを順次積層するトランジスタ素子において、コレクタ半導体層とエミッタ半導体層の間にベース電極が存在するようにするとともに、コレクタ半導体層が金属酸化物よりなることを特徴とする。 （もっと読む）

【課題】本発明は、ＲＦデバイスの低抵抗化による高効率化と信頼性の向上を図ることが可能な化合物半導体装置とその製造方法を提供する。
【解決手段】化合物半導体基板に形成されたメサ２２と、メサ２２の壁面に形成された曲率表面を有する側壁１６と、メサ２２上に形成されるゲート電極と、ゲート電極と一体化され、側壁１６の表面に形成されるゲートメタル１８と、を備える。 （もっと読む）

【課題】 ジャンクションバリアショットキダイオード構造の特性を向上する。
【解決手段】 半導体装置の製造方法は、ｎ型の半導体基板にｐ型半導体領域をその上面の一部に露出するように形成するｐ型領域形成工程と、半導体基板の上面に露出するｎ型半導体領域にショットキ接触するショットキ電極を形成する第１電極形成工程と、半導体基板の上面に露出するｐ型半導体領域にオーミック接触するオーミック電極を形成する第２電極形成工程を備えている。オーミック電極は、ショットキ電極とは異なる材料によって形成される。そして、第１電極形成工程は、第２電極形成工程よりも先に実施される。 （もっと読む）

【課題】２層の電極構造の絶縁膜の厚み分の段差に基づく固着不良を回避したディスクリート型バイポーラトランジスタを提供する。
【解決手段】１層目のエミッタ電極７の上下に設けられるエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２を非重畳とし、１つのエミッタ電極７についてエミッタコンタクトホールＣＨ２とエミッタスルーホールＴＨ２互いに離間して複数配置する。これにより、２層目のエミッタ電極１７表面では、最大でも、膜厚が厚い絶縁膜に設けられたエミッタスルーホールＴＨ２の段差の影響しか及ばず、２層目の電極表面の平坦性が向上する。これにより金属プレートの固着不良を回避できる。 （もっと読む）

【課題】表面平坦性に優れ、半導体基体との界面における組成の均一性に優れ、ショットキー接合層との十分に高い密着性が得られるオーミック接合層を備える半導体装置を提供する。
【解決手段】ｎ型のＳｉＣ半導体基体１と、ＳｉＣ半導体基体１の一方の主表面１ｂとオーミック接触するカソード電極５と、ＳｉＣ半導体基体１の他方の主表面１ａに形成されたｐ型ＳｉＣからなる第一半導体領域６ａと、他方の主表面１ａに形成されたｎ型ＳｉＣからなる第二半導体領域６ｂと、第一半導体領域１ａにオーミック接触するオーミック接合層７と、第二半導体領域６ｂにショットキー接触するショットキー接合層８とを備え、オーミック接合層７の二乗平均粗さが、２０ｎｍ以下である半導体装置とする。 （もっと読む）

【課題】寄生抵抗が大きい場合においても、フィン構造を有する電界効果トランジスタのゲインを向上させる。
【解決手段】複数のフィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９が互いに並行に配置し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８にそれぞれ跨るようにしてゲート電極Ｇ１１、Ｇ１２をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面にそれぞれ形成し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８にそれぞれ跨るようにしてゲート電極Ｇ１１、Ｇ１２に並列されたゲート電極Ｇ１３、Ｇ１４をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面にそれぞれ形成し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８に跨るようにしてゲート電極Ｇ１３、Ｇ１４に並列されたゲート電極Ｇ１５をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面に形成する。 （もっと読む）

【課題】サイズを縮小するとともに、オン抵抗を低くしながらオフ耐圧を高く保つことができる半導体装置と、その製造方法を提供する。
【解決手段】半導体基板１の領域には、ゲート電極４を挟んで一方にソース電極７およびＬＤＤ領域５ｂが形成され、他方にドレイン電極６およびＬＤＤ層５ａが形成されている。半導体基板１の表面から所定の深さＤ１にわたり形成されたＬＤＤ層５ａには、ＬＤＤ層５ａの表面を除いてＬＤＤ層５ａに取り囲まれるとともに、ＬＤＤ層５ａの表面から深さＤ３にわたりｐ型拡散層１０が形成されている。ＬＤＤ層５ａには、ｐ型拡散層１０の直下の領域においてＬＤＤ層５ａの底からさらに深い領域に向かって突出するように深さＤ２にわたり突出部５５が形成されている。 （もっと読む）

【課題】本発明は、微細な寸法においてＢｏｔｔｏｍゲートおよびＵｐｐｅｒゲートを位置精度良く形成することが可能な半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明の一実施形態による半導体装置の製造方法は、Ｓｉ５上にパッド酸化膜８とＳｉＮ膜９とを順に形成し、ＳｉＮ膜９の表面からＳＯＩ基板のＳｉＯ₂２の所定の位置までエッチングすることによって溝を形成し、少なくとも溝の底面、側面を覆うように保護膜１１を形成し、溝の底面上にＢｏｔｔｏｍゲート電極３を形成し、Ｂｏｔｔｏｍゲート電極３に覆われない溝の側面に形成された保護膜１１を除去し、その際にＢｏｔｔｏｍゲート電極３上にのみダメージを残し、ＳＯＩ基板のＳｉ５からエピタキシャル成長させたＳｉを用いてＢｏｔｔｏｍゲート電極３上にＢｏｔｔｏｍゲート酸化膜４を形成することを特徴とする。 （もっと読む）

【課題】ゲート電極破壊が起こらず、高電圧で安定して動作し、かつリーク電流を低減することができるヘテロ接合電界効果トランジスタを提供すること。
【解決手段】基板１の表面上にチャネル層２および障壁層３がこの順で積層された半導体層Ｓと、半導体層Ｓ上のトランジスタ領域１１に形成されたトランジスタ部１１Ａおよびホール抜き領域１２に形成されたホール抜き部１２Ａと、トランジスタ領域１１とホール抜き領域１２との間の半導体層Ｓの一部を選択除去して設けられた絶縁部１０とを備え、ホール抜き部１２Ａにおけるホール抜き電極８と第２ドレイン電極９の間でアバランシェ降伏が生じるように、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、トランジスタ部１１Ａのゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタ。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】複数のワイヤーでボンディングを行う半導体装置において、ワイヤーボンディング不良を容易かつ確実に検出する。
【解決手段】半導体装置３０１は、半導体層２と、半導体層２に電気的に接続された複数のパッド１７Ａ、１７Ｂと、複数のパッド１７Ａ、１７Ｂのそれぞれに少なくとも１つずつ接続されたワイヤー５０ｓとを備え、複数のパッド１７Ａ、１７Ｂは、ワイヤー５０ｓを介して、外部と接続される同一の端子４０に接続されている。 （もっと読む）

【課題】マルチエミッタ横型ＩＧＢＴでは、中央部のゲートは外周部に比べてコレクタからの距離が遠く、ホールの到達率が小さく、オン電圧の低減が困難であった。
【解決手段】コレクタとエミッタ間の距離をＬ_ＣＥ、少数キャリアの拡散係数をＤとするとき、ライフタイムτの条件式を、 τ＞Ｌ_ＣＥ^２／（５．２９×Ｄ） とするとともに、コレクタ層の表面濃度を５×１０^１７／ｃｍ^３以下とした。
【効果】インバータＩＣに必要なターンオフの高速性を損なうことなく、ｐコレクタから注入されたホールが全てのエミッタｎ＋層からの電流経路に沿ってｐチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。 （もっと読む）