【課題】後続の工程に伴う埋め込みゲートの酸化を防止し、ビットラインコンタクト及びストレージノードコンタクトと基板との間のコンタクト面積を増加させ、コンタクト抵抗を低減し、ビットラインコンタクト及びストレージノードコンタクトと埋め込みゲートとの間のＧＩＤＬを低減し、自己整合コンタクト不良を防止することのできる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板の全面にプラグ導電膜を形成するステップと、前記プラグ導電膜をエッチングしてランディングプラグを形成するステップと、前記ランディングプラグ間の基板をエッチングしてトレンチを形成するステップと、前記トレンチの表面上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記トレンチの一部を埋め込む埋め込みゲートを形成するステップと、を含むことを特徴とする。 （もっと読む）

【課題】内蔵ダイオードを有するトレンチＭＯＳＦＥＴのしきい値電圧を向上させると共に、ドレインリーク電流の発生を低減させる。
【解決手段】内蔵ダイオードを有するトレンチＭＯＳＦＥＴにおいて、コンタクトトレンチ２３の下部におけるＰ⁻型チャネル領域４の厚さを２００ｎｍ以下とし、バリアメタル９とＰ⁻型チャネル領域４をショットキー接合させてショットキーバリアダイオードを備えることにより、しきい値電圧を向上させ、ドレインリーク電流の発生を低減させることができる。 （もっと読む）

【課題】 移動度にバラツキの少ない電界効果トランジスタを提供する。
【解決手段】 塗布プロセスにより形成される半導体層を持つ電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極が、ゲート絶縁膜の凹部に配置されていることを特徴とする電界効果トランジスタ。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】ラッチアップの発生を防止することができる電力用半導体装置を提供する。
【解決手段】半導体層は、第１導電型の第１の層８と、第２導電型の第２の層と、第３の層とを有する。第３の層は、第１導電型の第１の領域と、第２導電型の第２の領域とを有する。第２の電極１１は、第１および第２の領域の各々と接触している。半導体層の第１の電極１２に面する面と反対の面上にトレンチが形成されている。ゲート電極ＥＶはゲート絶縁膜９を介してトレンチに埋め込まれている。ゲート電極ＥＶは、第１の領域および第２の層を貫通して第１の層８に侵入する第１の部分１と、第２の領域および第２の層を貫通して第１の層８に侵入する第２の部分１３とを含む。第１の部分１が第１の層８に侵入する深さに比して、第２の部分１３が第１の層８に深く侵入している。 （もっと読む）

【課題】温度変化による半導体基板および金属層の熱膨張係数の差に起因して半導体基板にクラックが生じることを防止する。
【解決手段】半導体基板１１上に、Ｐ型拡散層１２の外周縁とＮ型半導体との境界を覆うように絶縁体被膜２０をリング状に形成し、絶縁体被膜２０の内側の半導体基板１１表面に接触金属層１５を積層し、接触金属層１５および絶縁体被膜２０の表面を覆うようにクッション用電極層１６および引き出し電極層１７を形成する。絶縁体被膜２０は二酸化珪素被膜１３と二酸化珪素被膜１３よりもエッチングレートの小さい窒化被膜１４とからなり、二酸化珪素被膜１３に、窒化被膜１４の内周から内側に張り出すように張り出し部１３ａが形成されている。引き出し電極層１７（例えばＮｉ）はクッション用電極層１６（例えばＡｌ）よりも表面処理液に対するエッチングレートが小さい。 （もっと読む）

【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。 （もっと読む）

【課題】縦型トランジスタにおいて、柱状半導体層上部のシリサイドの細線効果を低減すること、また、シリサイドと上部拡散層間の界面抵抗を低減することによりトランジスタ特性を改善すること、またコンタクトとゲート間のショートが発生しない構造を実現すること。
【解決手段】柱状半導体層と、前記柱状半導体層の底部に形成される第1のドレイン又はソース領域と、該柱状半導体層の側壁を包囲するように第１の絶縁膜を介して形成されるゲート電極と、前記柱状半導体層上面上部に形成されるエピタキシャル半導体層とを含み、前記第２のソース又はドレイン領域が少なくとも前記エピタキシャル半導体層に形成され、前記第２のソース又はドレイン領域の上面の面積は、前記柱状半導体層の上面の面積よりも大きいことを特徴とするＭＯＳトランジスタ。 （もっと読む）

【課題】ゲート−ドレイン間寄生容量を低減できる半導体装置の面積を低減し、工程数を削減する。
【解決手段】トランジスタ領域では、ソース配線層とゲート電極がトレンチ内に埋め込まれている。ソース引き出し領域は、トランジスタ領域の隣またはトランジスタ領域内に設けられ、ソース配線層がトレンチの上端よりも上に突出するように形成される。このソース配線層は、トレンチの直上で、トランジスタ領域に形成されたソース電極と接続される。ゲート引き出し領域は、ソース引き出し領域の外側に設けられ、ゲート電極とゲート配線層とが接続される。ゲート電極は、ポリシリコン膜を成膜した後、レジストパターンを形成することなくエッチバックすることにより形成される。このとき、ソース配線層のトレンチの上端よりも上に突出した部分の側壁には、ポリシリコン膜がサイドウォール状に残る。 （もっと読む）

【課題】ＦＩＮＦＥＴを備えた半導体装置の特性を向上させる。
【解決手段】ＦＩＮＦＥＴは、シリコン基板１上にアーチ形状に配置された単結晶シリコンからなるチャネル層３と、チャネル層３の外側の一部において、フロントゲート絶縁膜ＩＧ１を介して形成されたフロントゲート電極ＥＧ１と、バックゲート絶縁膜ＩＧ２を介して、チャネル層の内側を埋め込むようにして形成されたバックゲート電極ＥＧ２とを有する。アーチ形状の内部に配置されているバックゲート電極ＥＧ２は、フロントゲートＥＧ１をくぐるようにして配置されている。 （もっと読む）

【課題】ソース電極の接続に際し、余分な引き回しが無く、構造が簡単であり、接地インダクタンスを有効に低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供する。
【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向の窒化物系化合物半導体層１２上に配置されたゲート端子電極ＧＬ１、ＧＬ２およびドレイン端子電極ＤＬ１、ＤＬ２と、ゲート電極２４，ソース電極２０およびドレイン電極２２が延伸する他方の方向の基板１０の端面に配置され、ソース電極２０と接続された端面電極ＳＣとを備える。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】生産性に優れたフレキシブル半導体装置を提供する。
【解決手段】可撓性を有するフレキシブル半導体装置１００であり、樹脂フィルム３０と、樹脂フィルム３０の上に形成された金属層１０とを備え、金属層１０は、絶縁壁５１によって分断され、且つ、絶縁壁５１の一端５３は樹脂フィルム３０に接しており、絶縁壁５１によって金属層１０から、ゲート電極１０ｇ、ソース電極１０ｓおよびドレイン電極１０ｄが形成されている。ゲート電極１０ｇの上には、絶縁壁５１に接するゲート絶縁膜２２が形成されており、ゲート絶縁膜２２の上には半導体層２０が形成されている。 （もっと読む）

【課題】アニール時の酸化剤の拡散によるゲート電極の酸化を抑制する。
【解決手段】半導体基板の活性領域にゲートトレンチを形成する工程と、前記半導体基板の活性領域上及びゲートトレンチ内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の前記ゲートトレンチの開口縁近傍における窒素濃度が、前記ゲートトレンチの底部近傍における窒素濃度よりも高濃度となるように、プラズマ窒化処理によって前記ゲート絶縁膜に窒素を導入する窒化工程と、前記ゲートトレンチを埋めて前記ゲート絶縁膜を覆うようにゲート電極層を積層してから、前記ゲート電極層をエッチングによりパターニングしてゲート電極を形成するゲート電極形成工程と、前記ゲート電極層のエッチングによって露出した前記活性領域をアニールするアニール工程と、を具備してなることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】高アバランシェ耐量且つ低オン抵抗の半導体装置を提供する。
【解決手段】第１導電型の半導体層２１、２２と、半導体層２２の第１の主面側に設けられた第２導電型のベース層２３と、ベース層２３上に設けられた第１導電型のソース層２４と、ソース層２４の表面上に設けられた第１の主電極１１と、半導体層２１の第２の主面に設けられた第２の主電極１２と、セル領域で半導体層２２に達して設けられたトレンチゲートと、終端領域におけるベース層２３中に設けられると共に表面の一部が第１の主電極１１と接し、ベース層２３よりも第２導電型不純物濃度が高い終端キャリア排出層２５ｂと、セル領域におけるソース層２４の下のベース層２３中に設けられ、端部が終端領域で終端キャリア排出層２５ｂに接続され、ベース層２３よりも第２導電型不純物濃度が高いセルキャリア排出層２５ａとを備えている。 （もっと読む）

【課題】オン状態にすることが容易な半導体装置を提供する。
【解決手段】半導体チップ１０にＮ型ドリフト層１、Ｐ型ベース層２、Ｎ型エミッタ層３、Ｎ型バッファ層４、Ｐ型コレクタ層６、Ｎ型コンタクト層７が形成され、半導体チップ１０上にＰ型ベース層２及びＮ型エミッタ層３に接続されたエミッタ電極１１が設けられ、半導体チップ１０内にＮ型エミッタ層３及びＰ型ベース層２を貫きＮ型ドリフト層１内に進入したトレンチゲート電極１４が埋設され、半導体チップ１０とトレンチゲート電極１４との間にゲート絶縁膜１３が形成され、半導体チップ１０の下面上にＰ型コレクタ層６及びＮ型コンタクト層７に接続されたコレクタ電極１５が設けられたアノードショート型の半導体装置１０１において、Ｎ型バッファ層１とＰ型コレクタ層６及びＮ型コンタクト層７との間に、抵抗率がＮ型バッファ層４の抵抗率よりも高いＮ型高抵抗層５を設ける。 （もっと読む）

【課題】 特性バラツキを低減させるとともに、半導体装置の歩留まりを向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】 主面がオフ角θを有するｎ⁺型ＳｉＣ基板１上に、ｎ^-型ＳｉＣ層２、ｐ⁺型ＳｉＣ層３が順次形成され、素子周辺にガードリング６が形成されると共に、ｐ⁺型ＳｉＣ層３上に、複数のオーミック電極４ａが設けられている。このオーミック電極４ａの中から所望のオーミック電極を選択し、ＰＩＮダイオードの一方の電極とする。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

本発明に係るデバイスは、半導体ナノワイヤ（１）と金属接触（５）との間の半導体金属接合によって形成されたショットキー障壁を備える。前記金属接触（５）は、その長さに沿って各ナノワイヤ（１）の周辺領域を少なくとも部分的に囲む。前記ナノワイヤ（２）は、前記半導体金属接合の一部である低濃度ドープ領域を備える。この低濃度ドープ領域は、ナノワイヤセグメント、ナノワイヤの全体又は高濃度ドープナノワイヤコア（３）を備えたコアシェル構造によって形成され、前記低濃度ドープ領域は、シェル（４）に含まれる。前記デバイスは、本発明に係る方法を用いて製造され、かかる方法は、２つの異なる成長モードを使用し、第１のステップは、前記半導体金属接合の形成用の適切なテンプレートを与えながら基板（２）から軸方向に成長させることを備え、第２のステップは、前記低濃度ドープ領域においてドーピングレベルを制御可能に放射状に成長させることを備える。 （もっと読む）