【課題】高周波数動作が可能で、ゲートリーク電流や電流コラプスを抑制できる窒化物半導体装置を提供する。
【解決手段】ソース電極５とドレイン電極６との間の電子供給層４上に、電子供給層とショットキー接触する浮遊電極８を配置し、この浮遊電極上に絶縁膜９を介してゲート電極７を配置する。さらに、ソース電極とドレイン電極との間の電子供給層表面を珪素膜１１で被覆する。 （もっと読む）

【課題】ゲート抵抗の増大を抑制しつつ、外部ウェルがトレンチゲート電極によってセル領域のウェルから分断されてしまうことを抑制する。
【解決手段】埋込ゲート電極１４０のうち平面視でゲートコンタクト領域１０２と重なる方向に延伸している埋込ゲート電極１４２は、ゲート電極３１０と重ならないように、ゲート電極３１０の手前までしか延伸していない。また埋込ゲート電極１４２の相互間に位置するソースコンタクトは、図中上下方向において、埋込ゲート電極１４２よりも短く形成されている。そして埋込ゲート電極１４２のうちゲート電極３１０側の端部は、ゲート電極３１０の手前に設けられた接続用埋込電極１４１によって互いに接続されている。接続用埋込電極１４１は、半導体装置の長辺と平行な方向に延伸している。接続用埋込電極１４１は、埋込ゲート電極１４２の隣に位置する埋込ゲート電極１４４には接続していない。 （もっと読む）

【課題】本発明は、ＳＢＤ、ＨＥＭＴ等のデバイスに逆方向電圧をかけたときの電極端部に生じる電界集中を緩和して電流コラプス、及び長期信頼性の問題を解決した半導体装置を提供する。
【解決手段】窒化物化合物半導体層を有する電子走行層１１と、前記電子走行層１１に形成された窒化物化合物半導体からなる電子供給層１２と、前記電子供給層１２上に形成された第１電極１３と、前記電子供給層１２上に前記第１電極１３と離間して形成された第２電極１４と、前記電子走行層１１および前記電子供給層１２を挟んで前記第１電極１３に対向して形成された、前記第１電極１３と同電位の第１導電体１４と、前記電子走行層１１および前記電子供給層１２を挟んで前記第２電極１４に対向して形成された、前記第２電極１４と同電位の第２導電体１６とを有する半導体装置１を提供する。 （もっと読む）

【課題】マルチゲート電界効果トランジスタにおいて、新規なゲート電極構造と製造方法を提供する。
【解決手段】マルチゲート電界効果トランジスタ１０２のゲート電極１００は、半導体基板１０４と、前記半導体基板上の誘電体層１０６と、前記誘電体層上のフィン１０８と、前記フィンの側面上のゲート絶縁膜であって、前記フィンの側面上に形成されるゲート絶縁膜と接する誘電体層の上面部分を除き、前記誘電体層の上面上には形成されないゲート絶縁膜１１０と、フィン上のゲート電極層１１２と、前記フィンを覆うように形成されるポリシリコン層１１４とを具備する。 （もっと読む）

【課題】デュアルゲート型トランジスタのゲートと、ソースまたはドレインの間の寄生容量を低減する。
【解決手段】第１の導電層を覆って設けられた第１の絶縁層と、第１の絶縁層上に設けられた第１の半導体層と、第１の半導体層上に、第１の半導体層を露出させて離間して設けられた第２の半導体層と、第２の半導体層上に設けられた不純物半導体層と、不純物半導体層上に、少なくとも一部が接するように設けられた第２の導電層と、第２の導電層上に設けられた第２の絶縁層と、第１の半導体層、第２の半導体層、不純物半導体層、第２の導電層、及び第２の絶縁層を覆って設けられた第３の絶縁層と、少なくとも、第３の絶縁層上に設けられた第３の導電層と、を有し、第３の導電層は、第１の半導体層の第２の半導体層と重畳していない部分と重畳し、且つ第２の導電層の一部とも重畳している構造とする。 （もっと読む）

【課題】低オン抵抗と高破壊耐量との両立が可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１の主電極と、第１の半導体層と、第１導電形ベース層と、第２導電形ベース層と、第１導電形の第２の半導体層と、第２導電形の埋め込み層と、埋め込み電極と、ゲート絶縁膜と、ゲート電極と、第２の主電極とを備えた。埋め込み層は、第１導電形ベース層中に選択的に設けられた。埋め込み電極は、第２導電形ベース層を貫通して埋め込み層に達するトレンチの底部に設けられ、埋め込み層に接する。ゲート絶縁膜は、埋め込み電極より上のトレンチの側壁に設けられた。ゲート電極は、トレンチ内におけるゲート絶縁膜の内側に設けられた。第２の主電極は、第２の半導体層上に設けられ、第２の半導体層及び埋め込み電極と電気的に接続された。 （もっと読む）

【課題】イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、第１導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第１導電型の第１の半導体層と、第１の半導体層上にエピタキシャル成長により形成される第２導電型の第２の半導体層と、第２の半導体層上にエピタキシャル成長により形成され、第２の半導体層よりも高不純物濃度の第２導電型の第３の半導体層と、を備えている。さらに、第３の半導体層に形成され、少なくとも側面と底面との角部が第２の半導体層内にある凹部を備えている。また、第３の半導体層に接する第１の電極と、凹部の底面において、第２の半導体層と接し、第１の電極と接続される第２の電極と、半導体基板の下面に接する第３の電極と、を備えている。 （もっと読む）

【課題】電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現する。
【解決手段】ゲート絶縁膜３０は、３−５族化合物半導体のチャネル層２０の第１面のゲート領域に形成される。ソースコンタクト層３４およびドレインコンタクト層３８は、チャネル層２０の第１面にゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成される。裏面絶縁膜５０は、チャネル層２０の第１面と反対側の第２面側に形成される。ソース下面電極５２は、裏面絶縁膜５０のチャネル層２０と反対の面側に、ソースコンタクト層３４と対向する領域に形成される。 （もっと読む）

【課題】より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題が解消されたトレンチゲートＭＩＳデバイスを提供すること。
【解決手段】トランジスタセルを含む活性領域と、トランジスタセルを含まないゲート金属領域と、ゲート金属層とを含み、半導体チップの表面のパターンに、活性領域からゲート金属領域に至るトレンチが形成されており、このトレンチが絶縁材料の層で裏打ちされた壁部を有し、導電性ゲート材料がトレンチ内に設けられており、導電性ゲート材料の上面が半導体チップの上面より下側に位置し、非導電層が活性領域及びゲート金属領域の上に位置し、ゲート金属領域におけるトレンチの一部の上側の非導電層に開口が形成されており、ゲート金属がトレンチ内の接触領域のゲート材料と接触するように、開口が前記ゲート金属で満たされているトレンチゲートＭＩＳデバイス。 （もっと読む）

【課題】リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置を提供する。
【解決手段】ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造とする。このような構造では、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層を形成しながらも、その反転層がｎ^-型ドリフト層２とｎ⁺型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。この第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させる。 （もっと読む）

【課題】炭化珪素ＭＯＳＦＥＴにおいて、炭化珪素層とゲート絶縁膜との界面に発生する界面準位を十分に低減できず、キャリアの移動度が低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、炭化珪素層を有し炭化珪素層上にゲート絶縁膜を形成した基板を炉の中に導入する基板導入工程と、基板を導入した炉を加熱して一酸化窒素と窒素とを導入する加熱工程とを備え、加熱工程は、窒素を反応させてゲート絶縁膜と炭化珪素層との界面を窒化する。 （もっと読む）

【課題】トレンチゲート構成のパワートランジスタを有する半導体装置のオン抵抗を低減する。
【解決手段】トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱにおいて、ソース用の半導体領域３の上面の層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（溝１６の外周の位置Ｐ２）との間の長さをａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さ（位置Ｐ１から溝５ａの外周の位置Ｐ３までの長さ）をｂとすると、０≦ｂ≦ａとする。これにより、ソースパッドＳＰとソース用の半導体領域３の上面との接触面積が増大する上、ソースパッドＳＰとチャネル形成用の半導体領域４との距離を短くすることができるので、トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱのオン抵抗を下げることができる。 （もっと読む）

【課題】上部拡散層が平面積の狭いものであっても、上部拡散層および上部拡散層上に設けられた配線とのコンタクト抵抗を大きくすることなく、上部拡散層と配線とを接続できる半導体装置を提供する。
【解決手段】柱状半導体５と、柱状半導体５上に形成された上部拡散層１５と、上部拡散層１５上に形成された接続プラグ２４とを備え、上部拡散層１５が、平面視島状の複数の島状部を有するものであり、接続プラグ２４が、導電材料からなり、前記複数の島状部から選ばれる第１島状部と前記第１島状部に隣接する第２島状部との間の隙間を跨って、前記第１島状部の上面の少なくとも一部から前記第２島状部の上面の少なくとも一部まで連続して配置されている半導体装置とする。 （もっと読む）

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。 （もっと読む）

【課題】異なるチャネル長のトランジスタを有し、かつ、コンタクト抵抗の増加およびオン電流の減少を防止できる半導体装置の提供。
【解決手段】ピラートランジスタＴｒ１と、前記ピラートランジスタＴｒ１の下部拡散層７ａへ信号または電源を供給するとともに、ポリシリコン層１０ａからの固相拡散し、下部拡散層７ａを形成することにより、前記ピラートランジスタＴｒ１のチャネル長ｄ１を厚みにより制御する前記ポリシリコン層１０ａと、を具備してなることを特徴とする。 （もっと読む）

【課題】オフセット構造の薄膜トランジスタを提供する。
【解決手段】ゲート電極と、それぞれゲート電極と一部重畳する第１活性領域及び第２活性領域を備える活性層と、ゲート電極と活性層との間のゲート絶縁膜と、第１活性領域とそれぞれ電気的に連結された第１ソース/ドレイン電極及び第２ソース/ドレイン電極、第２活性領域とそれぞれ電気的に連結された第３ソース/ドレイン電極及び第４ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるが、第１ソース/ドレイン電極ないし第４ソース/ドレイン電極のいずれか二つは、ゲート電極と一部重畳し、他の二つは、ゲート電極とオフセットされており、ソース/ドレイン電極の配置は、ソース/ドレイン電極層の中心に対称である薄膜トランジスタである。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】低いチャネル抵抗を具現し、電界効果移動度が高くなる効果がある二重ゲートトランジスタを含む半導体装置及びその製造方法を提供する。
【解決手段】本発明による半導体装置は、下部ゲート電極と、前記下部ゲート電極上の上部ゲート電極と、前記下部ゲート電極と前記上部ゲート電極の間に介在され、前記下部ゲート電極と前記上部ゲート電極を連結するコンタクトプラグと、前記上部ゲート電極と同一の高さに前記上部ゲート電極から離隔して形成された機能電極と、を含む。本発明によれば、電界効果移動度が高い二重ゲートトランジスタを半導体装置に適用させることによって、半導体装置の特性を改善することができる。特に、本発明によれば、別途のマスク工程や蒸着工程を追加する必要がないので、工程コストの上昇や収率減少をもたらすことなく、大面積・高画質の半導体装置を大量生産することができる。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）