オフセット構造の薄膜トランジスタ
【課題】オフセット構造の薄膜トランジスタを提供する。
【解決手段】ゲート電極と、それぞれゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、ゲート電極と活性層との間のゲート絶縁膜と、第1活性領域とそれぞれ電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、第2活性領域とそれぞれ電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるが、第1ソース/ドレイン電極ないし第4ソース/ドレイン電極のいずれか二つは、ゲート電極と一部重畳し、他の二つは、ゲート電極とオフセットされており、ソース/ドレイン電極の配置は、ソース/ドレイン電極層の中心に対称である薄膜トランジスタである。
【解決手段】ゲート電極と、それぞれゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、ゲート電極と活性層との間のゲート絶縁膜と、第1活性領域とそれぞれ電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、第2活性領域とそれぞれ電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるが、第1ソース/ドレイン電極ないし第4ソース/ドレイン電極のいずれか二つは、ゲート電極と一部重畳し、他の二つは、ゲート電極とオフセットされており、ソース/ドレイン電極の配置は、ソース/ドレイン電極層の中心に対称である薄膜トランジスタである。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜トランジスタに係り、さらに詳細には、オフセット構造を有する高電圧用薄膜トランジスタに関する。
【背景技術】
【0002】
薄膜トランジスタ(Thin Film Transistor:TFT)は、絶縁性支持基板上に半導体薄膜を利用して作った特別な種類の電界効果トランジスタである。TFTは、電界効果トランジスタと同様に、ゲート、ドレイン、ソースの3端子を有する素子であり、最も主な機能は、スイッチング動作である。ゲートに印加する電圧を調節して、ソースとドレインとの間に流れる電流をオンまたはオフ状態にして、スイッチング動作を行う。
【0003】
高電圧TFTは、ドレインに高電圧が印加されるTFTである。高電圧に耐えるために、TFTにオフセット構造が採用される。従来のオフセット構造は、ソースとドレインとの間に高い抵抗を有するオフセット領域を有する。ソースとドレインとの間に印加される高電圧のほとんどは、高抵抗のオフセット領域にかかって、高電界がチャネル層に形成されることを防止し、TFTが十分に低いオフ電流Ioffを維持可能にする。
【0004】
しかし、前記オフセット構造の高電圧TFTは、高電圧駆動によるバイアスストレスを減少させる目的として、抵抗の大きいオフセット領域を人為的に導入した構造であるため、必然的にオン電流Ionが減少する。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、従来のオフセット構造の高電圧TFTでオン電流Ionが減少する問題を解決して、オフセット構造の高電圧用TFTの長所である十分に低いオフ電流Ioffと共に、十分に高いオン電流が同時に確保されたTFT構造を提供することである。
【課題を解決するための手段】
【0006】
前記課題を達成するために、本発明の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0007】
ここで、前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称的である。
この時、前記ゲート電極は、相互平行な第1ゲート電極及び第2ゲート電極で形成されうる。
【0008】
一方、前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第1活性領域と絶縁された第1オフセット電極、及び前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第2活性領域から絶縁された第2オフセット電極をさらに備えうる。
【0009】
本発明の他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域及び第3活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、及び前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0010】
ここで、前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【0011】
本発明のさらに他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域、第3活性領域及び第4活性領域を備える活性層と、前記ゲート電極と前記活性層間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極、及び前記第4活性領域と電気的に連結された第7ソース/ドレイン電極及び第8ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0012】
ここで、前記第3ソース/ドレイン電極ないし前記第6ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【0013】
本発明のさらに他の一側面によって、相互平行な第1ゲート電極及び第2ゲート電極を備えるゲート電極と、前記第1ゲート電極及び前記第2ゲート電極とそれぞれ一部重畳する活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記活性層と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0014】
ここで、前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極と一部重畳する。前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
この時、前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えうる。
【発明の効果】
【0015】
本発明のTFTは、ゲート電極に対してオフセットされたソース/ドレイン電極及びゲート電極と一部重畳するソース/ドレイン電極をいずれも含むことによって、オフ電流を減少させ、オン電流を増加させると同時に、ゲート電極及びソース/ドレイン電極の配置を全体的に左右対称にすることによって、印加電圧に対称的な電流の特性を有するTFTを提供できる。
【図面の簡単な説明】
【0016】
【図1A】本発明の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図1B】図1AのI−I線に沿って切り取ったTFTの断面図である。
【図1C】図1AのII−II線に沿って切り取ったTFTの断面図である。
【図2A】本発明の他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図2B】図2AのI−I線に沿って切り取ったTFTの断面図である。
【図2C】図2AのII−II線に沿って切り取ったTFTの断面図である。
【図3A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図3B】図3AのI−I線に沿って切り取ったTFTの断面図である。
【図3C】図3AのII−II線に沿って切り取ったTFTの断面図である。
【図3D】図3AのIII−III線に沿って切り取ったTFTの断面図である。
【図4A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図4B】図4AのI−I線に沿って切り取ったTFTの断面図である。
【図4C】図4AのII−II線に沿って切り取ったTFTの断面図である。
【図5A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図5B】図5AのI−I線に沿って切り取ったTFTの断面図である。
【図5C】図5AのII−II線に沿って切り取ったTFTの断面図である。
【図6A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図6B】図6AのI−I線に沿って切り取ったTFTの断面図である。
【図7A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図7B】図7AのI−I線に沿って切り取ったTFTの断面図である。
【図8】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図9】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図10】本発明の一実施例及び比較例によるTFTのゲート電圧Vgに対するチャネル電流Idsの特性をシミュレーションして比較したグラフである。
【発明を実施するための形態】
【0017】
以下、添付した図面を参照して、本発明の望ましい実施例を詳細に説明する。しかし、本発明は、ここで説明される実施例に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施例は、開示された内容が徹底的かつ完全になるように、そして、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張された。明細書全体にわたって、同じ参照番号は、同じ構成要素を表す。
【0018】
本明細書で、ソース電極とドレイン電極とを区別せず、ソース/ドレイン電極と表す。ディスプレイ素子の場合に、薄膜トランジスタ(TFT:Thin Film Transistor)の動作で印加される電圧によって、いずれか一つの電極がソース電極となってもよく、ドレイン電極となってもよいためである。
【0019】
また、本明細書で、オフセット領域は、ソース/ドレイン電極とゲート電極とが離隔している所のチャネル領域であって、ゲート電極と重畳されず、ゲート電圧によって直接的にチャネル領域の抵抗が減少せず、ソース/ドレイン電極より高抵抗を維持する部分を意味する。一方、本明細書で、重畳領域は、ソース/ドレイン電極とゲート電極とが重畳された領域を意味する。
【0020】
図1Aは、本発明の一実施例によるオフセット構造を有するTFTを説明するための活性領域100のレイアウト図である。図1Bは、図1AのI−I線に沿って切り取ったTFTの断面図である。図1Cは、図1AのII−II線に沿って切り取ったTFTの断面図である。
【0021】
図1A、図1B及び図1Cを参照して、TFTの垂直構造を説明すれば、基板111上にゲート電極121が形成されており、ゲート電極121上にゲート絶縁膜123が形成されている。ゲート絶縁膜123上に活性層125が形成されており、活性層125上にソース/ドレイン電極133a,133bが形成されている。活性層125とソース/ドレイン電極133a,133bとの間には、オーミックコンタクト層131が形成されている。基板111は、ガラス、石英、プラスチック材質が使われ、シリコン、セラミックまたは金属のような他の材質も使われうる。ゲート電極121は、導電性物質で形成でき、例えば、Au、Ag、Cu、Ni、Pt、Pd、Al、Mo、Q、Tiまたはこれらの合金で形成されうるが、これに限定されない。ゲート絶縁膜123は、シリコン酸化膜、シリコン窒化膜のような絶縁膜で形成できる。活性層125の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体で形成されうる。ソース/ドレイン電極133a,133bは、ゲート電極と同様に、導電性物質で形成され、例えば、Au、Ag、Cu、Ni、Pt、Pd、Al、Mo、Q、Tiまたはこれらの合金を含んで多様な材料で形成されうる。オーミックコンタクト層131は、ソース/ドレイン電極133a,133bと活性層125との間のオーミックコンタクトを形成するための層であって、例えば、高濃度にドーピングされた非晶質シリコン層で形成できる。
【0022】
図1Aに示したように、活性領域100を斜め対称(diagonally symmetrical)である第1活性領域100Aと第2活性領域100Bとに任意に区分できる。
第1活性領域100Aでは、図1Bに示したように、第1ソース/ドレイン電極133aは、ゲート電極121の一部と重畳し、第2ソース/ドレイン電極133bは、ゲート電極121とd1ほど離隔して位置する。
【0023】
第1活性領域100Aの活性層125には、第1ソース/ドレイン電極133a下の第1ソース/ドレイン領域125a、第2ソース/ドレイン電極133b下の第2ソース/ドレイン領域125b、及びこれら間の第1チャネル領域125ch_1が存在する。第1チャネル領域125ch_1は、ゲート電極121と第2ソース/ドレイン電極133bとの間のオフセット領域(図示せず)を備える。
【0024】
第2活性領域100Bでは、図1Cに示したように、第3ソース/ドレイン電極133cは、ゲート電極121とd1ほど離隔しており、第4ソース/ドレイン電極133dは、ゲート電極121と一部重畳する。
【0025】
第2活性領域100Bの活性層125には、第3ソース/ドレイン電極133c下の第3ソース/ドレイン領域125c、第4ソース/ドレイン電極133d下の第4ソース/ドレイン領域125d、及びこれら間の第2チャネル領域125ch_2が存在する。第2チャネル領域125ch_2は、第3ソース/ドレイン電極133cとゲート電極121との間のオフセット領域(図示せず)を備える。
【0026】
第1活性領域100Aの第1ソース/ドレイン電極133a及び第2ソース/ドレイン電極133bの配置は、第2活性領域100Bの第3ソース/ドレイン電極133c及び第4ソース/ドレイン電極133dの配置と斜め対称(diagonally symmetrical)である。
【0027】
第1活性領域100Aの第1ソース/ドレイン電極133aと第2活性領域100Bの第3ソース/ドレイン電極133cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域100Aの第2ソース/ドレイン電極133bと第2活性領域100Bの第4ソース/ドレイン電極133dとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0028】
第1活性領域100Aで第2ソース/ドレイン電極133bに高電圧が印加されれば、第1ソース/ドレイン領域125aから第1チャネル領域125ch_1を通過して第2ソース/ドレイン領域125bに電流が流れる。この時、第1チャネル領域125ch_1内のオフセット領域は、高電界がチャネル領域125ch_1にかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域125aは、ゲート電極121と重畳されて、オン電流を向上させうる。
【0029】
一方、電圧の印加方向が変わって、第1活性領域100Aで第1ソース/ドレイン電極133aに同じ電圧が印加されれば、第2ソース/ドレイン領域125bから第1チャネル領域125ch_1を通過して第1ソース/ドレイン領域125aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域125aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極133bに高電圧が印加された場合と異なるので、第1チャネル領域125ch_1に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0030】
すなわち、第1活性領域100Aのみを考慮すれば、同じ大きさの電圧が第1ソース/ドレイン電極133aに印加される場合、及び第2ソース/ドレイン電極133bに印加される場合に、電圧が印加される電極に対するチャネル領域125ch_1内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わり、結果的に、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的ではない。電流が非対称的ならば、階調表現のエラーが発生し、これにより、ディスプレイの不良が発生する問題がある。
【0031】
次に、第1活性領域100Aと第2活性領域100Bとを備える活性領域100全体を考慮する。第2活性領域100Bのレイアウトは、第1活性領域100Aのレイアウトと上下左右が対称である。したがって、第1活性領域100Aの第2ソース/ドレイン電極133bに高電圧がかかる場合、第1活性領域100Aを流れる電流は、第2活性領域100Bの第3ソース/ドレイン電極133cに同じ電圧がかかる場合、第2活性領域100Bを流れる電流と大きさが同じである。また、第1活性領域100Aの第1ソース/ドレイン電極133aに高電圧がかかる場合、第1活性領域100Aを流れる電流は、第2活性領域100Bの第4ソース/ドレイン電極133dに同じ電圧がかかる場合、第2活性領域100Bを流れる電流と大きさが同じである。
【0032】
したがって、第1活性領域100Aの第2ソース/ドレイン電極133bと第2活性領域100Bの第4ソース/ドレイン電極133dとに高電圧が印加される場合の活性領域100全体を流れる電流の大きさは、第1活性領域100Aの第1ソース/ドレイン電極133aと第2活性領域100Bの第3ソース/ドレイン電極133cとに高電圧が印加される場合の活性領域100全体を流れる電流の大きさと同じである。すなわち、全体の活性領域100を流れる総電流で、電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であるので、印加電圧に対称的である。
【0033】
代わりに、第1活性領域100Aの電流の流れと第2活性領域100Bの電流の流れとが、互いに影響を受けないように、第1活性領域100Aと第2活性領域100Bとを相互絶縁させうる。第1活性領域100Aと第2活性領域100Bとの絶縁は、例えば、活性層125内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第1活性領域100Aと第2活性領域100Bとの形態は、変化しうる。
【0034】
代わりに、活性領域100内で、第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとが連結され、第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第1活性領域100Aと第2活性領域100Bとを絶縁すると同時に、ソース/ドレイン電極を活性領域200内で連結される。
【0035】
図2Aは、本発明の他の一実施例によるオフセット構造を有するTFTを説明するための活性領域200のレイアウト図である。図2Bは、図2AのI−I線に沿って切り取ったTFTの断面図である。図2Cは、図2AのII−II線に沿って切り取ったTFTの断面図である。本実施例の垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0036】
図2Aに示したように、活性領域200を、第1活性領域200A、第2活性領域200B及び第3活性領域200Cに任意に区分できる。
第1活性領域200Aと第3活性領域200Cとのレイアウトは、同一であり、第1活性領域200A、第2活性領域200B及び第3活性領域200Cのレイアウトは、それぞれ左右対称である。
【0037】
第1活性領域200Aでは、図2Bに示したように、ゲート電極221に相互対称である第1ソース/ドレイン電極233aと第2ソース/ドレイン電極233bとが、それぞれゲート電極221の一部と重畳している。
【0038】
第1活性領域200Aの活性層225には、第1ソース/ドレイン電極233a下の第1ソース/ドレイン領域225a、第2ソース/ドレイン電極233b下の第2ソース/ドレイン領域225b及びこれら間の第1チャネル領域225ch_1が存在する。
【0039】
第2活性領域200Bでは、図2Cに示したように、ゲート電極221に相互対称である第3ソース/ドレイン電極233cと第4ソース/ドレイン電極233dとが、それぞれゲート電極221とd2ほど離隔している。
【0040】
第2活性領域200Bの活性層225には、第3ソース/ドレイン電極233c下の第3ソース/ドレイン領域225c、第4ソース/ドレイン電極233d下の第4ソース/ドレイン領域225d及びこれら間の第2チャネル領域225ch_2が存在する。第2チャネル領域225ch_2は、第3ソース/ドレイン電極233cとゲート電極221との間のオフセット領域(図示せず)、及びゲート電極221と第4ソース/ドレイン電極233dとの間のオフセット領域(図示せず)を備える。
【0041】
第3活性領域200Cでは、図2Cに示したように、ゲート電極221に相互対称である第5ソース/ドレイン電極233eと第6ソース/ドレイン電極233fとが、それぞれゲート電極221の一部と重畳している。第3活性領域200Cのソース/ドレイン電極の配置は、第1活性領域200Aのソース/ドレイン配置と同一である。
【0042】
第3活性領域200Cの活性層225には、第5ソース/ドレイン電極233e下の第5ソース/ドレイン領域225e、第6ソース/ドレイン電極233f下の第6ソース/ドレイン領域225f及びこれら間の第3チャネル領域225ch_3が存在する。
【0043】
第1活性領域200Aの第1ソース/ドレイン電極233a、第2活性領域200Bの第3ソース/ドレイン電極233c及び第3活性領域200Cの第5ソース/ドレイン電極233eは、電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域200Aの第2ソース/ドレイン電極233b、第2活性領域200Bの第4ソース/ドレイン電極233d及び第3活性領域200Cの第6ソース/ドレイン電極233fは、電気的に連結されており、同じソースから同じ電圧が印加される。
【0044】
第1活性領域200Aで、第1ソース/ドレイン電極233a及び第2ソース/ドレイン電極233bがゲート電極221に相互対称であり、第2活性領域200Bで第3ソース/ドレイン電極233c及び第4ソース/ドレイン電極233dがゲート電極221に相互対称であり、第3活性領域200Cで、第5ソース/ドレイン電極233e及び第6ソース/ドレイン電極233fがゲート電極221に相互対称であるので、ソース/ドレイン電極233a〜233fに印加される電圧の方向が変わっても、活性領域200の全体を流れる電流は、対称性を有する。
【0045】
この時、第1活性領域200Aと第3活性領域200Cとでは、ソース/ドレイン領域225a,225b,225e,225fがゲート電極221の両側と重畳するので、第1活性領域200Aと第3活性領域200Cとは、オン電流を大きくするのに寄与する。第2活性領域200Bでは、ソース/ドレイン電極233c,233dが、ゲート電極221と離隔していて、第2チャネル領域225ch_2内にオフセット領域(図示せず)が存在するので、電圧印加に対してチャネル領域225ch_2に高電界がかかることを防止できる。したがって、活性領域200全体を考慮すれば、TFTの劣化を防止し、オフ電流特性を向上させうる。
【0046】
第1活性領域200A、第2活性領域200B及び第3活性領域200Cは、それぞれゲート電極221に対称であるので、全体の活性領域200を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの構造によって、本実施例の高電圧TFTは、電圧印加の方向に関係なく、同じ大きさの電圧印加に対して活性領域200を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【0047】
一方、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの電流の流れが相互影響を受けないように、第1活性領域200A、第2活性領域200B及び第3活性領域200Cを相互絶縁させうる。第1活性領域200A、第2活性領域200B及び第3活性領域200Cの絶縁は、例えば、活性層225内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの形態は、変化しうる。
【0048】
代わりに、活性領域200内で、第1ソース/ドレイン電極233a、第3ソース/ドレイン電極233c及び第5ソース/ドレイン電極233eが連結され、第2ソース/ドレイン電極233b、第4ソース/ドレイン電極233d及び第6ソース/ドレイン電極233dが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第1活性領域200A、第2活性領域200B及び第3活性領域200Cを絶縁すると同時に、ソース/ドレイン電極を活性領域200内で連結できる。
【0049】
図3Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域300のレイアウト図である。図3Bは、図3AのI−I線に沿って切り取ったTFTの断面図である。図3Cは、図3AのII−II線に沿って切り取ったTFTの断面図である。図3Dは、図3AのIII−III線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0050】
図3Aに示したように、活性領域300を、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dに区分しうる。
第1活性領域300A及び第4活性領域300Dのレイアウトは、相互同一であり、左右対称である。第2活性領域300B及び第3活性領域300Cのレイアウトは、相互左右対称である。
【0051】
第1活性領域300Aでは、図3Bに示したように、ゲート電極321に相互対称である第1ソース/ドレイン電極333aと第2ソース/ドレイン電極333bとが、それぞれゲート電極321の一部と重畳している。
【0052】
第1活性領域300Aの活性層325には、第1ソース/ドレイン電極333a下の第1ソース/ドレイン領域325a、第2ソース/ドレイン電極333b下の第2ソース/ドレイン領域325b及びこれら間の第1チャネル領域325ch_1が存在する。
【0053】
第2活性領域300Bでは、図3Cに示したように、第3ソース/ドレイン電極333cは、ゲート電極321の一部と重畳し、第4ソース/ドレイン電極333dは、ゲート電極321とd3ほど離隔して位置する。
【0054】
第2活性領域300Bの活性層325には、第3ソース/ドレイン電極333c下の第3ソース/ドレイン領域325c、第4ソース/ドレイン電極333d下の第4ソース/ドレイン領域325d及びこれら間の第2チャネル領域325ch_2が存在する。第2チャネル領域325ch_2は、ゲート電極321と第4ソース/ドレイン電極333dとの間のオフセット領域(図示せず)を備える。
【0055】
第3活性領域300Cでは、図3Dに示したように、第5ソース/ドレイン電極333eは、ゲート電極321とd3ほど離隔しており、第6ソース/ドレイン電極333fは、ゲート電極321と一部重畳する。
【0056】
第3活性領域300Cの活性層325には、第5ソース/ドレイン電極333e下の第5ソース/ドレイン領域325e、第6ソース/ドレイン電極333f下の第6ソース/ドレイン領域325f及びこれら間の第3チャネル領域325ch_3が存在する。第3チャネル領域325ch_3は、第5ソース/ドレイン電極333eとゲート電極321との間のオフセット領域(図示せず)を備える。
【0057】
第2活性領域300Bの第3ソース/ドレイン電極333c及び第4ソース/ドレイン電極333dの配置は、第3活性領域300Cの第5ソース/ドレイン電極333e及び第6ソース/ドレイン電極333fの配置と斜め対称(diagonally symmetrical)である。
【0058】
第4活性領域300Dでは、ゲート電極321に相互対称である第7ソース/ドレイン電極333gと第8ソース/ドレイン電極333hとが、それぞれゲート電極321の一部と重畳している。第4活性領域300Dの第7ソース/ドレイン電極333g及び第8ソース/ドレイン電極333hの配置は、第1活性領域300Aの第1ソース/ドレイン電極333a及び第2ソース/ドレイン電極333bの配置と同一である。
【0059】
第1活性領域300Aの第1ソース/ドレイン電極333a、第2活性領域300Bの第3ソース/ドレイン電極333c、第3活性領域300Cの第5ソース/ドレイン電極333e及び第4活性領域300Dの第7ソース/ドレイン電極333gは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域300Aの第2ソース/ドレイン電極333b、第2活性領域300Bの第4ソース/ドレイン電極333d、第3活性領域300Cの第6ソース/ドレイン電極333f及び第4活性領域300Dの第8ソース/ドレイン電極333hは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0060】
この時、第1活性領域300A及び第4活性領域300Dでは、ソース/ドレイン領域325a,325b,325g,325hがゲート電極321の両側と重畳するので、第1活性領域300A及び第4活性領域300Dは、オン電流を大きくするに寄与する。第2活性領域300Bでは、第4ソース/ドレイン電極333dがゲート電極321と離隔して、第2チャネル領域325ch_2内にオフセット領域(図示せず)が存在し、第3活性領域300Cでは、第5ソース/ドレイン電極333eがゲート電極321と離隔して、第3チャネル領域325ch_3内にオフセット領域(図示せず)が存在する。したがって、第2活性領域300B及び第3活性領域300Cは、オフセット領域(図示せず)の存在によって、第2チャネル領域325ch_2及び第3チャネル領域325ch_2に高電界がかかることを防止でき、活性領域300全体を考慮すれば、TFTの劣化を防止し、オフ電流特性の向上に寄与できる。
【0061】
第1活性領域300Aと第4活性領域300Dとが相互同一であり、左右対称であり、第2活性領域300B及び第3活性領域300Cは、相互左右対称であるので、活性領域300を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dの構造によって、本実施例の高電圧TFTは、電圧印加の方向に関係なく、活性領域300を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【0062】
一方、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dの電流の流れが相互影響を受けないように、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dを相互絶縁させうる。
【0063】
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域300内で連結でき、この時、活性領域300A,300B,300C,300Dを相互絶縁させることもできる。
【0064】
図4Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域400のレイアウト図である。図4Bは、図4AのI−I線に沿って切り取ったTFTの断面図である。図4Cは、図4AのII−II線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0065】
図4Aに示したように、活性領域400を相互上下左右対称である第1活性領域400Aと第2活性領域400Bとに任意に区分しうる。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
【0066】
第1活性領域400Aでは、図4Bに示したように、第1ソース/ドレイン電極433aは、第1ゲート電極421aの一部と重畳し、第2ソース/ドレイン電極433bは、第2ゲート電極421bとd4ほど離隔して位置する。したがって、活性層425には、第1ゲート電極421a下の第1ソース/ドレイン領域425a、第2ゲート電極421b下の第2ソース/ドレイン領域425b及びこれら間の第1チャネル領域425ch_1が存在する。第1チャネル領域425ch_1は、第1ゲート電極421aと第2ゲート電極421bとの間のオフセット領域(図示せず)、及び第2ゲート電極421bと第2ソース/ドレイン電極433bとの間のオフセット領域(図示せず)を備える。
【0067】
第2活性領域400Bでは、図4Cに示したように、第3ソース/ドレイン電極433cは、第1ゲート電極421aの一部と重畳し、第4ソース/ドレイン電極433dは、第2ゲート電極421bとd4ほど離隔して位置する。したがって、活性層425には、第1ゲート電極421a下の第3ソース/ドレイン領域425c、第2ゲート電極421b下の第4ソース/ドレイン領域425d及びこれら間の第2チャネル領域425ch_2が存在する。第2チャネル領域425ch_2は、第3ソース/ドレイン電極433cと第1ゲート電極421aとの間のオフセット領域(図示せず)、及び第1ゲート電極421aと第2ゲート電極421bとの間のオフセット領域(図示せず)を備える。
【0068】
第1活性領域400Aの第1ソース/ドレイン電極433a及び第2ソース/ドレイン電極433bの配置は、第2活性領域400Bの第3ソース/ドレイン電極433c及び第4ソース/ドレイン電極433dの配置と左右対称である。また、第1ゲート電極421aと第2ゲート電極421bとも、活性領域400内で相互に斜め対称(diagonally symmetrical)である。
【0069】
第1活性領域400Aの第1ソース/ドレイン電極433aと第2活性領域400Bの第3ソース/ドレイン電極433cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域400Aの第2ソース/ドレイン電極433bと第2活性領域400Bの第4ソース/ドレイン電極433dとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0070】
第1活性領域400Aから第2ソース/ドレイン電極433bに高電圧が印加されれば、第1ソース/ドレイン領域425aから第1チャネル領域425ch_1を通過して、第2ソース/ドレイン領域425bに電流が流れる。この時、多重ゲート電極421a,421bは、オフ電流を低める役割を行い、第1チャネル領域425ch_1内のオフセット領域は、高電界がチャネル領域425ch_1にかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域425aは、第1ゲート電極421aと重畳して、オン電流を向上させうる。
【0071】
一方、電圧の印加方向が変わって、第1活性領域400Aから第1ソース/ドレイン電極433aに高電圧が印加されれば、第2ソース/ドレイン領域425bから第2チャネル領域425ch_2を通過して、第1ソース/ドレイン領域425aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域425aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極433bに高電圧が印加された場合と異なるので、第2チャネル領域425ch_2に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0072】
すなわち、第1活性領域400Aのみを考慮すれば、同じ大きさの電圧が第1ゲート電極421aに印加される場合と第2ゲート電極421bに印加される場合とで、電圧が印加される電極に対するチャネル領域425ch_1,425ch_2内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【0073】
次に、第1活性領域400Aと第2活性領域400Bとを備える活性領域400全体を考慮する。第2活性領域400Bのレイアウトは、第1活性領域400Aのレイアウトと上下左右が対称である。したがって、第1活性領域400Aの第2ソース/ドレイン電極433bに高電圧がかかる場合、第1活性領域400Aを流れる電流は、第2活性領域400Bの第3ソース/ドレイン電極433cに同じ電圧がかかる場合、第2活性領域400Bを流れる電流と大きさが同じである。また、第1活性領域400Aの第1ソース/ドレイン電極433aに高電圧がかかる場合、第1活性領域400Aを流れる電流は、第2活性領域400Bの第4ソース/ドレイン電極433dに同じ電圧がかかる場合、第2活性領域400Bを流れる電流と大きさが同じである。
【0074】
したがって、第1活性領域400Aの第2ソース/ドレイン電極433bと、第2活性領域400Bの第4ソース/ドレイン電極433dとに高電圧が印加される場合の第1活性領域400A及び第2活性領域400B全体を流れる電流の大きさは、第1活性領域400Aの第1ソース/ドレイン電極433aと、第2活性領域400Bの第3ソース/ドレイン電極433cとに高電圧が印加される場合の第1活性領域400A及び第2活性領域400B全体を流れる電流の大きさと同じである。すなわち、全体の活性領域400を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【0075】
一方、第1活性領域400A及び第2活性領域400Bの電流の流れが相互影響を受けないように、第1活性領域400A及び第2活性領域400Bを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域400内で連結でき、この時、活性領域400A,400Bを相互絶縁させることもできる。
【0076】
図5Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域500のレイアウト図である。図5Bは、図5AのI−I線に沿って切り取ったTFTの断面図である。図5Cは、図5AのII−II線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図4A、図4B及び図4CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0077】
図5Aに示したように、活性領域500を相互上下左右対称である第1活性領域500Aと第2活性領域500Bとに任意に区分しうる。本実施例のTFTは、二重ゲート電極の間にオフセット電極が形成されている点で、図4A、図4B及び図4CのTFTと異なり、他の構造は、図4A、図4B及び図4CのTFTと同一である。
【0078】
図5Aに示したように、活性領域500を相互上下左右対称である第1活性領域500Aと第2活性領域500Bとに任意に区分しうる。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
第1活性領域500Aでは、図5Bに示したように、第1ソース/ドレイン電極533aは、第1ゲート電極521aの一部と重畳し、第2ソース/ドレイン電極533bは、第2ゲート電極521bとd5ほど離隔して位置する。
【0079】
活性層525には、第1ゲート電極521a下の第1ソース/ドレイン領域525a、第2ゲート電極521b下の第2ソース/ドレイン領域525b及びこれら間の第1チャネル領域525ch_1が存在する。第1チャネル領域525ch_1は、第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)、及び第2ゲート電極521bと第2ソース/ドレイン電極533bとの間のオフセット領域(図示せず)を備える。
【0080】
一方、第1ゲート電極521aと第2ゲート電極521bとの間の領域に、第1オフセット電極533o_1がチャネル層525から絶縁されて位置する。第1オフセット電極533o_1は、ゲート電極521a,521bと電気的に連結されている。
第2活性領域500Bでは、図5Cに示したように、第3ソース/ドレイン電極533cは、第1ゲート電極521aの一部と重畳し、第4ソース/ドレイン電極533dは、第2ゲート電極521bとd4ほど離隔して位置する。
【0081】
第2活性領域500Bの活性層525には、第1ゲート電極521a下の第3ソース/ドレイン領域525c、第2ゲート電極521b下の第4ソース/ドレイン領域525d及びこれら間の第2チャネル領域525ch_2が存在する。第2チャネル領域525ch_2は、第3ソース/ドレイン電極533cと第1ゲート電極521aとの間のオフセット領域(図示せず)、及び第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)を備える。
【0082】
一方、第1ゲート電極521aと第2ゲート電極521bとの間の領域に、第2オフセット電極533o_2がチャネル層525から絶縁されて位置する。第2オフセット電極533o_1は、ゲート電極521a,521bと電気的に連結されている。
【0083】
第1活性領域500Aの第1ソース/ドレイン電極533a及び第2ソース/ドレイン電極533bの配置は、第2活性領域500Bの第3ソース/ドレイン電極533c及び第4ソース/ドレイン電極533dの配置と左右対称である。また、第1ゲート電極521aと第2ゲート電極521bとも、活性領域500内で相互に斜め対称(diagonally symmetrical)である。
【0084】
第1活性領域500Aの第1ソース/ドレイン電極533aと第2活性領域500Bの第3ソース/ドレイン電極533cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域500Aの第2ソース/ドレイン電極533bと第2活性領域500Bの第4ソース/ドレイン電極533dとは、相互に電気的に連結されており、同じソースから同じ電圧が印加される。
【0085】
第1活性領域500Aから第2ソース/ドレイン電極533bに高電圧が印加されれば、第1ソース/ドレイン領域525aから第1チャネル領域525ch_1を通過して、第2ソース/ドレイン領域525bに電流が流れる。この時、多重ゲート電極521a,521bは、オフ電流を低める役割を行い、第1チャネル領域525ch_1内のオフセット領域は、高電界がチャネル領域525ch_1にかかることを防止する役割を行う。一方、第1オフセット電極533o_1は、第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れを円滑に制御しうる。したがって、前記構造は、TFTの劣化を防止し、オフ電流Ioff特性を向上させうる。一方、第1ソース/ドレイン領域525aは、第1ゲート電極521aと重畳されて、オン電流Ionを向上させうる。
【0086】
一方、電圧の印加方向が変わって、第1活性領域500Aから第1ソース/ドレイン電極533aに高電圧が印加されれば、第2ソース/ドレイン領域525bから第2チャネル領域525ch_2を通過して、第1ソース/ドレイン領域525aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域525aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極533bに高電圧が印加された場合と異なるので、第2チャネル領域525ch_2に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0087】
すなわち、第1活性領域500Aのみを考慮すれば、同じ大きさの電圧が第1ゲート電極521aに印加される場合と、第2ゲート電極521bに印加される場合とで、電圧が印加される電極に対するチャネル領域525ch_1,525ch_2内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【0088】
今回には、第1活性領域500A及び第2活性領域500Bを備える活性領域500全体を考慮する。第2活性領域500Bのレイアウトは、第1活性領域500Aのレイアウトと上下左右が対称である。したがって、第1活性領域500Aの第2ソース/ドレイン電極533bに高電圧がかかる場合、第1活性領域500Aを流れる電流は、第2活性領域500Bの第3ソース/ドレイン電極533cに同じ電圧がかかる場合、第2活性領域500Bを流れる電流と大きさが同じである。また、第1活性領域500Aの第1ソース/ドレイン電極533aに高電圧がかかる場合、第1活性領域500Aを流れる電流は、第2活性領域500Bの第4ソース/ドレイン電極533dに同じ電圧がかかる場合、第2活性領域500Bを流れる電流と大きさが同じである。
【0089】
したがって、第1活性領域500Aの第2ソース/ドレイン電極533bと第2活性領域500Bの第4ソース/ドレイン電極533dとに高電圧が印加される場合の第1活性領域500A及び第2活性領域500B全体を流れる電流の大きさは、第1活性領域500Aの第1ソース/ドレイン電極533aと第2活性領域500Bの第3ソース/ドレイン電極533cとに高電圧が印加される場合の第1活性領域500A及び第2活性領域500B全体を流れる電流の大きさと同じである。すなわち、全体の活性領域500を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【0090】
一方、第1活性領域500A及び第2活性領域500Bの電流の流れが相互影響を受けないように、第1活性領域500A及び第2活性領域500Bを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域500内で連結でき、この時、活性領域500A,500Bを相互絶縁させることもできる。
【0091】
図6Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域600のレイアウト図である。図6Bは、図6AのI−I線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
【0092】
活性領域600で、図6Bに示したように、第1ソース/ドレイン電極633aは、第1ゲート電極621aの一部と重畳し、第2ソース/ドレイン電極633bは、第2ゲート電極621bの一部と重畳する。
【0093】
第1ソース/ドレイン電極633aは、第2ゲート電極621bとはd6ほど離隔しているので、第1ソース/ドレイン電極633aは、第2ゲート電極621bとオフセットされていると見なされる。同様に、第2ソース/ドレイン電極633bは、第1ゲート電極621aとはd6ほど離隔しているので、第2ソース/ドレイン電極633bは、第1ゲート電極621aとオフセットされていると見なされる。
【0094】
活性層625には、第1ゲート電極621a下の第1ソース/ドレイン領域625a、第2ゲート電極621b下の第2ソース/ドレイン領域625b及びこれら間のチャネル領域625chが存在する。チャネル領域625chは、第1ゲート電極621aと第2ゲート電極621bとの間のオフセット領域(図示せず)を備える。
【0095】
第1ソース/ドレイン電極633a及び第2ソース/ドレイン電極633bの配置は、活性領域600内で相互左右対称であり、第1ゲート電極621aと第2ゲート電極621bとも、活性領域600内で相互に左右対称である。
【0096】
活性領域600において、第2ソース/ドレイン電極633bに高電圧が印加されれば、第1ソース/ドレイン領域625aからチャネル領域625chを通過して、第2ソース/ドレイン領域625bに電流が流れる。この時、多重ゲート電極621a,621bは、オフ電流を低める役割を行い、チャネル領域625ch内のオフセット領域は、高電界がチャネル領域625chにかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域625aは、第1ゲート電極621aと重畳してオン電流Ionを向上させ、同様に、第2ソース/ドレイン領域625bは、第2ゲート電極621bと重畳してオン電流を向上させうる。
【0097】
電圧の印加方向が変わって、活性領域600から第1ソース/ドレイン電極633aに同じ電圧が印加されれば、第2ソース/ドレイン領域625bからチャネル領域625chを通過して、第1ソース/ドレイン領域625aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域625aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極633bに高電圧が印加された場合と同じであるので、活性領域600を流れる電流は、第2ソース/ドレイン電極633bに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【0098】
図7Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域700のレイアウト図である。図7Bは、図7AのI−I線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0099】
本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
活性領域700で、図7Bに示したように、第1ソース/ドレイン電極733aは、第1ゲート電極721aの一部と重畳し、第2ソース/ドレイン電極733bは、第2ゲート電極721bの一部と重畳する。
【0100】
第1ソース/ドレイン電極733aは、第2ゲート電極721bとはd7ほど離隔しているので、第1ソース/ドレイン電極733aは、第2ゲート電極721bとオフセットされていると見なされる。同様に、第2ソース/ドレイン電極733bは、第1ゲート電極721aとはd7ほど離隔しているので、第2ソース/ドレイン電極733bは、第1ゲート電極721aとオフセットされていると見なされる。
【0101】
活性層725には、第1ゲート電極721a下の第1ソース/ドレイン領域725a、第2ゲート電極721b下の第2ソース/ドレイン領域725b及びこれらの間のチャネル領域725chが存在する。チャネル領域725chは、第1ゲート電極721aと第2ゲート電極721bとの間のオフセット領域(図示せず)を備える。
一方、第1ゲート電極721aと第2ゲート電極721bとの間の領域に、オフセット電極733cがチャネル層725から絶縁されて位置する。オフセット電極733cは、ゲート電極721a,721bと電気的に連結されている。
【0102】
第1ソース/ドレイン電極733a及び第2ソース/ドレイン電極733bの配置は、活性領域700内で相互左右対称であり、第1ゲート電極721aと第2ゲート電極721bとも、活性領域700内で相互に左右対称である。
【0103】
活性領域700において、第2ソース/ドレイン電極733bに高電圧が印加されれば、第1ソース/ドレイン領域725aからチャネル領域725chを通過して、第2ソース/ドレイン領域725bに電流が流れる。この時、多重ゲート電極721a,721bは、オフ電流を低める役割を行い、チャネル領域725ch内のオフセット領域は、高電界がチャネル領域725chにかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、オフセット電極733cは、第1ゲート電極721aと第2ゲート電極721bとの間のオフセット領域(図示せず)の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れが円滑に制御しうる。また、第1ソース/ドレイン領域725aは、第1ゲート電極721aと重畳され、第2ソース/ドレイン領域725bは、第2ゲート電極721bと重畳されて、オン電流を向上させうる。
【0104】
電圧の印加方向が変わって、活性領域700において、第1ソース/ドレイン電極733aに同じ電圧が印加されれば、第2ソース/ドレイン領域725bからチャネル領域725chを通過して、第1ソース/ドレイン領域725aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域725aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極733bに高電圧が印加された場合と同じであるので、活性領域700を流れる電流は、第2ソース/ドレイン電極733bに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【0105】
図8は、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域800のレイアウト図である。任意に区分した第1活性領域800Aと第2活性領域800Bとは、相互に斜め対称(diagonally symmetrical)である。
【0106】
図8の活性領域800は、第1ソース/ドレイン電極833aが、図1Aの活性領域100の第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとが連結された形態であり、第2ソース/ドレイン電極833aは、活性領域100の第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとが連結された形態である点を除外すれば、活性領域100と同じ構造である。したがって、図8のI−I線に沿って切り取ったTFTの断面図は、図1Bの断面図と同じであり、図8のII−II線に沿って切り取ったTFTの断面図は、図1Cの断面図と同じであるので、図示を省略する。
【0107】
第1活性領域800Aの第1ソース/ドレイン電極833aは、ゲート電極821の一部と重畳し、第2ソース/ドレイン電極833bは、ゲート電極821とd8ほど離隔して位置する。第2活性領域800Bの第1ソース/ドレイン電極833aは、ゲート電極821とd8ほど離隔しており、第2ソース/ドレイン電極833bは、ゲート電極821と一部重畳する。
【0108】
したがって、図1Aないし図1Cの活性領域100と関連して説明したように、図8のTFTは、ゲート電極821とd8ほど離隔されたオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、TFTの劣化を防止し、オフ電流特性を向上させうる。また、第1ソース/ドレイン電極833aと第2ソース/ドレイン電極833bとが、ゲート電極821と重畳された部分によって、オン電流特性を向上させうる。そして、活性領域800の第1ソース/ドレイン電極833a、第2ソース/ドレイン電極833b及びゲート電極821は、活性領域800の中心に対称であるので、第1ソース/ドレイン電極833a、第2ソース/ドレイン電極833bに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【0109】
一方、第1活性領域800Aと第2活性領域800Bとでソース/ドレイン電極833a,833bは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
図9は、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域900のレイアウト図である。任意に区分した第1活性領域900Aと第2活性領域900Bとは、それぞれ斜め対称(diagonally symmetrical)である。
【0110】
図9の第1活性領域900Aは、図1Aの活性領域100と活性領域100の上下対称に配された活性領域とをゲート電極に沿って上下に連結した後、第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとを連続して連結し、第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとを連続して連結したような形態である。したがって、図9のI−I線に沿って切り取ったTFTの断面図は、図1Bの断面図と同じであり、図9のII−II線に沿って切り取ったTFTの断面図は、図1Cの断面図と同じであるので、図示を省略する。
【0111】
第1活性領域900Aで、第1ソース/ドレイン電極933aの一部は、ゲート電極921と重畳し、第1ソース/ドレイン電極933aの一部は、ゲート電極921とオフセットされている。また、第1活性領域900Aで、第2ソース/ドレイン電極933bの一部は、ゲート電極921と重畳し、第2ソース/ドレイン電極933bの一部は、ゲート電極921とオフセットされている。第2活性領域900Bは、第1活性領域900Aを上下対称させたものと同じである。第1活性領域900A及び第2活性領域900Bは、それらの中心に対称である構造である。
【0112】
したがって、図1Aないし図1Cの活性領域100と関連して説明したように、図9のTFTは、ゲート電極921とd9ほど離隔したオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、TFTの劣化を防止し、オフ電流特性を向上させうる。また、第1ソース/ドレイン電極933aと第2ソース/ドレイン電極933bとが、ゲート電極921と重畳された部分によって、オン電流特性を向上させうる。
【0113】
そして、第1活性領域900A及び第2活性領域900Bが、それぞれそれらの中心に対称であるので、第1ソース/ドレイン電極933a、第2ソース/ドレイン電極933bに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【0114】
一方、第1活性領域900Aと第2活性領域900Bとで、ソース/ドレイン電極933a,933bは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
【0115】
以上、本発明のTFTのオフセット構造のいくつの実施例を説明した。一セルの活性領域内でオフセット領域と重畳領域とが共に存在し、電極の配置を左右対称にして、オフ電流及びオン電流の特性をいずれも向上させるための構造は、前記実施例に限定されない。
【0116】
図10は、本発明の一実施例及び比較例によるTFTのゲート電圧Vgに対するチャネル電流Idsの特性をシミュレーションして比較したグラフである。図8のグラフで、COVENTIONAL TFT(◇)は、オフセット構造を有していない一般的なTFTであり、OFFSET TFT(△)は、一般的なオフセット構造を有するTFTであり、HYBRID TFT(○)は、本発明の図1Aないし図1Cで説明したオフセット構造を有するTFTである。本グラフのシミュレーションは、ATLAS素子シミュレーションを使用した。
【0117】
図10のグラフを見れば、OFFSET TFT(○)は、オフ電流が最も小さいが、オン電流も最も小さく現れる。オフセット構造を有するTFTは、オフセット領域によって、オフ電流を低めうるが、オフセット領域の高い抵抗によって、オン電流の大きさも減少させる。COVENTIONAL TFT(◇)は、オン電流が最も大きいが、漏れ電流によって、オフ電流の大きさも最も大きく現れる。HYBRID TFT(△)は、オン電流は、COVENTIONAL TFT(◇)ほど大きく、オフ電流は、OFFSET TFT(○)ほど小さく現れる。HYBRID TFT(△)の高いオン電流は、ソース/ドレインとゲート電極との重畳領域に起因し、HYBRID TFT(△)の低いオフ電流は、ソース/ドレインとゲート電極とがオフセットされた領域に起因すると判断される。
【0118】
図10のシミュレーション結果のグラフから、本発明によってオフセット領域と非オフセット領域とを同時に備えるTFTが、低いオフ電流と高いオン電流とを同時に確保できるということが分かる。
また、前述したように、全体的に対称的なソース/ドレイン電極及びゲート電極の配置を有することによって、ゲート印加電圧によって対称であるチャネル電流が得られる。
【産業上の利用可能性】
【0119】
本発明は、TFT関連の技術分野に好適に適用可能である。
【符号の説明】
【0120】
100 活性領域
100A 第1活性領域
100B 第2活性領域
111 基板
121 ゲート電極
123 ゲート絶縁膜
125 活性層
125a,125b 第1及び第2ソース/ドレイン領域
125c,125d 第3及び第4ソース/ドレイン領域
125ch_1,125ch_2 第1及び第2チャネル領域
131 オーミックコンタクト層
133a 第1ソース/ドレイン電極
133b 第2ソース/ドレイン電極
133c 第3ソース/ドレイン電極
133d 第4ソース/ドレイン電極
【技術分野】
【0001】
本発明は、薄膜トランジスタに係り、さらに詳細には、オフセット構造を有する高電圧用薄膜トランジスタに関する。
【背景技術】
【0002】
薄膜トランジスタ(Thin Film Transistor:TFT)は、絶縁性支持基板上に半導体薄膜を利用して作った特別な種類の電界効果トランジスタである。TFTは、電界効果トランジスタと同様に、ゲート、ドレイン、ソースの3端子を有する素子であり、最も主な機能は、スイッチング動作である。ゲートに印加する電圧を調節して、ソースとドレインとの間に流れる電流をオンまたはオフ状態にして、スイッチング動作を行う。
【0003】
高電圧TFTは、ドレインに高電圧が印加されるTFTである。高電圧に耐えるために、TFTにオフセット構造が採用される。従来のオフセット構造は、ソースとドレインとの間に高い抵抗を有するオフセット領域を有する。ソースとドレインとの間に印加される高電圧のほとんどは、高抵抗のオフセット領域にかかって、高電界がチャネル層に形成されることを防止し、TFTが十分に低いオフ電流Ioffを維持可能にする。
【0004】
しかし、前記オフセット構造の高電圧TFTは、高電圧駆動によるバイアスストレスを減少させる目的として、抵抗の大きいオフセット領域を人為的に導入した構造であるため、必然的にオン電流Ionが減少する。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、従来のオフセット構造の高電圧TFTでオン電流Ionが減少する問題を解決して、オフセット構造の高電圧用TFTの長所である十分に低いオフ電流Ioffと共に、十分に高いオン電流が同時に確保されたTFT構造を提供することである。
【課題を解決するための手段】
【0006】
前記課題を達成するために、本発明の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0007】
ここで、前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称的である。
この時、前記ゲート電極は、相互平行な第1ゲート電極及び第2ゲート電極で形成されうる。
【0008】
一方、前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第1活性領域と絶縁された第1オフセット電極、及び前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第2活性領域から絶縁された第2オフセット電極をさらに備えうる。
【0009】
本発明の他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域及び第3活性領域を備える活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、及び前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0010】
ここで、前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【0011】
本発明のさらに他の一側面によって、ゲート電極と、それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域、第3活性領域及び第4活性領域を備える活性層と、前記ゲート電極と前記活性層間のゲート絶縁膜と、前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極、及び前記第4活性領域と電気的に連結された第7ソース/ドレイン電極及び第8ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0012】
ここで、前記第3ソース/ドレイン電極ないし前記第6ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
【0013】
本発明のさらに他の一側面によって、相互平行な第1ゲート電極及び第2ゲート電極を備えるゲート電極と、前記第1ゲート電極及び前記第2ゲート電極とそれぞれ一部重畳する活性層と、前記ゲート電極と前記活性層との間のゲート絶縁膜と、前記活性層と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備えるTFTを提供する。
【0014】
ここで、前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極と一部重畳する。前記ソース/ドレイン電極層は、前記活性層の中心に対称である。
この時、前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えうる。
【発明の効果】
【0015】
本発明のTFTは、ゲート電極に対してオフセットされたソース/ドレイン電極及びゲート電極と一部重畳するソース/ドレイン電極をいずれも含むことによって、オフ電流を減少させ、オン電流を増加させると同時に、ゲート電極及びソース/ドレイン電極の配置を全体的に左右対称にすることによって、印加電圧に対称的な電流の特性を有するTFTを提供できる。
【図面の簡単な説明】
【0016】
【図1A】本発明の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図1B】図1AのI−I線に沿って切り取ったTFTの断面図である。
【図1C】図1AのII−II線に沿って切り取ったTFTの断面図である。
【図2A】本発明の他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図2B】図2AのI−I線に沿って切り取ったTFTの断面図である。
【図2C】図2AのII−II線に沿って切り取ったTFTの断面図である。
【図3A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図3B】図3AのI−I線に沿って切り取ったTFTの断面図である。
【図3C】図3AのII−II線に沿って切り取ったTFTの断面図である。
【図3D】図3AのIII−III線に沿って切り取ったTFTの断面図である。
【図4A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図4B】図4AのI−I線に沿って切り取ったTFTの断面図である。
【図4C】図4AのII−II線に沿って切り取ったTFTの断面図である。
【図5A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図5B】図5AのI−I線に沿って切り取ったTFTの断面図である。
【図5C】図5AのII−II線に沿って切り取ったTFTの断面図である。
【図6A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図6B】図6AのI−I線に沿って切り取ったTFTの断面図である。
【図7A】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図7B】図7AのI−I線に沿って切り取ったTFTの断面図である。
【図8】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図9】本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域のレイアウト図である。
【図10】本発明の一実施例及び比較例によるTFTのゲート電圧Vgに対するチャネル電流Idsの特性をシミュレーションして比較したグラフである。
【発明を実施するための形態】
【0017】
以下、添付した図面を参照して、本発明の望ましい実施例を詳細に説明する。しかし、本発明は、ここで説明される実施例に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施例は、開示された内容が徹底的かつ完全になるように、そして、当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張された。明細書全体にわたって、同じ参照番号は、同じ構成要素を表す。
【0018】
本明細書で、ソース電極とドレイン電極とを区別せず、ソース/ドレイン電極と表す。ディスプレイ素子の場合に、薄膜トランジスタ(TFT:Thin Film Transistor)の動作で印加される電圧によって、いずれか一つの電極がソース電極となってもよく、ドレイン電極となってもよいためである。
【0019】
また、本明細書で、オフセット領域は、ソース/ドレイン電極とゲート電極とが離隔している所のチャネル領域であって、ゲート電極と重畳されず、ゲート電圧によって直接的にチャネル領域の抵抗が減少せず、ソース/ドレイン電極より高抵抗を維持する部分を意味する。一方、本明細書で、重畳領域は、ソース/ドレイン電極とゲート電極とが重畳された領域を意味する。
【0020】
図1Aは、本発明の一実施例によるオフセット構造を有するTFTを説明するための活性領域100のレイアウト図である。図1Bは、図1AのI−I線に沿って切り取ったTFTの断面図である。図1Cは、図1AのII−II線に沿って切り取ったTFTの断面図である。
【0021】
図1A、図1B及び図1Cを参照して、TFTの垂直構造を説明すれば、基板111上にゲート電極121が形成されており、ゲート電極121上にゲート絶縁膜123が形成されている。ゲート絶縁膜123上に活性層125が形成されており、活性層125上にソース/ドレイン電極133a,133bが形成されている。活性層125とソース/ドレイン電極133a,133bとの間には、オーミックコンタクト層131が形成されている。基板111は、ガラス、石英、プラスチック材質が使われ、シリコン、セラミックまたは金属のような他の材質も使われうる。ゲート電極121は、導電性物質で形成でき、例えば、Au、Ag、Cu、Ni、Pt、Pd、Al、Mo、Q、Tiまたはこれらの合金で形成されうるが、これに限定されない。ゲート絶縁膜123は、シリコン酸化膜、シリコン窒化膜のような絶縁膜で形成できる。活性層125の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体で形成されうる。ソース/ドレイン電極133a,133bは、ゲート電極と同様に、導電性物質で形成され、例えば、Au、Ag、Cu、Ni、Pt、Pd、Al、Mo、Q、Tiまたはこれらの合金を含んで多様な材料で形成されうる。オーミックコンタクト層131は、ソース/ドレイン電極133a,133bと活性層125との間のオーミックコンタクトを形成するための層であって、例えば、高濃度にドーピングされた非晶質シリコン層で形成できる。
【0022】
図1Aに示したように、活性領域100を斜め対称(diagonally symmetrical)である第1活性領域100Aと第2活性領域100Bとに任意に区分できる。
第1活性領域100Aでは、図1Bに示したように、第1ソース/ドレイン電極133aは、ゲート電極121の一部と重畳し、第2ソース/ドレイン電極133bは、ゲート電極121とd1ほど離隔して位置する。
【0023】
第1活性領域100Aの活性層125には、第1ソース/ドレイン電極133a下の第1ソース/ドレイン領域125a、第2ソース/ドレイン電極133b下の第2ソース/ドレイン領域125b、及びこれら間の第1チャネル領域125ch_1が存在する。第1チャネル領域125ch_1は、ゲート電極121と第2ソース/ドレイン電極133bとの間のオフセット領域(図示せず)を備える。
【0024】
第2活性領域100Bでは、図1Cに示したように、第3ソース/ドレイン電極133cは、ゲート電極121とd1ほど離隔しており、第4ソース/ドレイン電極133dは、ゲート電極121と一部重畳する。
【0025】
第2活性領域100Bの活性層125には、第3ソース/ドレイン電極133c下の第3ソース/ドレイン領域125c、第4ソース/ドレイン電極133d下の第4ソース/ドレイン領域125d、及びこれら間の第2チャネル領域125ch_2が存在する。第2チャネル領域125ch_2は、第3ソース/ドレイン電極133cとゲート電極121との間のオフセット領域(図示せず)を備える。
【0026】
第1活性領域100Aの第1ソース/ドレイン電極133a及び第2ソース/ドレイン電極133bの配置は、第2活性領域100Bの第3ソース/ドレイン電極133c及び第4ソース/ドレイン電極133dの配置と斜め対称(diagonally symmetrical)である。
【0027】
第1活性領域100Aの第1ソース/ドレイン電極133aと第2活性領域100Bの第3ソース/ドレイン電極133cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域100Aの第2ソース/ドレイン電極133bと第2活性領域100Bの第4ソース/ドレイン電極133dとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0028】
第1活性領域100Aで第2ソース/ドレイン電極133bに高電圧が印加されれば、第1ソース/ドレイン領域125aから第1チャネル領域125ch_1を通過して第2ソース/ドレイン領域125bに電流が流れる。この時、第1チャネル領域125ch_1内のオフセット領域は、高電界がチャネル領域125ch_1にかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域125aは、ゲート電極121と重畳されて、オン電流を向上させうる。
【0029】
一方、電圧の印加方向が変わって、第1活性領域100Aで第1ソース/ドレイン電極133aに同じ電圧が印加されれば、第2ソース/ドレイン領域125bから第1チャネル領域125ch_1を通過して第1ソース/ドレイン領域125aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域125aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極133bに高電圧が印加された場合と異なるので、第1チャネル領域125ch_1に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0030】
すなわち、第1活性領域100Aのみを考慮すれば、同じ大きさの電圧が第1ソース/ドレイン電極133aに印加される場合、及び第2ソース/ドレイン電極133bに印加される場合に、電圧が印加される電極に対するチャネル領域125ch_1内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わり、結果的に、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的ではない。電流が非対称的ならば、階調表現のエラーが発生し、これにより、ディスプレイの不良が発生する問題がある。
【0031】
次に、第1活性領域100Aと第2活性領域100Bとを備える活性領域100全体を考慮する。第2活性領域100Bのレイアウトは、第1活性領域100Aのレイアウトと上下左右が対称である。したがって、第1活性領域100Aの第2ソース/ドレイン電極133bに高電圧がかかる場合、第1活性領域100Aを流れる電流は、第2活性領域100Bの第3ソース/ドレイン電極133cに同じ電圧がかかる場合、第2活性領域100Bを流れる電流と大きさが同じである。また、第1活性領域100Aの第1ソース/ドレイン電極133aに高電圧がかかる場合、第1活性領域100Aを流れる電流は、第2活性領域100Bの第4ソース/ドレイン電極133dに同じ電圧がかかる場合、第2活性領域100Bを流れる電流と大きさが同じである。
【0032】
したがって、第1活性領域100Aの第2ソース/ドレイン電極133bと第2活性領域100Bの第4ソース/ドレイン電極133dとに高電圧が印加される場合の活性領域100全体を流れる電流の大きさは、第1活性領域100Aの第1ソース/ドレイン電極133aと第2活性領域100Bの第3ソース/ドレイン電極133cとに高電圧が印加される場合の活性領域100全体を流れる電流の大きさと同じである。すなわち、全体の活性領域100を流れる総電流で、電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であるので、印加電圧に対称的である。
【0033】
代わりに、第1活性領域100Aの電流の流れと第2活性領域100Bの電流の流れとが、互いに影響を受けないように、第1活性領域100Aと第2活性領域100Bとを相互絶縁させうる。第1活性領域100Aと第2活性領域100Bとの絶縁は、例えば、活性層125内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第1活性領域100Aと第2活性領域100Bとの形態は、変化しうる。
【0034】
代わりに、活性領域100内で、第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとが連結され、第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第1活性領域100Aと第2活性領域100Bとを絶縁すると同時に、ソース/ドレイン電極を活性領域200内で連結される。
【0035】
図2Aは、本発明の他の一実施例によるオフセット構造を有するTFTを説明するための活性領域200のレイアウト図である。図2Bは、図2AのI−I線に沿って切り取ったTFTの断面図である。図2Cは、図2AのII−II線に沿って切り取ったTFTの断面図である。本実施例の垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0036】
図2Aに示したように、活性領域200を、第1活性領域200A、第2活性領域200B及び第3活性領域200Cに任意に区分できる。
第1活性領域200Aと第3活性領域200Cとのレイアウトは、同一であり、第1活性領域200A、第2活性領域200B及び第3活性領域200Cのレイアウトは、それぞれ左右対称である。
【0037】
第1活性領域200Aでは、図2Bに示したように、ゲート電極221に相互対称である第1ソース/ドレイン電極233aと第2ソース/ドレイン電極233bとが、それぞれゲート電極221の一部と重畳している。
【0038】
第1活性領域200Aの活性層225には、第1ソース/ドレイン電極233a下の第1ソース/ドレイン領域225a、第2ソース/ドレイン電極233b下の第2ソース/ドレイン領域225b及びこれら間の第1チャネル領域225ch_1が存在する。
【0039】
第2活性領域200Bでは、図2Cに示したように、ゲート電極221に相互対称である第3ソース/ドレイン電極233cと第4ソース/ドレイン電極233dとが、それぞれゲート電極221とd2ほど離隔している。
【0040】
第2活性領域200Bの活性層225には、第3ソース/ドレイン電極233c下の第3ソース/ドレイン領域225c、第4ソース/ドレイン電極233d下の第4ソース/ドレイン領域225d及びこれら間の第2チャネル領域225ch_2が存在する。第2チャネル領域225ch_2は、第3ソース/ドレイン電極233cとゲート電極221との間のオフセット領域(図示せず)、及びゲート電極221と第4ソース/ドレイン電極233dとの間のオフセット領域(図示せず)を備える。
【0041】
第3活性領域200Cでは、図2Cに示したように、ゲート電極221に相互対称である第5ソース/ドレイン電極233eと第6ソース/ドレイン電極233fとが、それぞれゲート電極221の一部と重畳している。第3活性領域200Cのソース/ドレイン電極の配置は、第1活性領域200Aのソース/ドレイン配置と同一である。
【0042】
第3活性領域200Cの活性層225には、第5ソース/ドレイン電極233e下の第5ソース/ドレイン領域225e、第6ソース/ドレイン電極233f下の第6ソース/ドレイン領域225f及びこれら間の第3チャネル領域225ch_3が存在する。
【0043】
第1活性領域200Aの第1ソース/ドレイン電極233a、第2活性領域200Bの第3ソース/ドレイン電極233c及び第3活性領域200Cの第5ソース/ドレイン電極233eは、電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域200Aの第2ソース/ドレイン電極233b、第2活性領域200Bの第4ソース/ドレイン電極233d及び第3活性領域200Cの第6ソース/ドレイン電極233fは、電気的に連結されており、同じソースから同じ電圧が印加される。
【0044】
第1活性領域200Aで、第1ソース/ドレイン電極233a及び第2ソース/ドレイン電極233bがゲート電極221に相互対称であり、第2活性領域200Bで第3ソース/ドレイン電極233c及び第4ソース/ドレイン電極233dがゲート電極221に相互対称であり、第3活性領域200Cで、第5ソース/ドレイン電極233e及び第6ソース/ドレイン電極233fがゲート電極221に相互対称であるので、ソース/ドレイン電極233a〜233fに印加される電圧の方向が変わっても、活性領域200の全体を流れる電流は、対称性を有する。
【0045】
この時、第1活性領域200Aと第3活性領域200Cとでは、ソース/ドレイン領域225a,225b,225e,225fがゲート電極221の両側と重畳するので、第1活性領域200Aと第3活性領域200Cとは、オン電流を大きくするのに寄与する。第2活性領域200Bでは、ソース/ドレイン電極233c,233dが、ゲート電極221と離隔していて、第2チャネル領域225ch_2内にオフセット領域(図示せず)が存在するので、電圧印加に対してチャネル領域225ch_2に高電界がかかることを防止できる。したがって、活性領域200全体を考慮すれば、TFTの劣化を防止し、オフ電流特性を向上させうる。
【0046】
第1活性領域200A、第2活性領域200B及び第3活性領域200Cは、それぞれゲート電極221に対称であるので、全体の活性領域200を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの構造によって、本実施例の高電圧TFTは、電圧印加の方向に関係なく、同じ大きさの電圧印加に対して活性領域200を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【0047】
一方、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの電流の流れが相互影響を受けないように、第1活性領域200A、第2活性領域200B及び第3活性領域200Cを相互絶縁させうる。第1活性領域200A、第2活性領域200B及び第3活性領域200Cの絶縁は、例えば、活性層225内に絶縁膜を導入することによってなされうる。一方、導入する絶縁膜の形態によって、第1活性領域200A、第2活性領域200B及び第3活性領域200Cの形態は、変化しうる。
【0048】
代わりに、活性領域200内で、第1ソース/ドレイン電極233a、第3ソース/ドレイン電極233c及び第5ソース/ドレイン電極233eが連結され、第2ソース/ドレイン電極233b、第4ソース/ドレイン電極233d及び第6ソース/ドレイン電極233dが連結されうる。このように、ソース/ドレイン電極が連結されても、オフセット領域、重畳領域及び対称性が維持されうるので、本発明の特徴を維持しうる。一方、第1活性領域200A、第2活性領域200B及び第3活性領域200Cを絶縁すると同時に、ソース/ドレイン電極を活性領域200内で連結できる。
【0049】
図3Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域300のレイアウト図である。図3Bは、図3AのI−I線に沿って切り取ったTFTの断面図である。図3Cは、図3AのII−II線に沿って切り取ったTFTの断面図である。図3Dは、図3AのIII−III線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0050】
図3Aに示したように、活性領域300を、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dに区分しうる。
第1活性領域300A及び第4活性領域300Dのレイアウトは、相互同一であり、左右対称である。第2活性領域300B及び第3活性領域300Cのレイアウトは、相互左右対称である。
【0051】
第1活性領域300Aでは、図3Bに示したように、ゲート電極321に相互対称である第1ソース/ドレイン電極333aと第2ソース/ドレイン電極333bとが、それぞれゲート電極321の一部と重畳している。
【0052】
第1活性領域300Aの活性層325には、第1ソース/ドレイン電極333a下の第1ソース/ドレイン領域325a、第2ソース/ドレイン電極333b下の第2ソース/ドレイン領域325b及びこれら間の第1チャネル領域325ch_1が存在する。
【0053】
第2活性領域300Bでは、図3Cに示したように、第3ソース/ドレイン電極333cは、ゲート電極321の一部と重畳し、第4ソース/ドレイン電極333dは、ゲート電極321とd3ほど離隔して位置する。
【0054】
第2活性領域300Bの活性層325には、第3ソース/ドレイン電極333c下の第3ソース/ドレイン領域325c、第4ソース/ドレイン電極333d下の第4ソース/ドレイン領域325d及びこれら間の第2チャネル領域325ch_2が存在する。第2チャネル領域325ch_2は、ゲート電極321と第4ソース/ドレイン電極333dとの間のオフセット領域(図示せず)を備える。
【0055】
第3活性領域300Cでは、図3Dに示したように、第5ソース/ドレイン電極333eは、ゲート電極321とd3ほど離隔しており、第6ソース/ドレイン電極333fは、ゲート電極321と一部重畳する。
【0056】
第3活性領域300Cの活性層325には、第5ソース/ドレイン電極333e下の第5ソース/ドレイン領域325e、第6ソース/ドレイン電極333f下の第6ソース/ドレイン領域325f及びこれら間の第3チャネル領域325ch_3が存在する。第3チャネル領域325ch_3は、第5ソース/ドレイン電極333eとゲート電極321との間のオフセット領域(図示せず)を備える。
【0057】
第2活性領域300Bの第3ソース/ドレイン電極333c及び第4ソース/ドレイン電極333dの配置は、第3活性領域300Cの第5ソース/ドレイン電極333e及び第6ソース/ドレイン電極333fの配置と斜め対称(diagonally symmetrical)である。
【0058】
第4活性領域300Dでは、ゲート電極321に相互対称である第7ソース/ドレイン電極333gと第8ソース/ドレイン電極333hとが、それぞれゲート電極321の一部と重畳している。第4活性領域300Dの第7ソース/ドレイン電極333g及び第8ソース/ドレイン電極333hの配置は、第1活性領域300Aの第1ソース/ドレイン電極333a及び第2ソース/ドレイン電極333bの配置と同一である。
【0059】
第1活性領域300Aの第1ソース/ドレイン電極333a、第2活性領域300Bの第3ソース/ドレイン電極333c、第3活性領域300Cの第5ソース/ドレイン電極333e及び第4活性領域300Dの第7ソース/ドレイン電極333gは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域300Aの第2ソース/ドレイン電極333b、第2活性領域300Bの第4ソース/ドレイン電極333d、第3活性領域300Cの第6ソース/ドレイン電極333f及び第4活性領域300Dの第8ソース/ドレイン電極333hは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0060】
この時、第1活性領域300A及び第4活性領域300Dでは、ソース/ドレイン領域325a,325b,325g,325hがゲート電極321の両側と重畳するので、第1活性領域300A及び第4活性領域300Dは、オン電流を大きくするに寄与する。第2活性領域300Bでは、第4ソース/ドレイン電極333dがゲート電極321と離隔して、第2チャネル領域325ch_2内にオフセット領域(図示せず)が存在し、第3活性領域300Cでは、第5ソース/ドレイン電極333eがゲート電極321と離隔して、第3チャネル領域325ch_3内にオフセット領域(図示せず)が存在する。したがって、第2活性領域300B及び第3活性領域300Cは、オフセット領域(図示せず)の存在によって、第2チャネル領域325ch_2及び第3チャネル領域325ch_2に高電界がかかることを防止でき、活性領域300全体を考慮すれば、TFTの劣化を防止し、オフ電流特性の向上に寄与できる。
【0061】
第1活性領域300Aと第4活性領域300Dとが相互同一であり、左右対称であり、第2活性領域300B及び第3活性領域300Cは、相互左右対称であるので、活性領域300を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。したがって、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dの構造によって、本実施例の高電圧TFTは、電圧印加の方向に関係なく、活性領域300を流れる電流の大きさは、一定であり、オフ電流特性とオン電流特性とが向上しうる。
【0062】
一方、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dの電流の流れが相互影響を受けないように、第1活性領域300A、第2活性領域300B、第3活性領域300C及び第4活性領域300Dを相互絶縁させうる。
【0063】
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域300内で連結でき、この時、活性領域300A,300B,300C,300Dを相互絶縁させることもできる。
【0064】
図4Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域400のレイアウト図である。図4Bは、図4AのI−I線に沿って切り取ったTFTの断面図である。図4Cは、図4AのII−II線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0065】
図4Aに示したように、活性領域400を相互上下左右対称である第1活性領域400Aと第2活性領域400Bとに任意に区分しうる。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
【0066】
第1活性領域400Aでは、図4Bに示したように、第1ソース/ドレイン電極433aは、第1ゲート電極421aの一部と重畳し、第2ソース/ドレイン電極433bは、第2ゲート電極421bとd4ほど離隔して位置する。したがって、活性層425には、第1ゲート電極421a下の第1ソース/ドレイン領域425a、第2ゲート電極421b下の第2ソース/ドレイン領域425b及びこれら間の第1チャネル領域425ch_1が存在する。第1チャネル領域425ch_1は、第1ゲート電極421aと第2ゲート電極421bとの間のオフセット領域(図示せず)、及び第2ゲート電極421bと第2ソース/ドレイン電極433bとの間のオフセット領域(図示せず)を備える。
【0067】
第2活性領域400Bでは、図4Cに示したように、第3ソース/ドレイン電極433cは、第1ゲート電極421aの一部と重畳し、第4ソース/ドレイン電極433dは、第2ゲート電極421bとd4ほど離隔して位置する。したがって、活性層425には、第1ゲート電極421a下の第3ソース/ドレイン領域425c、第2ゲート電極421b下の第4ソース/ドレイン領域425d及びこれら間の第2チャネル領域425ch_2が存在する。第2チャネル領域425ch_2は、第3ソース/ドレイン電極433cと第1ゲート電極421aとの間のオフセット領域(図示せず)、及び第1ゲート電極421aと第2ゲート電極421bとの間のオフセット領域(図示せず)を備える。
【0068】
第1活性領域400Aの第1ソース/ドレイン電極433a及び第2ソース/ドレイン電極433bの配置は、第2活性領域400Bの第3ソース/ドレイン電極433c及び第4ソース/ドレイン電極433dの配置と左右対称である。また、第1ゲート電極421aと第2ゲート電極421bとも、活性領域400内で相互に斜め対称(diagonally symmetrical)である。
【0069】
第1活性領域400Aの第1ソース/ドレイン電極433aと第2活性領域400Bの第3ソース/ドレイン電極433cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域400Aの第2ソース/ドレイン電極433bと第2活性領域400Bの第4ソース/ドレイン電極433dとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。
【0070】
第1活性領域400Aから第2ソース/ドレイン電極433bに高電圧が印加されれば、第1ソース/ドレイン領域425aから第1チャネル領域425ch_1を通過して、第2ソース/ドレイン領域425bに電流が流れる。この時、多重ゲート電極421a,421bは、オフ電流を低める役割を行い、第1チャネル領域425ch_1内のオフセット領域は、高電界がチャネル領域425ch_1にかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域425aは、第1ゲート電極421aと重畳して、オン電流を向上させうる。
【0071】
一方、電圧の印加方向が変わって、第1活性領域400Aから第1ソース/ドレイン電極433aに高電圧が印加されれば、第2ソース/ドレイン領域425bから第2チャネル領域425ch_2を通過して、第1ソース/ドレイン領域425aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域425aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極433bに高電圧が印加された場合と異なるので、第2チャネル領域425ch_2に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0072】
すなわち、第1活性領域400Aのみを考慮すれば、同じ大きさの電圧が第1ゲート電極421aに印加される場合と第2ゲート電極421bに印加される場合とで、電圧が印加される電極に対するチャネル領域425ch_1,425ch_2内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【0073】
次に、第1活性領域400Aと第2活性領域400Bとを備える活性領域400全体を考慮する。第2活性領域400Bのレイアウトは、第1活性領域400Aのレイアウトと上下左右が対称である。したがって、第1活性領域400Aの第2ソース/ドレイン電極433bに高電圧がかかる場合、第1活性領域400Aを流れる電流は、第2活性領域400Bの第3ソース/ドレイン電極433cに同じ電圧がかかる場合、第2活性領域400Bを流れる電流と大きさが同じである。また、第1活性領域400Aの第1ソース/ドレイン電極433aに高電圧がかかる場合、第1活性領域400Aを流れる電流は、第2活性領域400Bの第4ソース/ドレイン電極433dに同じ電圧がかかる場合、第2活性領域400Bを流れる電流と大きさが同じである。
【0074】
したがって、第1活性領域400Aの第2ソース/ドレイン電極433bと、第2活性領域400Bの第4ソース/ドレイン電極433dとに高電圧が印加される場合の第1活性領域400A及び第2活性領域400B全体を流れる電流の大きさは、第1活性領域400Aの第1ソース/ドレイン電極433aと、第2活性領域400Bの第3ソース/ドレイン電極433cとに高電圧が印加される場合の第1活性領域400A及び第2活性領域400B全体を流れる電流の大きさと同じである。すなわち、全体の活性領域400を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【0075】
一方、第1活性領域400A及び第2活性領域400Bの電流の流れが相互影響を受けないように、第1活性領域400A及び第2活性領域400Bを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域400内で連結でき、この時、活性領域400A,400Bを相互絶縁させることもできる。
【0076】
図5Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域500のレイアウト図である。図5Bは、図5AのI−I線に沿って切り取ったTFTの断面図である。図5Cは、図5AのII−II線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図4A、図4B及び図4CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0077】
図5Aに示したように、活性領域500を相互上下左右対称である第1活性領域500Aと第2活性領域500Bとに任意に区分しうる。本実施例のTFTは、二重ゲート電極の間にオフセット電極が形成されている点で、図4A、図4B及び図4CのTFTと異なり、他の構造は、図4A、図4B及び図4CのTFTと同一である。
【0078】
図5Aに示したように、活性領域500を相互上下左右対称である第1活性領域500Aと第2活性領域500Bとに任意に区分しうる。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
第1活性領域500Aでは、図5Bに示したように、第1ソース/ドレイン電極533aは、第1ゲート電極521aの一部と重畳し、第2ソース/ドレイン電極533bは、第2ゲート電極521bとd5ほど離隔して位置する。
【0079】
活性層525には、第1ゲート電極521a下の第1ソース/ドレイン領域525a、第2ゲート電極521b下の第2ソース/ドレイン領域525b及びこれら間の第1チャネル領域525ch_1が存在する。第1チャネル領域525ch_1は、第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)、及び第2ゲート電極521bと第2ソース/ドレイン電極533bとの間のオフセット領域(図示せず)を備える。
【0080】
一方、第1ゲート電極521aと第2ゲート電極521bとの間の領域に、第1オフセット電極533o_1がチャネル層525から絶縁されて位置する。第1オフセット電極533o_1は、ゲート電極521a,521bと電気的に連結されている。
第2活性領域500Bでは、図5Cに示したように、第3ソース/ドレイン電極533cは、第1ゲート電極521aの一部と重畳し、第4ソース/ドレイン電極533dは、第2ゲート電極521bとd4ほど離隔して位置する。
【0081】
第2活性領域500Bの活性層525には、第1ゲート電極521a下の第3ソース/ドレイン領域525c、第2ゲート電極521b下の第4ソース/ドレイン領域525d及びこれら間の第2チャネル領域525ch_2が存在する。第2チャネル領域525ch_2は、第3ソース/ドレイン電極533cと第1ゲート電極521aとの間のオフセット領域(図示せず)、及び第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)を備える。
【0082】
一方、第1ゲート電極521aと第2ゲート電極521bとの間の領域に、第2オフセット電極533o_2がチャネル層525から絶縁されて位置する。第2オフセット電極533o_1は、ゲート電極521a,521bと電気的に連結されている。
【0083】
第1活性領域500Aの第1ソース/ドレイン電極533a及び第2ソース/ドレイン電極533bの配置は、第2活性領域500Bの第3ソース/ドレイン電極533c及び第4ソース/ドレイン電極533dの配置と左右対称である。また、第1ゲート電極521aと第2ゲート電極521bとも、活性領域500内で相互に斜め対称(diagonally symmetrical)である。
【0084】
第1活性領域500Aの第1ソース/ドレイン電極533aと第2活性領域500Bの第3ソース/ドレイン電極533cとは、相互電気的に連結されており、同じソースから同じ電圧が印加される。同様に、第1活性領域500Aの第2ソース/ドレイン電極533bと第2活性領域500Bの第4ソース/ドレイン電極533dとは、相互に電気的に連結されており、同じソースから同じ電圧が印加される。
【0085】
第1活性領域500Aから第2ソース/ドレイン電極533bに高電圧が印加されれば、第1ソース/ドレイン領域525aから第1チャネル領域525ch_1を通過して、第2ソース/ドレイン領域525bに電流が流れる。この時、多重ゲート電極521a,521bは、オフ電流を低める役割を行い、第1チャネル領域525ch_1内のオフセット領域は、高電界がチャネル領域525ch_1にかかることを防止する役割を行う。一方、第1オフセット電極533o_1は、第1ゲート電極521aと第2ゲート電極521bとの間のオフセット領域(図示せず)の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れを円滑に制御しうる。したがって、前記構造は、TFTの劣化を防止し、オフ電流Ioff特性を向上させうる。一方、第1ソース/ドレイン領域525aは、第1ゲート電極521aと重畳されて、オン電流Ionを向上させうる。
【0086】
一方、電圧の印加方向が変わって、第1活性領域500Aから第1ソース/ドレイン電極533aに高電圧が印加されれば、第2ソース/ドレイン領域525bから第2チャネル領域525ch_2を通過して、第1ソース/ドレイン領域525aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域525aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極533bに高電圧が印加された場合と異なるので、第2チャネル領域525ch_2に形成される電界、及び結果としてオン電流及びオフ電流の大きさも変わる。
【0087】
すなわち、第1活性領域500Aのみを考慮すれば、同じ大きさの電圧が第1ゲート電極521aに印加される場合と、第2ゲート電極521bに印加される場合とで、電圧が印加される電極に対するチャネル領域525ch_1,525ch_2内のオフセット領域の相対的な位置が変わるので、チャネル領域にかかる電界が変わって、結果として、チャネル領域を流れる電流の大きさも変わる。すなわち、同じ大きさの電圧の印加方向が変わる時、電流が対称的でない。
【0088】
今回には、第1活性領域500A及び第2活性領域500Bを備える活性領域500全体を考慮する。第2活性領域500Bのレイアウトは、第1活性領域500Aのレイアウトと上下左右が対称である。したがって、第1活性領域500Aの第2ソース/ドレイン電極533bに高電圧がかかる場合、第1活性領域500Aを流れる電流は、第2活性領域500Bの第3ソース/ドレイン電極533cに同じ電圧がかかる場合、第2活性領域500Bを流れる電流と大きさが同じである。また、第1活性領域500Aの第1ソース/ドレイン電極533aに高電圧がかかる場合、第1活性領域500Aを流れる電流は、第2活性領域500Bの第4ソース/ドレイン電極533dに同じ電圧がかかる場合、第2活性領域500Bを流れる電流と大きさが同じである。
【0089】
したがって、第1活性領域500Aの第2ソース/ドレイン電極533bと第2活性領域500Bの第4ソース/ドレイン電極533dとに高電圧が印加される場合の第1活性領域500A及び第2活性領域500B全体を流れる電流の大きさは、第1活性領域500Aの第1ソース/ドレイン電極533aと第2活性領域500Bの第3ソース/ドレイン電極533cとに高電圧が印加される場合の第1活性領域500A及び第2活性領域500B全体を流れる電流の大きさと同じである。すなわち、全体の活性領域500を流れる総電流で電圧の印加方向が変われば、電流の方向が変わるが、電圧の大きさが同一ならば、電流の大きさも同一であり、印加電圧に対称的である。
【0090】
一方、第1活性領域500A及び第2活性領域500Bの電流の流れが相互影響を受けないように、第1活性領域500A及び第2活性領域500Bを相互絶縁させうる。
また、前記実施例で説明したように、ソース/ドレイン電極を活性領域500内で連結でき、この時、活性領域500A,500Bを相互絶縁させることもできる。
【0091】
図6Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域600のレイアウト図である。図6Bは、図6AのI−I線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
【0092】
活性領域600で、図6Bに示したように、第1ソース/ドレイン電極633aは、第1ゲート電極621aの一部と重畳し、第2ソース/ドレイン電極633bは、第2ゲート電極621bの一部と重畳する。
【0093】
第1ソース/ドレイン電極633aは、第2ゲート電極621bとはd6ほど離隔しているので、第1ソース/ドレイン電極633aは、第2ゲート電極621bとオフセットされていると見なされる。同様に、第2ソース/ドレイン電極633bは、第1ゲート電極621aとはd6ほど離隔しているので、第2ソース/ドレイン電極633bは、第1ゲート電極621aとオフセットされていると見なされる。
【0094】
活性層625には、第1ゲート電極621a下の第1ソース/ドレイン領域625a、第2ゲート電極621b下の第2ソース/ドレイン領域625b及びこれら間のチャネル領域625chが存在する。チャネル領域625chは、第1ゲート電極621aと第2ゲート電極621bとの間のオフセット領域(図示せず)を備える。
【0095】
第1ソース/ドレイン電極633a及び第2ソース/ドレイン電極633bの配置は、活性領域600内で相互左右対称であり、第1ゲート電極621aと第2ゲート電極621bとも、活性領域600内で相互に左右対称である。
【0096】
活性領域600において、第2ソース/ドレイン電極633bに高電圧が印加されれば、第1ソース/ドレイン領域625aからチャネル領域625chを通過して、第2ソース/ドレイン領域625bに電流が流れる。この時、多重ゲート電極621a,621bは、オフ電流を低める役割を行い、チャネル領域625ch内のオフセット領域は、高電界がチャネル領域625chにかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、第1ソース/ドレイン領域625aは、第1ゲート電極621aと重畳してオン電流Ionを向上させ、同様に、第2ソース/ドレイン領域625bは、第2ゲート電極621bと重畳してオン電流を向上させうる。
【0097】
電圧の印加方向が変わって、活性領域600から第1ソース/ドレイン電極633aに同じ電圧が印加されれば、第2ソース/ドレイン領域625bからチャネル領域625chを通過して、第1ソース/ドレイン領域625aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域625aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極633bに高電圧が印加された場合と同じであるので、活性領域600を流れる電流は、第2ソース/ドレイン電極633bに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【0098】
図7Aは、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域700のレイアウト図である。図7Bは、図7AのI−I線に沿って切り取ったTFTの断面図である。本実施例のTFTの垂直積層構造は、図1A、図1B及び図1CのTFTの垂直積層構造と同じであるので、説明を省略する。
【0099】
本実施例のTFTは、一つの活性領域内に2個の平行なゲート電極を有する二重ゲート構造を有する。
活性領域700で、図7Bに示したように、第1ソース/ドレイン電極733aは、第1ゲート電極721aの一部と重畳し、第2ソース/ドレイン電極733bは、第2ゲート電極721bの一部と重畳する。
【0100】
第1ソース/ドレイン電極733aは、第2ゲート電極721bとはd7ほど離隔しているので、第1ソース/ドレイン電極733aは、第2ゲート電極721bとオフセットされていると見なされる。同様に、第2ソース/ドレイン電極733bは、第1ゲート電極721aとはd7ほど離隔しているので、第2ソース/ドレイン電極733bは、第1ゲート電極721aとオフセットされていると見なされる。
【0101】
活性層725には、第1ゲート電極721a下の第1ソース/ドレイン領域725a、第2ゲート電極721b下の第2ソース/ドレイン領域725b及びこれらの間のチャネル領域725chが存在する。チャネル領域725chは、第1ゲート電極721aと第2ゲート電極721bとの間のオフセット領域(図示せず)を備える。
一方、第1ゲート電極721aと第2ゲート電極721bとの間の領域に、オフセット電極733cがチャネル層725から絶縁されて位置する。オフセット電極733cは、ゲート電極721a,721bと電気的に連結されている。
【0102】
第1ソース/ドレイン電極733a及び第2ソース/ドレイン電極733bの配置は、活性領域700内で相互左右対称であり、第1ゲート電極721aと第2ゲート電極721bとも、活性領域700内で相互に左右対称である。
【0103】
活性領域700において、第2ソース/ドレイン電極733bに高電圧が印加されれば、第1ソース/ドレイン領域725aからチャネル領域725chを通過して、第2ソース/ドレイン領域725bに電流が流れる。この時、多重ゲート電極721a,721bは、オフ電流を低める役割を行い、チャネル領域725ch内のオフセット領域は、高電界がチャネル領域725chにかかることを防止する役割を行う。したがって、前記構造は、TFTの劣化を防止し、オフ電流特性を向上させうる。一方、オフセット電極733cは、第1ゲート電極721aと第2ゲート電極721bとの間のオフセット領域(図示せず)の抵抗を制御して、オフセット領域(図示せず)を流れる電流の流れが円滑に制御しうる。また、第1ソース/ドレイン領域725aは、第1ゲート電極721aと重畳され、第2ソース/ドレイン領域725bは、第2ゲート電極721bと重畳されて、オン電流を向上させうる。
【0104】
電圧の印加方向が変わって、活性領域700において、第1ソース/ドレイン電極733aに同じ電圧が印加されれば、第2ソース/ドレイン領域725bからチャネル領域725chを通過して、第1ソース/ドレイン領域725aに電流が流れる。この時、高電圧が印加されたソース/ドレイン領域725aに対するオフセット領域の相対的な位置が、第2ソース/ドレイン電極733bに高電圧が印加された場合と同じであるので、活性領域700を流れる電流は、第2ソース/ドレイン電極733bに高電圧が印加された場合と電流の方向は反対であり、電流の大きさは同一である。すなわち、印加電圧に対する電流の対称性が維持される。
【0105】
図8は、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域800のレイアウト図である。任意に区分した第1活性領域800Aと第2活性領域800Bとは、相互に斜め対称(diagonally symmetrical)である。
【0106】
図8の活性領域800は、第1ソース/ドレイン電極833aが、図1Aの活性領域100の第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとが連結された形態であり、第2ソース/ドレイン電極833aは、活性領域100の第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとが連結された形態である点を除外すれば、活性領域100と同じ構造である。したがって、図8のI−I線に沿って切り取ったTFTの断面図は、図1Bの断面図と同じであり、図8のII−II線に沿って切り取ったTFTの断面図は、図1Cの断面図と同じであるので、図示を省略する。
【0107】
第1活性領域800Aの第1ソース/ドレイン電極833aは、ゲート電極821の一部と重畳し、第2ソース/ドレイン電極833bは、ゲート電極821とd8ほど離隔して位置する。第2活性領域800Bの第1ソース/ドレイン電極833aは、ゲート電極821とd8ほど離隔しており、第2ソース/ドレイン電極833bは、ゲート電極821と一部重畳する。
【0108】
したがって、図1Aないし図1Cの活性領域100と関連して説明したように、図8のTFTは、ゲート電極821とd8ほど離隔されたオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、TFTの劣化を防止し、オフ電流特性を向上させうる。また、第1ソース/ドレイン電極833aと第2ソース/ドレイン電極833bとが、ゲート電極821と重畳された部分によって、オン電流特性を向上させうる。そして、活性領域800の第1ソース/ドレイン電極833a、第2ソース/ドレイン電極833b及びゲート電極821は、活性領域800の中心に対称であるので、第1ソース/ドレイン電極833a、第2ソース/ドレイン電極833bに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【0109】
一方、第1活性領域800Aと第2活性領域800Bとでソース/ドレイン電極833a,833bは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
図9は、本発明のさらに他の一実施例によるオフセット構造を有するTFTを説明するための活性領域900のレイアウト図である。任意に区分した第1活性領域900Aと第2活性領域900Bとは、それぞれ斜め対称(diagonally symmetrical)である。
【0110】
図9の第1活性領域900Aは、図1Aの活性領域100と活性領域100の上下対称に配された活性領域とをゲート電極に沿って上下に連結した後、第1ソース/ドレイン電極133aと第3ソース/ドレイン電極133cとを連続して連結し、第2ソース/ドレイン電極133bと第4ソース/ドレイン電極133dとを連続して連結したような形態である。したがって、図9のI−I線に沿って切り取ったTFTの断面図は、図1Bの断面図と同じであり、図9のII−II線に沿って切り取ったTFTの断面図は、図1Cの断面図と同じであるので、図示を省略する。
【0111】
第1活性領域900Aで、第1ソース/ドレイン電極933aの一部は、ゲート電極921と重畳し、第1ソース/ドレイン電極933aの一部は、ゲート電極921とオフセットされている。また、第1活性領域900Aで、第2ソース/ドレイン電極933bの一部は、ゲート電極921と重畳し、第2ソース/ドレイン電極933bの一部は、ゲート電極921とオフセットされている。第2活性領域900Bは、第1活性領域900Aを上下対称させたものと同じである。第1活性領域900A及び第2活性領域900Bは、それらの中心に対称である構造である。
【0112】
したがって、図1Aないし図1Cの活性領域100と関連して説明したように、図9のTFTは、ゲート電極921とd9ほど離隔したオフセット領域によって、高電界がチャネル領域にかかることを防止することによって、TFTの劣化を防止し、オフ電流特性を向上させうる。また、第1ソース/ドレイン電極933aと第2ソース/ドレイン電極933bとが、ゲート電極921と重畳された部分によって、オン電流特性を向上させうる。
【0113】
そして、第1活性領域900A及び第2活性領域900Bが、それぞれそれらの中心に対称であるので、第1ソース/ドレイン電極933a、第2ソース/ドレイン電極933bに印加される電圧に対して、チャネル領域を流れる電流は、対称的である。
【0114】
一方、第1活性領域900Aと第2活性領域900Bとで、ソース/ドレイン電極933a,933bは、連結されているが、活性層(図示せず)を絶縁させることによって、電流の流れを一定経路に制限しうる。
【0115】
以上、本発明のTFTのオフセット構造のいくつの実施例を説明した。一セルの活性領域内でオフセット領域と重畳領域とが共に存在し、電極の配置を左右対称にして、オフ電流及びオン電流の特性をいずれも向上させるための構造は、前記実施例に限定されない。
【0116】
図10は、本発明の一実施例及び比較例によるTFTのゲート電圧Vgに対するチャネル電流Idsの特性をシミュレーションして比較したグラフである。図8のグラフで、COVENTIONAL TFT(◇)は、オフセット構造を有していない一般的なTFTであり、OFFSET TFT(△)は、一般的なオフセット構造を有するTFTであり、HYBRID TFT(○)は、本発明の図1Aないし図1Cで説明したオフセット構造を有するTFTである。本グラフのシミュレーションは、ATLAS素子シミュレーションを使用した。
【0117】
図10のグラフを見れば、OFFSET TFT(○)は、オフ電流が最も小さいが、オン電流も最も小さく現れる。オフセット構造を有するTFTは、オフセット領域によって、オフ電流を低めうるが、オフセット領域の高い抵抗によって、オン電流の大きさも減少させる。COVENTIONAL TFT(◇)は、オン電流が最も大きいが、漏れ電流によって、オフ電流の大きさも最も大きく現れる。HYBRID TFT(△)は、オン電流は、COVENTIONAL TFT(◇)ほど大きく、オフ電流は、OFFSET TFT(○)ほど小さく現れる。HYBRID TFT(△)の高いオン電流は、ソース/ドレインとゲート電極との重畳領域に起因し、HYBRID TFT(△)の低いオフ電流は、ソース/ドレインとゲート電極とがオフセットされた領域に起因すると判断される。
【0118】
図10のシミュレーション結果のグラフから、本発明によってオフセット領域と非オフセット領域とを同時に備えるTFTが、低いオフ電流と高いオン電流とを同時に確保できるということが分かる。
また、前述したように、全体的に対称的なソース/ドレイン電極及びゲート電極の配置を有することによって、ゲート印加電圧によって対称であるチャネル電流が得られる。
【産業上の利用可能性】
【0119】
本発明は、TFT関連の技術分野に好適に適用可能である。
【符号の説明】
【0120】
100 活性領域
100A 第1活性領域
100B 第2活性領域
111 基板
121 ゲート電極
123 ゲート絶縁膜
125 活性層
125a,125b 第1及び第2ソース/ドレイン領域
125c,125d 第3及び第4ソース/ドレイン領域
125ch_1,125ch_2 第1及び第2チャネル領域
131 オーミックコンタクト層
133a 第1ソース/ドレイン電極
133b 第2ソース/ドレイン電極
133c 第3ソース/ドレイン電極
133d 第4ソース/ドレイン電極
【特許請求の範囲】
【請求項1】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域とそれぞれ電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域とそれぞれ電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備え、
前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項2】
前記第1ソース/ドレイン電極及び第3ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極及び第4ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項1に記載の薄膜トランジスタ。
【請求項3】
前記活性層の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体を含むことを特徴とする請求項1または請求項2に記載の薄膜トランジスタ。
【請求項4】
前記活性層と前記ソース/ドレイン電極層との間のオーミックコンタクト層をさらに備えることを特徴とする請求項1ないし請求項3のいずれか1項に記載の薄膜トランジスタ。
【請求項5】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備えることを特徴とする請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。
【請求項6】
前記第1チャネル領域は、前記ゲート電極、前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれとも重畳しない第1オフセット領域を備え、前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しない第2オフセット領域を備えることを特徴とする請求項5に記載の薄膜トランジスタ。
【請求項7】
前記第2活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層に左右対称であることを特徴とする請求項1ないし請求項6のいずれか1項に記載の薄膜トランジスタ。
【請求項8】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれか一つは、前記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴とする請求項7に記載の薄膜トランジスタ。
【請求項9】
前記第1活性領域と前記第2活性領域とは、相互に絶縁されていることを特徴とする請求項1ないし請求項8のいずれか1項に記載の薄膜トランジスタ。
【請求項10】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域及び第3活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、及び前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項11】
前記第1ソース/ドレイン電極、第3ソース/ドレイン電極及び第5ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極、第4ソース/ドレイン電極及び第6ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項10に記載の薄膜トランジスタ。
【請求項12】
前記第3活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層と同じ形態であることを特徴とする請求項10または請求項11に記載の薄膜トランジスタ。
【請求項13】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳し、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のそれぞれは、前記ゲート電極とオフセットされていることを特徴とする請求項10ないし請求項12のいずれか1項に記載の薄膜トランジスタ。
【請求項14】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備え、
前記第3活性領域は、前記第5ソース/ドレイン電極下の第5ソース/ドレイン領域、前記第6ソース/ドレイン電極下の第6ソース/ドレイン領域、及び前記第5ソース/ドレイン領域と前記第6ソース/ドレイン領域との間の第3チャネル領域を備えることを特徴とする請求項10ないし請求項13のいずれか1項に記載の薄膜トランジスタ。
【請求項15】
前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項14に記載の薄膜トランジスタ。
【請求項16】
前記第1活性領域の前記ソース/ドレイン電極層、前記第2活性領域の前記ソース/ドレイン電極層及び前記第3活性領域の前記ソース/ドレイン電極層のそれぞれは、左右対称であることを特徴とする請求項15に記載の薄膜トランジスタ。
【請求項17】
前記ゲート電極の前記第2活性領域と重畳する部分は、凹状であり、前記ゲート電極の前記第1活性領域及び前記第3活性領域と重畳する部分は、凸状であることを特徴とする請求項10ないし請求項16のいずれか1項に記載の薄膜トランジスタ。
【請求項18】
前記第1活性領域、前記第2活性領域及び前記第3活性領域は、相互に絶縁されていることを特徴とする請求項10ないし請求項17のいずれか1項に記載の薄膜トランジスタ。
【請求項19】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域、第3活性領域及び第4活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極、及び前記第4活性領域と電気的に連結された第7ソース/ドレイン電極及び第8ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第3ソース/ドレイン電極ないし前記第6ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項20】
前記第1ソース/ドレイン電極、前記第3ソース/ドレイン電極、前記第5ソース/ドレイン電極及び前記第7ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極、前記第4ソース/ドレイン電極、前記第6ソース/ドレイン電極及び前記第8ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項19に記載の薄膜トランジスタ。
【請求項21】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備え、
前記第3活性領域は、前記第5ソース/ドレイン電極下の第5ソース/ドレイン領域、前記第6ソース/ドレイン電極下の第6ソース/ドレイン領域、及び前記第5ソース/ドレイン領域と前記第6ソース/ドレイン領域との間の第3チャネル領域を備え、
前記第4活性領域は、前記第7ソース/ドレイン電極下の第7ソース/ドレイン領域、前記第8ソース/ドレイン電極下の第8ソース/ドレイン領域、及び前記第7ソース/ドレイン領域と前記第8ソース/ドレイン領域との間の第4チャネル領域を備えることを特徴とする請求項19または請求項20に記載の薄膜トランジスタ。
【請求項22】
前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しない第1オフセット領域を備え、
前記第3チャネル領域は、前記ゲート電極、前記第5ソース/ドレイン電極及び前記第6ソース/ドレイン電極のうちいずれとも重畳しない第2オフセット領域を備えることを特徴とする請求項21に記載の薄膜トランジスタ。
【請求項23】
前記第3活性領域の前記ソース/ドレイン電極層は、前記第2活性領域の前記ソース/ドレイン電極層と左右対称であり、前記第4活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層と左右対称であることを特徴とする請求項22に記載の薄膜トランジスタ。
【請求項24】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳することを特徴とする請求項23に記載の薄膜トランジスタ。
【請求項25】
前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のいずれか一つは、前記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴とする請求項23または請求項24に記載の薄膜トランジスタ。
【請求項26】
前記ゲート電極の前記第1活性領域及び前記第2活性領域と重畳する部分は、凸状であり、前記ゲート電極の前記第3活性領域及び前記第4活性領域と重畳する部分は、凹状であることを特徴とする請求項19ないし請求項25のいずれか1項に記載の薄膜トランジスタ。
【請求項27】
前記第1活性領域、前記第2活性領域、前記第3活性領域及び前記第4活性領域は、相互絶縁されていることを特徴とする請求項19ないし請求項26のいずれか1項に記載の薄膜トランジスタ。
【請求項28】
前記ゲート電極は、相互平行な第1ゲート電極及び第2ゲート電極を備えることを特徴とする請求項2ないし請求項18のいずれか1項に記載の薄膜トランジスタ。
【請求項29】
前記第2活性領域のソース/ドレイン電極層は、前記第1活性領域のソース/ドレイン電極層と左右対称であることを特徴とする請求項28に記載の薄膜トランジスタ。
【請求項30】
前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極とオフセットされていることを特徴とする請求項29に記載の薄膜トランジスタ。
【請求項31】
前記第2ゲート電極は、前記第1ゲート電極に斜め対称(diagonally symmetrical)であることを特徴とする請求項29または請求項30に記載の薄膜トランジスタ。
【請求項32】
前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第1活性領域と絶縁された第1オフセット電極、及び前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第2活性領域と絶縁された第2オフセット電極をさらに備えることを特徴とする請求項31に記載の薄膜トランジスタ。
【請求項33】
前記第1活性領域と前記第2活性領域とは、相互に絶縁されていることを特徴とする請求項31または請求項32に記載の薄膜トランジスタ。
【請求項34】
相互平行な第1ゲート電極及び第2ゲート電極を含むゲート電極と、
前記第1ゲート電極及び前記第2ゲート電極とそれぞれ一部重畳する活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記活性層と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極を備えるソース/ドレイン電極層と、
前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極と一部重畳し、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項35】
前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えることを特徴とする請求項34に記載の薄膜トランジスタ。
【請求項36】
前記活性層は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間のチャネル領域を備えることを特徴とする請求項34または請求項35に記載の薄膜トランジスタ。
【請求項37】
前記チャネル領域は、前記第1ゲート電極、前記第2ゲート電極、前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項34ないし請求項36のいずれか1項に記載の薄膜トランジスタ。
【請求項38】
前記活性層上で前記第1ソース/ドレイン電極と前記第3ソース/ドレイン電極とが相互に連結されており、前記第2ソース/ドレイン電極と前記第4ソース/ドレイン電極とが相互に連結されていることを特徴とする請求項1ないし請求項18のいずれか1項に記載の薄膜トランジスタ。
【請求項39】
上下対称になるように、請求項38に記載の二つの薄膜トランジスタが前記ゲート電極に沿って連結されている薄膜トランジスタ。
【請求項1】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳する第1活性領域及び第2活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域とそれぞれ電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域とそれぞれ電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極を備えるソース/ドレイン電極層と、を備え、
前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項2】
前記第1ソース/ドレイン電極及び第3ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極及び第4ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項1に記載の薄膜トランジスタ。
【請求項3】
前記活性層の物質は、非晶質シリコン、多結晶シリコン、マイクロ結晶性シリコン、酸化物半導体または有機半導体を含むことを特徴とする請求項1または請求項2に記載の薄膜トランジスタ。
【請求項4】
前記活性層と前記ソース/ドレイン電極層との間のオーミックコンタクト層をさらに備えることを特徴とする請求項1ないし請求項3のいずれか1項に記載の薄膜トランジスタ。
【請求項5】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備えることを特徴とする請求項1ないし請求項4のいずれか1項に記載の薄膜トランジスタ。
【請求項6】
前記第1チャネル領域は、前記ゲート電極、前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれとも重畳しない第1オフセット領域を備え、前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しない第2オフセット領域を備えることを特徴とする請求項5に記載の薄膜トランジスタ。
【請求項7】
前記第2活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層に左右対称であることを特徴とする請求項1ないし請求項6のいずれか1項に記載の薄膜トランジスタ。
【請求項8】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれか一つは、前記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴とする請求項7に記載の薄膜トランジスタ。
【請求項9】
前記第1活性領域と前記第2活性領域とは、相互に絶縁されていることを特徴とする請求項1ないし請求項8のいずれか1項に記載の薄膜トランジスタ。
【請求項10】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域及び第3活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、及び前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第1ソース/ドレイン電極ないし前記第4ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項11】
前記第1ソース/ドレイン電極、第3ソース/ドレイン電極及び第5ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極、第4ソース/ドレイン電極及び第6ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項10に記載の薄膜トランジスタ。
【請求項12】
前記第3活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層と同じ形態であることを特徴とする請求項10または請求項11に記載の薄膜トランジスタ。
【請求項13】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳し、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のそれぞれは、前記ゲート電極とオフセットされていることを特徴とする請求項10ないし請求項12のいずれか1項に記載の薄膜トランジスタ。
【請求項14】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備え、
前記第3活性領域は、前記第5ソース/ドレイン電極下の第5ソース/ドレイン領域、前記第6ソース/ドレイン電極下の第6ソース/ドレイン領域、及び前記第5ソース/ドレイン領域と前記第6ソース/ドレイン領域との間の第3チャネル領域を備えることを特徴とする請求項10ないし請求項13のいずれか1項に記載の薄膜トランジスタ。
【請求項15】
前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項14に記載の薄膜トランジスタ。
【請求項16】
前記第1活性領域の前記ソース/ドレイン電極層、前記第2活性領域の前記ソース/ドレイン電極層及び前記第3活性領域の前記ソース/ドレイン電極層のそれぞれは、左右対称であることを特徴とする請求項15に記載の薄膜トランジスタ。
【請求項17】
前記ゲート電極の前記第2活性領域と重畳する部分は、凹状であり、前記ゲート電極の前記第1活性領域及び前記第3活性領域と重畳する部分は、凸状であることを特徴とする請求項10ないし請求項16のいずれか1項に記載の薄膜トランジスタ。
【請求項18】
前記第1活性領域、前記第2活性領域及び前記第3活性領域は、相互に絶縁されていることを特徴とする請求項10ないし請求項17のいずれか1項に記載の薄膜トランジスタ。
【請求項19】
ゲート電極と、
それぞれ前記ゲート電極と一部重畳し、順次に配された第1活性領域、第2活性領域、第3活性領域及び第4活性領域を備える活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記第1活性領域と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極、前記第2活性領域と電気的に連結された第3ソース/ドレイン電極及び第4ソース/ドレイン電極、前記第3活性領域と電気的に連結された第5ソース/ドレイン電極及び第6ソース/ドレイン電極、及び前記第4活性領域と電気的に連結された第7ソース/ドレイン電極及び第8ソース/ドレイン電極を含むソース/ドレイン電極層と、を備え、
前記第3ソース/ドレイン電極ないし前記第6ソース/ドレイン電極のいずれか二つは、前記ゲート電極と一部重畳し、他の二つは、前記ゲート電極とオフセットされており、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項20】
前記第1ソース/ドレイン電極、前記第3ソース/ドレイン電極、前記第5ソース/ドレイン電極及び前記第7ソース/ドレイン電極は、相互同じ電圧がかかるように電気的に連結されており、前記第2ソース/ドレイン電極、前記第4ソース/ドレイン電極、前記第6ソース/ドレイン電極及び前記第8ソース/ドレイン電極は、相互に同じ電圧がかかるように電気的に連結されていることを特徴とする請求項19に記載の薄膜トランジスタ。
【請求項21】
前記第1活性領域は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の第1チャネル領域を備え、
前記第2活性領域は、前記第3ソース/ドレイン電極下の第3ソース/ドレイン領域、前記第4ソース/ドレイン電極下の第4ソース/ドレイン領域、及び前記第3ソース/ドレイン領域と前記第4ソース/ドレイン領域との間の第2チャネル領域を備え、
前記第3活性領域は、前記第5ソース/ドレイン電極下の第5ソース/ドレイン領域、前記第6ソース/ドレイン電極下の第6ソース/ドレイン領域、及び前記第5ソース/ドレイン領域と前記第6ソース/ドレイン領域との間の第3チャネル領域を備え、
前記第4活性領域は、前記第7ソース/ドレイン電極下の第7ソース/ドレイン領域、前記第8ソース/ドレイン電極下の第8ソース/ドレイン領域、及び前記第7ソース/ドレイン領域と前記第8ソース/ドレイン領域との間の第4チャネル領域を備えることを特徴とする請求項19または請求項20に記載の薄膜トランジスタ。
【請求項22】
前記第2チャネル領域は、前記ゲート電極、前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のうちいずれとも重畳しない第1オフセット領域を備え、
前記第3チャネル領域は、前記ゲート電極、前記第5ソース/ドレイン電極及び前記第6ソース/ドレイン電極のうちいずれとも重畳しない第2オフセット領域を備えることを特徴とする請求項21に記載の薄膜トランジスタ。
【請求項23】
前記第3活性領域の前記ソース/ドレイン電極層は、前記第2活性領域の前記ソース/ドレイン電極層と左右対称であり、前記第4活性領域の前記ソース/ドレイン電極層は、前記第1活性領域の前記ソース/ドレイン電極層と左右対称であることを特徴とする請求項22に記載の薄膜トランジスタ。
【請求項24】
前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のそれぞれは、前記ゲート電極と一部重畳することを特徴とする請求項23に記載の薄膜トランジスタ。
【請求項25】
前記第3ソース/ドレイン電極及び前記第4ソース/ドレイン電極のいずれか一つは、前記ゲート電極と重畳し、他の一つは、前記ゲート電極とオフセットされていることを特徴とする請求項23または請求項24に記載の薄膜トランジスタ。
【請求項26】
前記ゲート電極の前記第1活性領域及び前記第2活性領域と重畳する部分は、凸状であり、前記ゲート電極の前記第3活性領域及び前記第4活性領域と重畳する部分は、凹状であることを特徴とする請求項19ないし請求項25のいずれか1項に記載の薄膜トランジスタ。
【請求項27】
前記第1活性領域、前記第2活性領域、前記第3活性領域及び前記第4活性領域は、相互絶縁されていることを特徴とする請求項19ないし請求項26のいずれか1項に記載の薄膜トランジスタ。
【請求項28】
前記ゲート電極は、相互平行な第1ゲート電極及び第2ゲート電極を備えることを特徴とする請求項2ないし請求項18のいずれか1項に記載の薄膜トランジスタ。
【請求項29】
前記第2活性領域のソース/ドレイン電極層は、前記第1活性領域のソース/ドレイン電極層と左右対称であることを特徴とする請求項28に記載の薄膜トランジスタ。
【請求項30】
前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極とオフセットされていることを特徴とする請求項29に記載の薄膜トランジスタ。
【請求項31】
前記第2ゲート電極は、前記第1ゲート電極に斜め対称(diagonally symmetrical)であることを特徴とする請求項29または請求項30に記載の薄膜トランジスタ。
【請求項32】
前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第1活性領域と絶縁された第1オフセット電極、及び前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳され、前記第2活性領域と絶縁された第2オフセット電極をさらに備えることを特徴とする請求項31に記載の薄膜トランジスタ。
【請求項33】
前記第1活性領域と前記第2活性領域とは、相互に絶縁されていることを特徴とする請求項31または請求項32に記載の薄膜トランジスタ。
【請求項34】
相互平行な第1ゲート電極及び第2ゲート電極を含むゲート電極と、
前記第1ゲート電極及び前記第2ゲート電極とそれぞれ一部重畳する活性層と、
前記ゲート電極と前記活性層との間のゲート絶縁膜と、
前記活性層と電気的に連結された第1ソース/ドレイン電極及び第2ソース/ドレイン電極を備えるソース/ドレイン電極層と、
前記第1ソース/ドレイン電極は、前記第1ゲート電極と一部重畳し、前記第2ソース/ドレイン電極は、前記第2ゲート電極と一部重畳し、
前記ソース/ドレイン電極の配置は、前記前記ソース/ドレイン電極層の中心に対称である薄膜トランジスタ。
【請求項35】
前記第1ゲート電極と前記第2ゲート電極との間の領域と重畳し、前記活性層から絶縁されたオフセット電極をさらに備えることを特徴とする請求項34に記載の薄膜トランジスタ。
【請求項36】
前記活性層は、前記第1ソース/ドレイン電極下の第1ソース/ドレイン領域、前記第2ソース/ドレイン電極下の第2ソース/ドレイン領域、及び前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間のチャネル領域を備えることを特徴とする請求項34または請求項35に記載の薄膜トランジスタ。
【請求項37】
前記チャネル領域は、前記第1ゲート電極、前記第2ゲート電極、前記第1ソース/ドレイン電極及び前記第2ソース/ドレイン電極のうちいずれとも重畳しないオフセット領域を備えることを特徴とする請求項34ないし請求項36のいずれか1項に記載の薄膜トランジスタ。
【請求項38】
前記活性層上で前記第1ソース/ドレイン電極と前記第3ソース/ドレイン電極とが相互に連結されており、前記第2ソース/ドレイン電極と前記第4ソース/ドレイン電極とが相互に連結されていることを特徴とする請求項1ないし請求項18のいずれか1項に記載の薄膜トランジスタ。
【請求項39】
上下対称になるように、請求項38に記載の二つの薄膜トランジスタが前記ゲート電極に沿って連結されている薄膜トランジスタ。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【公開番号】特開2011−258926(P2011−258926A)
【公開日】平成23年12月22日(2011.12.22)
【国際特許分類】
【出願番号】特願2011−86228(P2011−86228)
【出願日】平成23年4月8日(2011.4.8)
【出願人】(308040351)三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Samsung Mobile Display Co., Ltd.
【住所又は居所原語表記】San #24 Nongseo−Dong,Giheung−Gu,Yongin−City,Gyeonggi−Do 446−711 Republic of KOREA
【Fターム(参考)】
【公開日】平成23年12月22日(2011.12.22)
【国際特許分類】
【出願日】平成23年4月8日(2011.4.8)
【出願人】(308040351)三星モバイルディスプレイ株式會社 (764)
【氏名又は名称原語表記】Samsung Mobile Display Co., Ltd.
【住所又は居所原語表記】San #24 Nongseo−Dong,Giheung−Gu,Yongin−City,Gyeonggi−Do 446−711 Republic of KOREA
【Fターム(参考)】
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