半導体装置およびその製造方法
【課題】イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備えている。さらに、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備えている。また、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備えている。
【解決手段】実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備えている。さらに、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備えている。また、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施の形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
入力される電流を整流して出力する半導体整流装置には、pn接合を有するPiNダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード(SBD)がある。そして、ショットキーバリアダイオードにおいて、半導体層(例えばn型)/金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域(例えばp型)を配置したJBS(Junction Barrier Schottochy barrier diode)がある。さらに、JBSの不純物領域(例えばp型)と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル(Vbi)を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたMPS(Merged PiN−diode Schottky−diode)がある。
【0003】
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素(以下、SiCとも記述する)を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はSiに対して広いバンドギャップを有し、Siよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【0004】
MPSでは、一般に上述した不純物領域は不純物をイオン注入することにより形成する。もっとも、イオン注入により形成される高濃度の不純物領域にはイオン注入ダメージが存在する。このため、半導体整流装置のオン電圧が増加したり、オフ状態からオン状態に切り替わる際にホールの注入が遅れスイッチングロスが増加したりするという問題がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2009−535853号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備える。そして、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備える。さらに、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備える。
【図面の簡単な説明】
【0008】
【図1】実施の形態の半導体装置の断面図である。
【図2】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図3】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図4】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図5】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図6】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図7】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図8】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図9】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図10】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図11】実施の形態の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【0010】
本実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備えている。さらに、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備えている。また、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備えている。
【0011】
本実施の形態の半導体装置では、不純物領域がイオン注入でなくエピタキシャル成長により形成されることで、イオン注入ダメージに起因する損失を抑制することが可能となる。また、第2の半導体層を凹部の底面の少なくとも角部に設けることで、電界集中による耐圧劣化を抑制することが可能となる。
【0012】
なお、以下、半導体基板、第1、第2および第3の半導体層が炭化珪素(SiC)であり、第1の導電型がn型、第2の導電型がp型であるMPSを例に説明する。
【0013】
図1は実施の形態の半導体装置の断面図である。
【0014】
図1に示すように、実施の形態の半導体装置であるMPS10は、例えばn型で六方晶の4H−SiC基板12の上面に、ドリフト層としてn型のSiC層(第1の半導体層:以下、n−型SiC層とも称する)14がエピタキシャル成長により形成されている。SiC基板12およびn−型SiC層14は、例えばN(窒素)を不純物として含有している。
【0015】
n−型SiC層14は、SiC基板12よりも不純物濃度が低い。n+型のSiC基板12は、不純物濃度が、例えば、1E+18〜1E+20atoms/cm3の低抵抗基板である。そして、n−型SiC層14は、例えば、不純物濃度が8E+14atoms/cm3〜1E+17atoms/cm3、厚さは5μm〜100μmである。
【0016】
そして、n−型SiC層14上に、エピタキシャル成長により形成されるp型のSiC層(第2の半導体層:以下、p−型SiC層とも称する)16が存在する。p−型SiC層16の厚さは、例えば、0.1〜2.0μmである。
【0017】
さらに、p−型SiC層16上にエピタキシャル成長により形成され、p−型SiC層16よりも不純物濃度の高いp型のSiC層(第3の半導体層:以下、p+型SiC層とも称する)18が存在する。p+型SiC層18の厚さは、例えば、1〜5μmである。ホールの注入効率を上げる観点からは、3μm以上であることが望ましい。
【0018】
なお、p−型SiC層16およびp+型SiC層18のp型不純物は、例えば、Al(アルミニウム)またはB(ボロン)である。
【0019】
そして、p+型SiC層18に、少なくともその側面とその底面とが交わる角部が、p−型SiC層16内にある凹部が形成されている。なお、底部の一部にn−型SiC層14が露出していてもかまわない。
【0020】
さらに、p+型SiC層18の上面に接する第1の電極20が設けられている。p+型SiC層18と第1の電極20とはオーミック接合を形成する。第1の電極20は、p+型SiC層18とオーミック接合する材料であればかまわないが、例えば、Ni、AlまたはTi/Al等の金属材料で形成される。
【0021】
また、凹部の底面においてp−型SiC層16に接し、かつ、一部が第1の電極20と接続される第2の電極22が設けられている。p−型SiC層16と第2の電極22とはショットキー接合を形成する。第2の電極22は、p−型SiC層16とショットキー接合する材料であればかまわないが。例えば、Ti、Ni、Mo、W、Ta等の金属材料、または、それらのシリサイドで形成される。
【0022】
なお、p+型SiC層18の不純物濃度は、1E18〜1E21atoms/cm3程度であることが、第1の電極20との良好なオーミック接合を実現する観点から望ましい。
【0023】
また、p−型SiC層16の不純物濃度は、n−型SiC層14の不純物濃度よりも0.5〜1桁高く、かつ、5E+17atoms/cm3以下であることが第2の電極22との良好なショットキー接合を実現する観点から望ましい。
【0024】
そして、SiC基板12の下面に接する第3の電極24が設けられている。SiC基板12と第3の電極24とはオーミック接合を形成する。第3の電極24は、SiC基板12とオーミック接合する材料であればかまわないが、例えば、Ni、AlまたはTi/Al等の金属材料で形成される。
【0025】
MPS10の素子端部は耐圧構造としてメサ型形状となっており、第1の高抵抗領域26と、第1の高抵抗領域26上の、例えば、シリコン酸化膜である絶縁膜28が設けられている。
【0026】
また、図1に示すように、凹部の角部のp−型SiC層16内にn−型SiC層14よりも高抵抗の第2の高抵抗領域30が設けられていることが望ましい。
【0027】
第2の電極22上には、アノード電極となる第1のパッド電極32が形成される。例えば、Alによるワイヤボンディングを行う場合には、材料としてAlが用いられる。
【0028】
また、第3の電極24下には、カソード電極となる第2のパッド電極34が形成される。例えば、半田などでマウントする場合は、材料としてTi/Ni/Alが用いられる。
【0029】
実施の形態のMPS10において、カソード電極に対してアノード電極が正になるよう電圧を印加した場合、まずはショットキー電極である第2の電極22からp−型SiC層16もしくはn−型SiC層14とのショットキー障壁を越えた電子がアノード電極からカソード電極に流れ、順方向動作をする。p−型SiC層16と第2の電極22間はp−型SiC層16の濃度によりショットキー障壁が変化する。p濃度が低い場合にはショットキー特性を示す。n−型SiC層14とp−型SiC層16の両方が第2の電極22にショットキー接合している場合には、接合面積比と個々のショットキー障壁により電流が流れる。
【0030】
また、p+型SiC層18とオーミック電極である第1の電極20がなすオーミック接合の幅が広い場合には電圧を上げていくとある点からp+型SiC層18からホールが注入され、オーミック特性へシフトが起こる。この際、p+型SiC層18がイオン注入によって作られている場合、ダメージ層によりホールのキャリアライフタイムが小さく注入効率が落ちる。
【0031】
もっとも、実施の形態のMPS10では、ホールの注入経路であるp+型SiC層18およびp−型SiC層16およびn−型SiC層14はすべてエピタキシャル成長で作られている。よって、SiCのホールが持つ本来のライフタイムを保つことができ注入効率を高く維持できる。
【0032】
また、カソード電極に対してアノード電極が負になるよう電圧を印加した場合、少なくともp+型SiC層18およびp−型SiC層16を、凹部形成のためエッチング処理した際にできるノッチや角の存在により、本来のn−型SiC層がもつ耐圧よりも低い点で上記ノッチや角の領域にて電界集中が起こり素子に電流が流れてしまうおそれがある。
【0033】
そこで、凹部の角部がp−型SiC層16で覆われるようにすることで、角部での電界集中に起因するリーク電流の増加や耐圧の劣化を抑制することが可能となる。そして、さらに凹部の角部に第2の高抵抗領域30を設けることにより、角部での電界集中が一層緩和され、リーク電流の増加や耐圧の劣化を一層抑制することが可能となる。
【0034】
また、素子終端部にも第1の高抵抗領域26を設けて耐圧低下を抑制していることにより、高い耐圧を維持することができる。
【0035】
なお、実施の形態において、図1に示すように、凹部の側面が順テーパ形状を有することが望ましい。この形状により、さらに、角部での電界集中が緩和されるからである。
【0036】
さらに、スイッチング動作をする際、特に逆方向状態から順方向状態にシフトする場合にはp+型SiC層18からのホールの注入が遅れると過渡的に大きなオン電圧が発生してスイッチングロスが大きくなる。もっとも、上述したようにホールの注入経路はすべてエピタキシャル層で作製されているためスイッチングロスの小さいMPSが完成する。
【0037】
以上のように、実施の形態の半導体装置によれば。イオン注入ダメージが存在しないため、イオン注入によるダメージ起因のスイッチングロスの増加は生じない、低損失な半導体装置が実現可能である。また、同時に、リーク電流が減少し、高い耐圧を有する半導体装置が実現可能である。
【0038】
図2〜図11は、実施の形態の半導体装置の製造方法を示す工程断面図である。以下、本実施の形態の半導体装置の製造方法について、図2〜図11を参照しつつ説明する。
【0039】
まず、昇華法などで作成されたバルクSiC基板12上に、バッファ層(図示せず)およびSiC基板12よりも低不純物濃度のn−型SiC層14をエピタキシャル成長により形成する。続いて、n−型SiC層14上にp−型SiC層16をエピタキシャル成長により形成する。さらに、p−型SiC層16上に、p−型SiC層16よりも高不純物濃度のp+型SiC層18をエピタキシャル成長により形成する(図2)。
【0040】
次に、エッチングのマスク材40を形成し、耐圧構造であるメサ型形状部分の加工を行う。加工には、例えば、RIEなどのイオン性エッチングを用い、F系およびCl系のエッチングガスで、p+型SiC層18およびp−型SiC層16のエッチングを行う(図3)
【0041】
次に、マスク材40を残存させたまま、ArまたはBの室温イオン注入を行う。マスク材40の残厚が少ない場合には、別途レジストマスク等でイオン注入マスクを形成してもかまわない。このイオン注入により第1の高抵抗領域26を形成する(図4)。
【0042】
次に、活性領域のp+型SiC層18をエッチングするためのマスク材42を形成し、エッチングにより、少なくとも側面と底面との角部がp−型SiC層16内にある凹部を形成する。すなわち、エッチングによってできる角部や角部のノッチ、サブトレンチはp−型SiC層16内で吸収される条件でエッチングを行う(図5)。このとき、凹部の側面が順テーパ形状を有するようエッチングすることが望ましい。
【0043】
その後、凹部の側面と底面との角部が露出するようなマスク材44を形成する(図6)。その後、このマスク材44を用いて、角部に選択的にArまたはBの室温イオン注入を行う。その後、1200℃以下の低温熱処理により不純物の活性化を行い、第2の高抵抗領域30を形成する(図7)。
【0044】
次に、酸化またはCVD膜の堆積により、パシベーション膜となる絶縁膜46を形成する。この後、p+型SiC層18の上面の一部を開口する(図8)。
【0045】
p+型SiC層18の上面の開口された領域に、p+型SiC層18に接し、オーミック電極となる第1の電極20を形成する。この時、SiC基板12の下面に、オーミック電極となる第3の電極24を形成する(図9)。
【0046】
その後、1050℃以下の低温熱処理によりオーミック接合の完成を行う。
【0047】
次に、凹部を被覆していた絶縁膜46を除去する(図10)。凹部の底面において、p−型SiC層16またはn−型SiC層14と接し、第1の電極20と接続されるショットキー電極となる第2の電極22を形成する(図11)。
【0048】
その後、第2の電極22上に第1のパッド電極32を形成し、第3の電極24下に第2のパッド電極34を形成して図1に示す実施の形態のMPS10が製造される。
【0049】
上記製造方法によれば、n−型SiC層14、p−型SiC層16、p+型SiC層18がすべてエピタキシャル成長により形成されることで、低損失な半導体装置が実現される。また、p−型SiC層16、第1の高抵抗領域26、第2の高抵抗領域30を設けることでリーク電流が抑制され、高耐圧の半導体装置が実現される。さらに、シリコンプロセスと同様の、室温イオン注入と1200℃以下の熱処理という低温プロセスでの製造可能となる。したがって、高コストの製造設備や製造工程が不要になる。よって、半導体装置の製造コストが低減される。
【0050】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0051】
例えば、実施の形態においては、第1導電型をn型、第2導電型をp型とする半導体整流装置を例に説明したが、第1導電型をp型、第2導電型をn型とする半導体装置であっても構わない。
【0052】
また、実施の形態では、半導体として炭化珪素(SiC)を例に説明したが、その他の半導体である窒化ガリウム(GaN)、シリコン(Si)、ダイヤモンド等を適用することも可能である。
【0053】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【0054】
10 MPS
12 SiC基板(半導体基板)
14 n−型SiC層(第1の半導体層)
16 p−型SiC層(第2の半導体層)
18 p+型SiC層(第3の半導体層)
20 第1の電極
22 第2の電極
24 第3の電極
26 第1の高抵抗領域
28 絶縁膜
30 第2の高抵抗領域
【技術分野】
【0001】
本発明の実施の形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
入力される電流を整流して出力する半導体整流装置には、pn接合を有するPiNダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード(SBD)がある。そして、ショットキーバリアダイオードにおいて、半導体層(例えばn型)/金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域(例えばp型)を配置したJBS(Junction Barrier Schottochy barrier diode)がある。さらに、JBSの不純物領域(例えばp型)と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル(Vbi)を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたMPS(Merged PiN−diode Schottky−diode)がある。
【0003】
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素(以下、SiCとも記述する)を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はSiに対して広いバンドギャップを有し、Siよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【0004】
MPSでは、一般に上述した不純物領域は不純物をイオン注入することにより形成する。もっとも、イオン注入により形成される高濃度の不純物領域にはイオン注入ダメージが存在する。このため、半導体整流装置のオン電圧が増加したり、オフ状態からオン状態に切り替わる際にホールの注入が遅れスイッチングロスが増加したりするという問題がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2009−535853号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、イオン注入ダメージにより生ずる損失が抑制された低損失な半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備える。そして、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備える。さらに、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備える。
【図面の簡単な説明】
【0008】
【図1】実施の形態の半導体装置の断面図である。
【図2】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図3】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図4】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図5】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図6】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図7】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図8】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図9】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図10】実施の形態の半導体装置の製造方法を示す工程断面図である。
【図11】実施の形態の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【0010】
本実施の形態の半導体装置は、第1導電型の半導体基板と、半導体基板の上面に形成され、半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、第2の半導体層上にエピタキシャル成長により形成され、第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、を備えている。さらに、第3の半導体層に形成され、少なくとも側面と底面との角部が第2の半導体層内にある凹部を備えている。また、第3の半導体層に接する第1の電極と、凹部の底面において、第2の半導体層と接し、第1の電極と接続される第2の電極と、半導体基板の下面に接する第3の電極と、を備えている。
【0011】
本実施の形態の半導体装置では、不純物領域がイオン注入でなくエピタキシャル成長により形成されることで、イオン注入ダメージに起因する損失を抑制することが可能となる。また、第2の半導体層を凹部の底面の少なくとも角部に設けることで、電界集中による耐圧劣化を抑制することが可能となる。
【0012】
なお、以下、半導体基板、第1、第2および第3の半導体層が炭化珪素(SiC)であり、第1の導電型がn型、第2の導電型がp型であるMPSを例に説明する。
【0013】
図1は実施の形態の半導体装置の断面図である。
【0014】
図1に示すように、実施の形態の半導体装置であるMPS10は、例えばn型で六方晶の4H−SiC基板12の上面に、ドリフト層としてn型のSiC層(第1の半導体層:以下、n−型SiC層とも称する)14がエピタキシャル成長により形成されている。SiC基板12およびn−型SiC層14は、例えばN(窒素)を不純物として含有している。
【0015】
n−型SiC層14は、SiC基板12よりも不純物濃度が低い。n+型のSiC基板12は、不純物濃度が、例えば、1E+18〜1E+20atoms/cm3の低抵抗基板である。そして、n−型SiC層14は、例えば、不純物濃度が8E+14atoms/cm3〜1E+17atoms/cm3、厚さは5μm〜100μmである。
【0016】
そして、n−型SiC層14上に、エピタキシャル成長により形成されるp型のSiC層(第2の半導体層:以下、p−型SiC層とも称する)16が存在する。p−型SiC層16の厚さは、例えば、0.1〜2.0μmである。
【0017】
さらに、p−型SiC層16上にエピタキシャル成長により形成され、p−型SiC層16よりも不純物濃度の高いp型のSiC層(第3の半導体層:以下、p+型SiC層とも称する)18が存在する。p+型SiC層18の厚さは、例えば、1〜5μmである。ホールの注入効率を上げる観点からは、3μm以上であることが望ましい。
【0018】
なお、p−型SiC層16およびp+型SiC層18のp型不純物は、例えば、Al(アルミニウム)またはB(ボロン)である。
【0019】
そして、p+型SiC層18に、少なくともその側面とその底面とが交わる角部が、p−型SiC層16内にある凹部が形成されている。なお、底部の一部にn−型SiC層14が露出していてもかまわない。
【0020】
さらに、p+型SiC層18の上面に接する第1の電極20が設けられている。p+型SiC層18と第1の電極20とはオーミック接合を形成する。第1の電極20は、p+型SiC層18とオーミック接合する材料であればかまわないが、例えば、Ni、AlまたはTi/Al等の金属材料で形成される。
【0021】
また、凹部の底面においてp−型SiC層16に接し、かつ、一部が第1の電極20と接続される第2の電極22が設けられている。p−型SiC層16と第2の電極22とはショットキー接合を形成する。第2の電極22は、p−型SiC層16とショットキー接合する材料であればかまわないが。例えば、Ti、Ni、Mo、W、Ta等の金属材料、または、それらのシリサイドで形成される。
【0022】
なお、p+型SiC層18の不純物濃度は、1E18〜1E21atoms/cm3程度であることが、第1の電極20との良好なオーミック接合を実現する観点から望ましい。
【0023】
また、p−型SiC層16の不純物濃度は、n−型SiC層14の不純物濃度よりも0.5〜1桁高く、かつ、5E+17atoms/cm3以下であることが第2の電極22との良好なショットキー接合を実現する観点から望ましい。
【0024】
そして、SiC基板12の下面に接する第3の電極24が設けられている。SiC基板12と第3の電極24とはオーミック接合を形成する。第3の電極24は、SiC基板12とオーミック接合する材料であればかまわないが、例えば、Ni、AlまたはTi/Al等の金属材料で形成される。
【0025】
MPS10の素子端部は耐圧構造としてメサ型形状となっており、第1の高抵抗領域26と、第1の高抵抗領域26上の、例えば、シリコン酸化膜である絶縁膜28が設けられている。
【0026】
また、図1に示すように、凹部の角部のp−型SiC層16内にn−型SiC層14よりも高抵抗の第2の高抵抗領域30が設けられていることが望ましい。
【0027】
第2の電極22上には、アノード電極となる第1のパッド電極32が形成される。例えば、Alによるワイヤボンディングを行う場合には、材料としてAlが用いられる。
【0028】
また、第3の電極24下には、カソード電極となる第2のパッド電極34が形成される。例えば、半田などでマウントする場合は、材料としてTi/Ni/Alが用いられる。
【0029】
実施の形態のMPS10において、カソード電極に対してアノード電極が正になるよう電圧を印加した場合、まずはショットキー電極である第2の電極22からp−型SiC層16もしくはn−型SiC層14とのショットキー障壁を越えた電子がアノード電極からカソード電極に流れ、順方向動作をする。p−型SiC層16と第2の電極22間はp−型SiC層16の濃度によりショットキー障壁が変化する。p濃度が低い場合にはショットキー特性を示す。n−型SiC層14とp−型SiC層16の両方が第2の電極22にショットキー接合している場合には、接合面積比と個々のショットキー障壁により電流が流れる。
【0030】
また、p+型SiC層18とオーミック電極である第1の電極20がなすオーミック接合の幅が広い場合には電圧を上げていくとある点からp+型SiC層18からホールが注入され、オーミック特性へシフトが起こる。この際、p+型SiC層18がイオン注入によって作られている場合、ダメージ層によりホールのキャリアライフタイムが小さく注入効率が落ちる。
【0031】
もっとも、実施の形態のMPS10では、ホールの注入経路であるp+型SiC層18およびp−型SiC層16およびn−型SiC層14はすべてエピタキシャル成長で作られている。よって、SiCのホールが持つ本来のライフタイムを保つことができ注入効率を高く維持できる。
【0032】
また、カソード電極に対してアノード電極が負になるよう電圧を印加した場合、少なくともp+型SiC層18およびp−型SiC層16を、凹部形成のためエッチング処理した際にできるノッチや角の存在により、本来のn−型SiC層がもつ耐圧よりも低い点で上記ノッチや角の領域にて電界集中が起こり素子に電流が流れてしまうおそれがある。
【0033】
そこで、凹部の角部がp−型SiC層16で覆われるようにすることで、角部での電界集中に起因するリーク電流の増加や耐圧の劣化を抑制することが可能となる。そして、さらに凹部の角部に第2の高抵抗領域30を設けることにより、角部での電界集中が一層緩和され、リーク電流の増加や耐圧の劣化を一層抑制することが可能となる。
【0034】
また、素子終端部にも第1の高抵抗領域26を設けて耐圧低下を抑制していることにより、高い耐圧を維持することができる。
【0035】
なお、実施の形態において、図1に示すように、凹部の側面が順テーパ形状を有することが望ましい。この形状により、さらに、角部での電界集中が緩和されるからである。
【0036】
さらに、スイッチング動作をする際、特に逆方向状態から順方向状態にシフトする場合にはp+型SiC層18からのホールの注入が遅れると過渡的に大きなオン電圧が発生してスイッチングロスが大きくなる。もっとも、上述したようにホールの注入経路はすべてエピタキシャル層で作製されているためスイッチングロスの小さいMPSが完成する。
【0037】
以上のように、実施の形態の半導体装置によれば。イオン注入ダメージが存在しないため、イオン注入によるダメージ起因のスイッチングロスの増加は生じない、低損失な半導体装置が実現可能である。また、同時に、リーク電流が減少し、高い耐圧を有する半導体装置が実現可能である。
【0038】
図2〜図11は、実施の形態の半導体装置の製造方法を示す工程断面図である。以下、本実施の形態の半導体装置の製造方法について、図2〜図11を参照しつつ説明する。
【0039】
まず、昇華法などで作成されたバルクSiC基板12上に、バッファ層(図示せず)およびSiC基板12よりも低不純物濃度のn−型SiC層14をエピタキシャル成長により形成する。続いて、n−型SiC層14上にp−型SiC層16をエピタキシャル成長により形成する。さらに、p−型SiC層16上に、p−型SiC層16よりも高不純物濃度のp+型SiC層18をエピタキシャル成長により形成する(図2)。
【0040】
次に、エッチングのマスク材40を形成し、耐圧構造であるメサ型形状部分の加工を行う。加工には、例えば、RIEなどのイオン性エッチングを用い、F系およびCl系のエッチングガスで、p+型SiC層18およびp−型SiC層16のエッチングを行う(図3)
【0041】
次に、マスク材40を残存させたまま、ArまたはBの室温イオン注入を行う。マスク材40の残厚が少ない場合には、別途レジストマスク等でイオン注入マスクを形成してもかまわない。このイオン注入により第1の高抵抗領域26を形成する(図4)。
【0042】
次に、活性領域のp+型SiC層18をエッチングするためのマスク材42を形成し、エッチングにより、少なくとも側面と底面との角部がp−型SiC層16内にある凹部を形成する。すなわち、エッチングによってできる角部や角部のノッチ、サブトレンチはp−型SiC層16内で吸収される条件でエッチングを行う(図5)。このとき、凹部の側面が順テーパ形状を有するようエッチングすることが望ましい。
【0043】
その後、凹部の側面と底面との角部が露出するようなマスク材44を形成する(図6)。その後、このマスク材44を用いて、角部に選択的にArまたはBの室温イオン注入を行う。その後、1200℃以下の低温熱処理により不純物の活性化を行い、第2の高抵抗領域30を形成する(図7)。
【0044】
次に、酸化またはCVD膜の堆積により、パシベーション膜となる絶縁膜46を形成する。この後、p+型SiC層18の上面の一部を開口する(図8)。
【0045】
p+型SiC層18の上面の開口された領域に、p+型SiC層18に接し、オーミック電極となる第1の電極20を形成する。この時、SiC基板12の下面に、オーミック電極となる第3の電極24を形成する(図9)。
【0046】
その後、1050℃以下の低温熱処理によりオーミック接合の完成を行う。
【0047】
次に、凹部を被覆していた絶縁膜46を除去する(図10)。凹部の底面において、p−型SiC層16またはn−型SiC層14と接し、第1の電極20と接続されるショットキー電極となる第2の電極22を形成する(図11)。
【0048】
その後、第2の電極22上に第1のパッド電極32を形成し、第3の電極24下に第2のパッド電極34を形成して図1に示す実施の形態のMPS10が製造される。
【0049】
上記製造方法によれば、n−型SiC層14、p−型SiC層16、p+型SiC層18がすべてエピタキシャル成長により形成されることで、低損失な半導体装置が実現される。また、p−型SiC層16、第1の高抵抗領域26、第2の高抵抗領域30を設けることでリーク電流が抑制され、高耐圧の半導体装置が実現される。さらに、シリコンプロセスと同様の、室温イオン注入と1200℃以下の熱処理という低温プロセスでの製造可能となる。したがって、高コストの製造設備や製造工程が不要になる。よって、半導体装置の製造コストが低減される。
【0050】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【0051】
例えば、実施の形態においては、第1導電型をn型、第2導電型をp型とする半導体整流装置を例に説明したが、第1導電型をp型、第2導電型をn型とする半導体装置であっても構わない。
【0052】
また、実施の形態では、半導体として炭化珪素(SiC)を例に説明したが、その他の半導体である窒化ガリウム(GaN)、シリコン(Si)、ダイヤモンド等を適用することも可能である。
【0053】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【0054】
10 MPS
12 SiC基板(半導体基板)
14 n−型SiC層(第1の半導体層)
16 p−型SiC層(第2の半導体層)
18 p+型SiC層(第3の半導体層)
20 第1の電極
22 第2の電極
24 第3の電極
26 第1の高抵抗領域
28 絶縁膜
30 第2の高抵抗領域
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板と、
前記半導体基板の上面に形成され、前記半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、
前記第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、
前記第2の半導体層上にエピタキシャル成長により形成され、前記第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、
前記第3の半導体層に形成され、少なくとも側面と底面との角部が前記第2の半導体層内にある凹部と、
前記第3の半導体層に接する第1の電極と、
前記凹部の底面において、前記第2の半導体層と接し、前記第1の電極と接続される第2の電極と、
前記半導体基板の下面に接する第3の電極と、
を有することを特徴とする半導体装置。
【請求項2】
前記第1の電極が前記第3の半導体層とオーミック接合を形成し、
前記第2の電極が前記第2の半導体層とショットキー接合を形成し、
前記第3の電極が前記半導体基板とオーミック接合を形成することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記角部の前記第2の半導体層内に前記第1の半導体層よりも高抵抗の高抵抗領域が設けられていることを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記凹部の側面が順テーパ形状を有することを特徴とする請求項1ないし請求項3いずれか一項記載の半導体装置。
【請求項5】
前記半導体基板、第1、第2および第3の半導体層が炭化珪素であることを特徴とする請求項1ないし請求項4いずれか一項記載の半導体装置。
【請求項6】
第1導電型の半導体基板上に前記半導体基板よりも低不純物濃度の第1導電型の第1の半導体層をエピタキシャル成長により形成する工程と、
前記第1の半導体層上に第2導電型の第2の半導体層をエピタキシャル成長により形成する工程と、
前記第2の半導体層上に前記第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層をエピタキシャル成長により形成する工程と、
前記第3の半導体層に少なくとも側面と底面との角部が前記第2の半導体層内にある凹部を形成する工程と、
前記第3の半導体層に接する第1の電極を形成する工程と、
前記凹部の底面において、前記第2の半導体層と接し、前記第1の電極と接続される第2の電極を形成する工程と、
前記半導体基板の下面に接する第3の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記角部に選択的に不純物をイオン注入する工程と、
1200℃以下の熱処理により前記不純物を活性化する工程と、をさらに有することを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記凹部の側面が順テーパ形状を有するようエッチングして前記凹部を形成することを特徴とする請求項6または請求項7記載の半導体装置の製造方法。
【請求項9】
前記半導体基板、第1、第2および第3の半導体層がn型の炭化珪素であり、前記イオン注入する工程において、不純物としてB(ボロン)またはAr(アルゴン)を室温イオン注入することを特徴とする請求項6ないし請求項8いずれか一項記載の半導体装置の製造方法。
【請求項1】
第1導電型の半導体基板と、
前記半導体基板の上面に形成され、前記半導体基板よりも低不純物濃度の第1導電型の第1の半導体層と、
前記第1の半導体層上にエピタキシャル成長により形成される第2導電型の第2の半導体層と、
前記第2の半導体層上にエピタキシャル成長により形成され、前記第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層と、
前記第3の半導体層に形成され、少なくとも側面と底面との角部が前記第2の半導体層内にある凹部と、
前記第3の半導体層に接する第1の電極と、
前記凹部の底面において、前記第2の半導体層と接し、前記第1の電極と接続される第2の電極と、
前記半導体基板の下面に接する第3の電極と、
を有することを特徴とする半導体装置。
【請求項2】
前記第1の電極が前記第3の半導体層とオーミック接合を形成し、
前記第2の電極が前記第2の半導体層とショットキー接合を形成し、
前記第3の電極が前記半導体基板とオーミック接合を形成することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記角部の前記第2の半導体層内に前記第1の半導体層よりも高抵抗の高抵抗領域が設けられていることを特徴とする請求項1または請求項2記載の半導体装置。
【請求項4】
前記凹部の側面が順テーパ形状を有することを特徴とする請求項1ないし請求項3いずれか一項記載の半導体装置。
【請求項5】
前記半導体基板、第1、第2および第3の半導体層が炭化珪素であることを特徴とする請求項1ないし請求項4いずれか一項記載の半導体装置。
【請求項6】
第1導電型の半導体基板上に前記半導体基板よりも低不純物濃度の第1導電型の第1の半導体層をエピタキシャル成長により形成する工程と、
前記第1の半導体層上に第2導電型の第2の半導体層をエピタキシャル成長により形成する工程と、
前記第2の半導体層上に前記第2の半導体層よりも高不純物濃度の第2導電型の第3の半導体層をエピタキシャル成長により形成する工程と、
前記第3の半導体層に少なくとも側面と底面との角部が前記第2の半導体層内にある凹部を形成する工程と、
前記第3の半導体層に接する第1の電極を形成する工程と、
前記凹部の底面において、前記第2の半導体層と接し、前記第1の電極と接続される第2の電極を形成する工程と、
前記半導体基板の下面に接する第3の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項7】
前記角部に選択的に不純物をイオン注入する工程と、
1200℃以下の熱処理により前記不純物を活性化する工程と、をさらに有することを特徴とする請求項6記載の半導体装置の製造方法。
【請求項8】
前記凹部の側面が順テーパ形状を有するようエッチングして前記凹部を形成することを特徴とする請求項6または請求項7記載の半導体装置の製造方法。
【請求項9】
前記半導体基板、第1、第2および第3の半導体層がn型の炭化珪素であり、前記イオン注入する工程において、不純物としてB(ボロン)またはAr(アルゴン)を室温イオン注入することを特徴とする請求項6ないし請求項8いずれか一項記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−59823(P2012−59823A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−199982(P2010−199982)
【出願日】平成22年9月7日(2010.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願日】平成22年9月7日(2010.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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