【課題】極めて薄い金属膜からなるエミッタおよびゲートフィンガー電極を有する圧接型ＩＧＢＴにおけるエッチングにおいて、エッチング厚さの厳密な制御を必要とすることなく、所望の厚さを有するエミッタおよびゲートフィンガー電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】圧接型半導体に用いる半導体装置の製造方法であって、Ｓｉ基板上に第１Ａｌ層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１Ａｌ層の一部をエッチングする工程と、第１Ａｌ層上にＡｌ以外の金属からなる下地層を形成する工程と、下地層上に第２Ａｌ層を形成する工程と、第２Ａｌ層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２Ａｌ層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有する。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）

【課題】低コストで高品質の半導体装置、および当該半導体装置の製造に用いる貼り合せ基板、およびこれらの製造方法を提供する。
【解決手段】半導体素子の製造方法は、単結晶半導体部材を準備する工程（Ｓ１０）と、支持基材を準備する工程（Ｓ２０）と、支持基材と単結晶半導体部材とを、炭素を含む接合層を介して接合する工程（Ｓ３０）と、単結晶半導体部材の表面にエピタキシャル層を形成する工程（Ｓ４０）と、エピタキシャル層を利用して半導体素子を形成する工程（Ｓ５０）と、半導体素子を形成する工程（Ｓ５０）の後、接合層を酸化することにより分解して支持基材から単結晶半導体部材を分離する工程（Ｓ６０）と、支持基材から分離された単結晶半導体部材を分割する工程（Ｓ８０）とを備える。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

【課題】低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置を提供する。
【解決手段】ｎ型のドレイン層１１と、ドレイン層１１の主面に配設され、ドレイン層１１よりも不純物濃度が低いｎ型のドリフト層１２と、ドリフト層１２上に配設されたｐ型のベース層１３と、ベース層１３の表面領域に配設され、ドリフト層１２よりも不純物濃度が高いｎ型のソース層１４と、ソース層１４及びベース層１３を貫通し、ドリフト層１２に達する深さを有して配設されたストライプ状のゲートトレンチ１６と、ゲートトレンチ１６を形成する側面及び底面に沿って配設されたトレンチ形状のゲート絶縁膜１７と、ゲート絶縁膜１７の開口幅の狭い対向する側面に設けられた触媒層１８と、トレンチ形状のゲート絶縁膜１７内に、触媒層１８に接続されたカーボンナノチューブ１９が配設されたゲート電極２１とを備える。 （もっと読む）

【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。 （もっと読む）

【課題】裏面電極／半導体基板の間のエネルギー障壁が低く、半導体デバイスのオン抵抗が低減され、裏面電極の露出面の耐腐食性が良好で、かつ、裏面電極と半導体基板との密着性が良好で、裏面電極の材料コストを抑えることが可能な半導体デバイスを提供する。
【解決手段】裏面電極３００は、Ｓｉ基板１０１側から順にＴｉシリサイド層３０１とＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造、又はＳｉ基板１０１側から順にＴｉシリサイド層３０１とＮｉ層３０３とＡｇ層３０４とＡｕ層３０５とが積層された積層構造を有する。裏面電極３００は、Ｓｉ基板１０１にＴｉ層３０２とＮｉ層３０３とＡｇ層３０４とを順次成膜した後にシンター処理を行ってＴｉシリサイド層３０１を生成し、その後Ａｕ層３０５を成膜して製造されたものであることが好ましい。 （もっと読む）

【課題】プレーナＭＯＳＦＥＴ、および中抜きゲート型ＭＯＳＦＥＴにおいて、リーク電流を低減する技術を提供する。
【解決手段】プレーナＭＯＳＦＥＴ（および中抜きゲート型プレーナＭＯＳＦＥＴ）において、ｎ型ソース領域のチャネルに近い領域は浅く（浅いｎ型ソース領域４）、チャネルから遠い領域は深い（深いｎ型ソース領域５）ことを特徴とする。さらに、ｐ型ウェル領域の横方向の凸部が基板表面より内部にあることを特徴とする。これにより、リーク電流の小さいプレーナＭＯＳＦＥＴ（および中抜きゲート型プレーナＭＯＳＦＥＴ）が実現できるため、これを用いた電源装置の損失低減に効果がある。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】本発明は、簡素な製造工程でありながら、ボイドを発生させずにトランジスタセルの高密度化を実現する半導体装置の製造方法を提供することを目的とする。
【解決手段】半導体層６０にトレンチ型のゲート９０が形成され、該ゲート９０の両側に拡散層５０が形成されたトランジスタセルを複数含むセル部６１と、該セル部６１を囲むガードリング部６２とを有する半導体装置の製造方法であって、
前記ゲート９０及び前記拡散層５０が形成された前記半導体層６０の表面に、層間絶縁膜１２０を形成する工程と、
前記セル部６１に形成された前記層間絶縁膜１２０を、エッチバックにより薄膜化する工程と、
前記層間絶縁膜１２０の前記拡散層５０上の位置に、孔状又は溝状のコンタクト部１３０を形成する工程と、
前記層間絶縁膜１２０上に、金属膜１４０を形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】本発明は、コレクタ電極に含まれるアルミニウムがコレクタ層へ拡散することを防止でき、かつ安定した電気特性を有する電力半導体装置およびその製造方法を提供することを目的とする。
【解決手段】基板の表面に形成されたエミッタおよびゲートと、該基板の裏面に形成されたコレクタ層と、該コレクタ層の該基板と接する面と反対の面に形成された酸化膜と、該酸化膜の該コレクタ層と接する面と反対の面に形成された、アルミニウムを含むコレクタ電極と、を備えたことを特徴とする。 （もっと読む）

【課題】閾値電圧の高い良好なノーマリオフ特性を有する化合物半導体装置を提供する。
【解決手段】キャリア走行層２１とキャリア供給層２２を有し、二次元キャリアガス層２１１が形成される化合物半導体層２と、化合物半導体層２上に互いに離間して配置され、二次元キャリアガス層２１１とオーミック接続する第１の主電極３及び第２の主電極４と、第１の主電極３と第２の主電極４間で、化合物半導体層２上に配置された金属酸化物半導体膜８と、金属酸化物半導体膜８上に配置された、金属酸化物半導体膜８に接するチタン膜又はチタンを含む化合物膜を有する制御電極５とを備える。 （もっと読む）

【課題】高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供する。
【解決手段】第１および第２のＩＩＩ−Ｖ族トランジスタを有し、第２のＩＩＩ−Ｖ族トランジスタは、第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する。さらに、第１のＩＩＩ−Ｖ族トランジスタと並列に配置されるシリコンダイオードを有し、この並列配置は、第２のＩＩＩ−Ｖ族トランジスタと直列に接続、効率的な３端子デバイスであり、第１端子は第２のＩＩＩ−Ｖ族トランジスタのゲート、第１のＩＩＩ−Ｖ族トランジスタのソースおよびシリコンダイオードのアノードに結合する。第２端子は第１のＩＩＩ−Ｖ族トランジスタのゲートと結合し、第３端子は第２ＩＩＩ−Ｖ族トランジスタのドレインと結合する。 （もっと読む）

【課題】一般に、トレンチ内に真性ゲート電極と埋め込みフィールドプレート電極を有するトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴにおいては、そのゲートピッチを２マイクロメートル程度以下の領域にまで縮小して行くと、微細化によるオン抵抗低減効果が薄れてしまう。しかし、本願発明者ら検討及び検証によると、埋め込みフィールドプレート電極をゲート電位に接続したゲート接続型のトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴにおいては、ゲートピッチの微細化による総ゲート幅の増加により、低オン抵抗と高ソースドレイン耐圧を両立させることができる可能性があることが明らかにされた。
【解決手段】本願発明は、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、トレンチ間隔を１．５マイクロメートル以下で、且つ、０．１マイクロメートル以上としたものである。 （もっと読む）

【課題】半導体装置の耐圧を向上させ、より高速のスイッチング動作を可能にする。
【解決手段】第１導電型の半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、ベース領域内に選択的に設けられた第１導電型の拡散領域と、拡散領域に接触しベース領域を貫通して半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、半導体層の第１主面側から第２主面側の方向に延伸し、ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、隣り合うトレンチ間に、トレンチとは離間して設けられた第２導電型の第２の半導体領域と、拡散領域、半導体層、第１の半導体領域および第２の半導体領域に電気的に接続された第１の主電極と、半導体層の第２主面側に電気的に接続された第２の主電極と、を備え、第２の半導体領域は、ベース領域を貫通して半導体層にまで到達している。 （もっと読む）

【課題】製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。
【解決手段】半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。 （もっと読む）

【課題】本発明は、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】ｎ形ベース層２と、ｎ形ベース層２の表面に設けられたｐ形ベース領域３と、ｐ形ベース領域３の表面に選択的に設けられたｎ形エミッタ領域４と、ｐ形ベース領域３およびｎ形エミッタ領域４とゲート絶縁膜を介して対向するゲート電極５と、ｐ形ベース領域３およびｎ形エミッタ領域４に電気的に接続されたエミッタ電極２１と、エミッタ電極２１の表面に形成された凹部３１を埋め込んだ絶縁部材２５と、エミッタ電極２１と絶縁部材２５との上に設けられたエミッタ電極２３と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】オン抵抗が可及的に低い半導体装置、および前記半導体装置を高歩留まりで容易に得ることができる半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ基板１１を薄板化した後、ＳｉＣ基板１１の厚み方向他方側の表面に、オーミック電極層１７などを介して、サポート基板１９を電気的および機械的に接合する。サポート基板１９には、ＳｉＣ基板１１よりも体積抵抗率が低い基板を用いる。このようにしてＳｉＣ基板１１とサポート基板１９とを接合した後で、ＳｉＣ基板１１の厚み方向一方側のＳＢＤ２上に外部出力電極１５などを形成して、半導体装置１を製造する。 （もっと読む）