【課題】リカバリ損失の低減が図れ、かつ、ノイズによるセルフターンオンが生じ難い構造の半導体装置を提供する。
【解決手段】ゲート電極８を深さの異なる第１、第２ゲート電極８ａ、８ｂを備えたダブルゲート構造とする。このような構造では、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層を形成しながらも、その反転層がｎ^-型ドリフト層２とｎ⁺型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。この第１ゲート電極８ａを過剰キャリア注入抑制ゲートとして機能させる。 （もっと読む）

【課題】半導体装置が有する保護膜や層間絶縁膜にかかる電界を抑制し、半導体装置の絶縁破壊耐圧を向上する。
【解決手段】半導体装置は、基板１と、基板の上方に形成されたキャリア走行層４と、キャリア走行層の上に形成された化合物半導体層５，６，７と、化合物半導体層の上に形成されたソース電極１０と、基板の裏面から基板を貫通し、キャリア走行層の内部まで形成された第１の溝１２と、第１の溝の内部に形成されたドレイン電極１４と、ソース電極１０と第１の溝１２との間に位置し、化合物半導体層の上に形成されたゲート電極１１と、ソース電極の斜め下方であってソース電極と第１の溝との間に位置し、基板の裏面から基板を貫通し、キャリア走行層４の内部まで形成された第２の溝１３と、を備える。 （もっと読む）

【課題】エッチングレートを高くしつつ、均一な角度の側壁面を有するトレンチを形成できるトレンチ形成工程を含む半導体装置の製造方法を提供する。
【解決手段】アスペクト比が所定値となるまでは保護膜形成工程と保護膜剥離工程およびエッチング工程の３工程によってトレンチ１２の底部を掘り進め、アスペクト比が所定値以上となると保護膜形成工程とエッチング工程の２工程によってトレンチ１２の底部を掘り進める。これにより、アスペクト比が所定値以上となったときに、ダメージ層１４の厚みに応じてトレンチ１２のうちエッチング工程によってエッチングされる幅が狭くなるようにでき、半導体基板１０のうちダメージ層１４とダメージ層１４ではない部分の境界の角度がほぼ所望の角度となるようにできる。また、高アスペクト比の領域では２工程によってトレンチ１２の底部を掘り進められるため、エッチングレートも増大する。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置を提供する。
【解決手段】半導体層１に凹溝１１が形成され、その凹溝１１内にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域１０を有している。そして、金属膜からなるゲート配線９とコンタクトするため、ゲート電極５と連続してゲートパッド部５ａが設けられるが、そのゲートパッド部５ａが凹溝１１と同時に設けられる凹部１２内に形成されている。 （もっと読む）

【課題】ソース電極とドレイン電極との間のオン抵抗をより低減させる。
【解決手段】半導体装置は、第１導電形のドリフト層の表面側から内部にかけて選択的に設けられた第２導電形のベース領域と、前記ベース領域の表面側から内部にかけて選択的に設けられた第１導電形のソース領域と、前記ドリフト層の表面に対して略平行な方向に、前記ソース領域の一部から、前記ソース領域の前記一部に隣接する前記ベース領域を貫通して、前記ドリフト層にまで到達するゲート電極と、前記ソース領域および前記ドリフト層の少なくともいずれかに隣接して設けられたトレンチと、トレンチの側面に接続された複数のカーボンナノチューブと、を備える。 （もっと読む）

【課題】トレンチゲート構成のパワートランジスタを有する半導体装置のオン抵抗を低減する。
【解決手段】トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱにおいて、ソース用の半導体領域３の上面の層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（溝１６の外周の位置Ｐ２）との間の長さをａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さ（位置Ｐ１から溝５ａの外周の位置Ｐ３までの長さ）をｂとすると、０≦ｂ≦ａとする。これにより、ソースパッドＳＰとソース用の半導体領域３の上面との接触面積が増大する上、ソースパッドＳＰとチャネル形成用の半導体領域４との距離を短くすることができるので、トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱのオン抵抗を下げることができる。 （もっと読む）

【課題】素子面積の増大を抑制しつつ、信頼性に優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、化合物半導体基板１２と、化合物半導体基板１２に埋め込まれた埋込電極と、を備え、化合物半導体基板１２の主面に溝２２、２４が設けられており、少なくとも溝２２、２４の側壁上に設けられた第一の金属膜１０ａ、１０ｂと、少なくとも溝２２、２４の底面上に設けられており、第一の金属膜１０ａ、１０ｂと異種材料で構成される第二の金属膜９ａ、９ｂと、を含む積層体により溝２２、２４を埋め込むことで、上記埋込電極が構成されており、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なり、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なる。 （もっと読む）

【課題】作製プロセスに起因する特性劣化を生ぜず、ボンディングパッドの電位変化による特性変化を受け難い小型化した半導体装置を提供する。
【解決手段】半導体装置１０は、アクティブ領域１２と、アクティブ領域１２を覆う第１の絶縁層１３と、第１の絶縁層１３上に形成されるフローティング導体１４と、第１の絶縁層１３上およびフローティング導体１４上に形成される第２の絶縁層１５と、第２の絶縁層１７上に形成されたボンディングパッド１８と、アクティブ領域１２とボンディングパッド１８を電気的に接続する導通ビア１９，２０と、を有する。 （もっと読む）

【課題】活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えた窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、活性領域１０２Ａを有する窒化物半導体層積層体１０２と、活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極１３１及び第２の電極１３２とを備えている。第１の電極の上に接して第１の電極配線１５１が形成され、第２の電極の上に第２の電極配線１５２が接して形成されている。第１の電極配線及び第２の電極配線を覆うように第２の絶縁膜が形成され、第２の絶縁膜の上に第１の金属層１６１が形成されている。第１の金属層は、第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続されている。 （もっと読む）

【課題】微細化してもソース領域およびベース領域に繋がるコンタクト領域とソース電極とのコンタクトが十分に取れるようにする。
【解決手段】コンタクトホール１２ａの長手方向、つまりソース電極１１とｎ⁺型ソース領域４およびｐ⁺型ボディ層５とのコンタクト領域の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向も直交させる。これにより、ｎ⁺型ソース領域４やｐ⁺型ボディ層５それぞれのソース電極１１へのコンタクト幅をコンタクトホール１２ａの幅分とすることが可能となる。このため、コンタクトを広く取ることが可能となる。これにより、素子を微細化してもｎ⁺型ソース領域４やｐ型ベース領域３に繋がるｐ⁺型ボディ層５とソース電極１１とのコンタクトが十分に取れるようにすることが可能となる。 （もっと読む）

【課題】逆方向のリーク特性を向上した窒化物系半導体材料を用いたショットキーダイオードを提供すること。
【解決手段】シリコン基板２の表面側に、バッファ層３、ＧａＮ層４、ＡｌＧａＮ層５が積層され、これら半導体層における能動領域内のＡｌＧａＮ層５の上にＡｌＧａＮ層５に対してオーミック接触するカソード電極６と、ＡｌＧａＮ層５に対してショットキー接触するアノード電極７とが形成され、ＡｌＧａＮ層５の周縁部が除去されてＧａＮ層４が露出した段差部５Ａが周回して形成されている。段差部５ＡのＧａＮ層４の上には、半導体層の能動領域を囲むように、ＧａＮ層４に対してショットキー接触する囲い込み電極７Ａが形成されている。ここで、囲い込み電極７Ａは、アノード電極７と同電位に設定されている。 （もっと読む）

【課題】窒化物系半導体素子及びその製造方法を提供する。
【解決手段】ダイオード構造物を有するベース基板１１０と、該ベース基板１１０上に配置されるエピタキシャル成長膜１２０と、該エピタキシャル成長膜１２０上に配置される電極部１４０とを含み、該ダイオード構造物は、第１タイプの半導体層１１２と、該第１タイプの半導体層の中央に介在する第２タイプの半導体層１１４とを含む。 （もっと読む）

【課題】円弧状の部分を有する電極と先端部分を有する電極での円弧状の部分と先端部分との間で流れる電流密度を均一化するために、電極の先端部分における電流集中を緩和させ、電流集中に起因する半導体装置の破壊を防止できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、基板上に形成され、かつヘテロ接合に基づくキャリア走行層を有する化合物半導体層と、化合物半導体層上に形成される第１の主電極１４と、化合物半導体層上において平面的に見て第１の主電極１４を包囲するように形成され、かつ直線領域と円弧領域とを有する第２の主電極１５と、化合物半導体層上において第１の主電極及び第２の主電極に対向するように形成された制御電極１６と、を備え、第１の主電極及び第２の主電極の間に電流が流れる半導体装置であって、第１の主電極と第２の主電極の円弧領域との間に電流制限部１９を設けた。 （もっと読む）

【課題】低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、ロジック回路（５０１）と、ロジック回路からの制御信号に従い低電位側パワー素子を駆動する低電位側駆動回路（５０２）と、ロジック回路からの制御信号がレベルシフト回路を介して入力され、高電位側パワー素子（５０６）を駆動する高電位側駆動回路（５０５）と、複数に重なったトレンチ分離領域により、前記高電位側パワー素子を含む高電位島を分離する多重トレンチ分離領域（５０８）と、を有する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】電界効果トランジスタにおいて、フィールドプレート終端での高電界の集中を緩和し、もって高耐圧半導体装置として利用可能とする。
【解決手段】本電界効果トランジスタ３０は、ＧａＮ系エピタキシャル基板３２の電子走行層上に、ゲート電極３８を挟んで配置されたソース電極３４及びドレイン電極３６を備え、ゲート電極３８及びソース電極３４はドレイン電極３６を囲み、ソース電極３４の上部に、ゲート電極３８の上方を通過してドレイン電極３６側に庇状に突き出したフィールドプレート１７０が形成され、ＧａＮ系エピタキシャル基板３２の表面層とフィールドプレート１７０との間に、誘電体膜４６が形成され、誘電体膜４６は、フィールドプレート１７０の直下領域においてフィールドプレート終端面と面一状態となるように切れ込み、その下端からドレイン電極３６に接続するようにドレイン電極３６に向かって延びている。 （もっと読む）

【課題】半導体チップの割れや欠けを防止し、デバイス特性を向上することができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】半導体チップ１０の素子端部の側面には、分離層３が設けられている。また、半導体チップ１０の素子端部には、凹部４によってひさし部５が形成されている。コレクタ層６は、半導体チップ１０の裏面に設けられ、凹部４の側壁２２および底面２３に延在し、分離層３に接続されている。コレクタ層６の表面全体には、コレクタ電極７が設けられている。凹部４の側壁２２上のコレクタ電極７は、最表面の電極膜の厚さが０．０５μｍ以下となっている。半導体チップ１０の裏面に設けられたコレクタ電極７は、はんだ層１１を介して、絶縁基板１２上に接合されている。はんだ層１１は、半導体チップ１０の裏面の平坦部２１に設けられたコレクタ電極７を覆うように設けられている。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）