【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）

【課題】 ＳｉＯ_２／ＳｉＣ界面における界面準位自体を低減することが出来るＳｉＣ半導体を用いたＭＯＳ構造、およびその酸化膜の形成方法を提供する。
【解決手段】 ＳｉＣ半導体基板１を処理炉内に用意し、処理炉内を比較的低い７００℃に設定して、ＳｉＣ半導体基板１の基板表面を酸素ガス雰囲気中にさらす。この熱酸化により、ＳｉＣ半導体基板１の基板表面には、ＳｉＯ_２から成る中間層２が約１ｎｍの極薄い厚さで形成される。次に、中間層２上にＳｉＯ_２膜を約５０ｎｍの厚さに堆積して、ＳｉＯ_２から成る堆積層３を形成する。次に、ＳｉＣ半導体基板１が酸化しない温度および時間で、堆積層３をアニーリングする。このアニーリングは、赤外線ランプなどの急速加熱装置により、ＳｉＯ_２膜の融点である１２００℃に近い、この１２００℃の融点よりも低い例えば１０００〜１１００℃程度の温度で、短時間に急速に行われる。 （もっと読む）

【課題】縦型接合型電界効果トランジスタ（ＪＦＥＴ）およびショットキーバリアダイオード（ＳＢＤ）を備えるスイッチング素子を提供すること。
【解決手段】自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。ＳＢＤアノード領域におけるＳｉＣ表面は、ＳＢＤのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。 （もっと読む）

【課題】ワイドバンドギャップ半導体層とメタル電極のコンタクト抵抗を低減することができる半導体装置の製造方法を得る。
【解決手段】まず、シリコンに比べてバンドギャップが大きいIII−Ｖ族化合物半導体又はIV−IV族化合物半導体からなるｐ型窒化ガリウム層１の表面に、３−ヘリウム又は４−ヘリウムのイオンを照射してイオン照射領域２を形成する。イオン照射領域２を形成した後に、ｐ型窒化ガリウム層１の表面にオーミックコンタクトしたメタル電極３を形成する。 （もっと読む）

【課題】電力変換回路の性能を高める。
【解決手段】ユニット１０は、半導体スイッチ素子１，２と、ダイオード３，４とを備える。ダイオード３は、半導体スイッチ素子２がオン状態である時に逆バイアスされ、半導体スイッチ素子２がオフ状態である時に導通する。ダイオード４は、半導体スイッチ素子１がオン状態である時に逆バイアスされ、半導体スイッチ素子１がオフ状態である時に導通する。ダイオード３，４は、窒化ガリウム（ＧａＮ）ダイオードまたはダイヤモンドダイオードである。ユニット１０を備えるパワーモジュールは、コンバータ、インバータ等の電力変換回路に適用される。 （もっと読む）

【課題】縦型トランジスタの特性にばらつきが生じることを抑制する。
【解決手段】半導体基板１００には縦型ＭＯＳトランジスタ２０が形成されている。半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。 （もっと読む）

【課題】大電力の制御を行う、高耐圧の半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、端部をゲート電極と重畳するソース電極及びドレイン電極と、を有し、ゲート電極と酸化物半導体層が重畳する領域において、ゲート絶縁層は、ドレイン電極と端部を重畳する第１の領域と、前記第１の領域と隣接する第２の領域と、を有し、第１の領域の静電容量は第２の領域の静電容量より小さいトランジスタを提供すること。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】冷却効率を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、裏面に複数の凹部１６を有するシリコン基板１１と、この基板１１の表面上に形成された半導体層１２と、半導体層１２の表面上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、ドレイン電極１３とソース電極１４との間の半導体層１２上に形成されたゲート電極１５と、複数の凹部１６の内部を含むシリコン基板１１の裏面全体に形成された裏面金属１７と、を具備する。 （もっと読む）

【課題】炭化珪素単結晶基板を用いた半導体装置の製造方法において、炭化珪素表面の金属汚染を十分除去することにより、製造された炭化珪素半導体素子の初期特性を改善する。また、金属汚染を低減し、半導体装置の長期信頼性を向上する方法を提供する。
【解決手段】炭化珪素単結晶基板を用いた半導体装置の製造方法において、炭化珪素表面を酸化するステップと、該ステップにより炭化珪素表面に形成された二酸化シリコンを主成分とする膜を除去するステップとからなる炭化珪素表面の金属汚染除去工程を適用する。 （もっと読む）

【課題】シンカー層を含むエピタキシャル層の厚さを増大させても耐圧性能の向上が可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、第１導電型の埋め込み拡散層１６Ｎａ，１６Ｎｄ，１６Ｎｂを有する支持基板１０と、第１導電型と同じ導電型のシンカー層２１Ｎａ，２１Ｎｂを有するエピタキシャル層２０と、シンカー層２１Ｎａ，２１Ｎｂから離れた領域でエピタキシャル層２０上に形成された電極層３１とを備える。支持基板１０の上層部は、エピタキシャル層の上面に向けて突出する凸状部１０Ｐａ，１０Ｐｂを有し、シンカー層２１Ｎａ，２１Ｎｂは、エピタキシャル層２０の上面近傍から凸状部１０Ｐａ，１０Ｐｂにおける埋め込み拡散層１６Ｎａ，１６Ｎｂにまで延在する不純物拡散領域からなる。 （もっと読む）

【課題】半導体基板の表面のＡｌ層の表面が荒れることを抑制しつつ、リフトオフの後に溶解層が剥離せずに残ることを防止し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１２の表面にＡｌ層１４を形成し、Ａｌ層１４の表面にＴｉＮ層１６を形成し、ＴｉＮ層１６の表面の一部に絶縁層２０を形成し、ＴｉＮ層１６と絶縁層２０の表面に溶解層を形成し、溶解層の表面にレジスト層を形成し、溶解層とレジスト層の一部を除去して溶解層開口部を形成してＴｉＮ層１６の一部を露出させ、レジスト層の表面、及び、露出したＴｉＮ層１６の一部の表面にＴｉ層３０及びＮｉ層４０を形成し、アルカリ溶液によって溶解層を溶解させることにより、溶解層とともに、レジスト層とその表面に形成されたＴｉ層及びＮｉ層を除去する。 （もっと読む）

【課題】半導体装置の製造工程で高温下に曝された場合であっても、ヒロックの発生が抑制されて耐熱性に優れ、かつ膜自体の電気抵抗率が低く抑えられたＡｌ合金膜を有する半導体電極構造を提供する。
【解決手段】基板上に少なくとも、基板側から順に、高融点金属薄膜と、Ａｌ合金膜とを備えた半導体電極構造であって、前記Ａｌ合金膜は、４８０℃で３０分間保持する加熱処理を行った後に下記（ａ）〜（ｃ）を全て満たし、かつ膜厚が１〜５μｍであることを特徴とする半導体電極構造。
（ａ）Ａｌマトリックスの最大粒径が１μｍ以下
（ｂ）ヒロック密度が１×１０^９個／ｍ^２未満
（ｃ）電気抵抗率が１０μΩｃｍ以下 （もっと読む）

【課題】本発明は、トレンチの設計自由度が損なわれることなく、プロセス条件に制約されることなく、電気的特性を向上することができる半導体装置を提供する。
【解決手段】半導体装置１０は、第１の半導体領域１内のトレンチ１５の底部に第４の半導体領域４を介して配設され、隣り合う同士において相互に離間され、第１の半導体領域１よりも高い不純物密度を有する第１の導電型の第５の半導体領域５を備える。 （もっと読む）

【課題】半導体装置の製造工程で高温下に曝された場合であっても、ヒロックの発生が抑制されて耐熱性に優れ、かつ膜自体の電気抵抗率が低く抑えられたＡｌ合金膜を有する半導体電極構造を提供する。
【解決手段】基板上に少なくとも、基板側から順に、高融点金属の窒化物薄膜と、Ａｌ合金膜とを備えた半導体電極構造であって、前記Ａｌ合金膜は、５００℃で３０分間保持する加熱処理を行った後に下記（ａ）〜（ｃ）を全て満たし、かつ膜厚が３００ｎｍ〜５μｍであることを特徴とする半導体電極構造。（ａ）Ａｌマトリックスの最大粒径が１μｍ以下（ｂ）ヒロック密度が１×１０^９個／ｍ^２未満（ｃ）電気抵抗率が１０μΩｃｍ以下 （もっと読む）

【課題】電極パターンが基板支持台に直接押し付けられることによって生じる電極パターンへのダメージの発生を防止することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板４０の表面Ｓ１上に電極パターン４１が形成される。半導体基板４０の表面Ｓ１上において電極パターン４１を覆う絶縁膜４３が形成される。成膜装置の基板支持台１００上に、絶縁膜４３が基板支持台１００に接するように半導体基板４０が取り付けられる。基板支持台１００に取り付けられた半導体基板４０の裏面上に成膜装置によって電極層４４が堆積される。電極層４４が堆積された後に、電極パターン４１の少なくとも一部が露出するように絶縁膜４３がパターニングされる。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗を低め、高電流で動作する半導体素子及び製造方法を提供する。
【解決手段】基板１０上部に配設され、内部に２次元電子ガスチャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間して配設され、窒化物半導体層３０にショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成され、ドレイン電極５０とソース電極６０との間にリセスを形成する誘電層４０と、ドレイン電極５０と離間して誘電層４０上及びリセスに配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向へのエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタ及びその作製方法を提供する。
【解決手段】下地絶縁膜上に形成される酸化物半導体膜と、当該酸化物半導体膜とゲート絶縁膜を介して重畳するゲート電極と、酸化物半導体膜に接し、ソース電極及びドレイン電極として機能する一対の電極とを備えるトランジスタであり、下地絶縁膜は、酸化物半導体膜と一部接する第１の酸化絶縁膜と、当該第１の酸化絶縁膜の周囲に設けられる第２の酸化絶縁膜とを有し、トランジスタのチャネル幅方向と交差する酸化物半導体膜の端部は、第２の酸化絶縁膜上に位置するものである。 （もっと読む）

【課題】セル領域が接する平行トレンチ部分と接しない平行トレンチ部分の表面間隔が異なるトレンチ表面パターンを有していても、耐圧低下がなく、低オン電圧が得られるトレンチ絶縁ゲート型半導体装置を提供すること。
【解決手段】トレンチ９の表面間隔の異なる平行トレンチ部分９ａ同士は斜行トレンチ部分９ｂによって交差すること無く連結されるトレンチ表面パターンを備え、前記平行トレンチ部分９ａの側壁面の面方位が、前記主面の面方位（１００）と直交する等価な面方位｛１００｝であるトレンチ絶縁ゲート型半導体装置。 （もっと読む）