シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法
【課題】縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるスイッチング素子を提供すること。
【解決手段】自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。SBDアノード領域におけるSiC表面は、SBDのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
【解決手段】自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。SBDアノード領域におけるSiC表面は、SBDのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
【発明の詳細な説明】
【技術分野】
【0001】
本特許出願は、米国仮特許出願第60/585,881号(2004年7月8日出願)の利益を主張するものであり、該仮特許出願の全体は、本明細書にて、参考として援用される。
【0002】
本発明は、米国空軍によって与えられるF33615−01−D−2103の下での政府支援でもってなされた。政府は、本発明に対する一定の権利を有し得る。
【0003】
(技術分野)
本発明は、一般的に、パワー電界効果トランジスタの分野に関し、特に、パワースイッチング用途のシリコンカーバイド接合型電界効果トランジスタの分野に関する。
【背景技術】
【0004】
シリコンカーバイド接合型電界効果トランジスタ(JFET)は、DC−DC変換器のような高電圧およびハイパワーのスイッチング用途に非常に適している。縦型SiC JFETは、反転チャネル層移動度が低く、高温高電界で信頼性が低い現時点のSiC MOSFETの魅力的な代替品である(非特許文献1)。MOSFETはまた、さらなるスイッチングロスを引き起こす寄生容量を付加する固有のビルトイン・ボディダイオードを有する。しかしながら、このビルトイン逆並列pnダイオードは、逆並列フリーホイールダイオードが要求される回路内で有用である。スイッチにダイオードをビルトインさせると、スイッチのソースをディスクリートダイオードのアノードに接続するのに要求されるボンディングから生じる漂遊インダクタンスが除去される(特許文献1)。また弱点は、このダイオードは、ダイオードが順バイアスから逆バイアスに変わるときに除去されるべき蓄積電荷の量が多いpnダイオードである点である。この蓄積電荷を除去することによって、スイッチング時間の総計が増加し、回路の動作周波数が減少する。ショットキーダイオードは、蓄積電荷問題がなく、pnダイオードよりも、かなり速くスイッチングされ得る。
【0005】
他者は、SBD(ショットキーバリアダイオード)をMOSFETと一体化させること提案し(特許文献1、2)、また、SBDをバイポーラ接合型トランジスタと一体化させることを提案している(特許文献3)。また、共有ドリフト領域上にSBDを組み込んだ横型ゲートを有するFETも提案されており(特許文献4)、一方、他の者は、III−V族半導体上に形成された埋め込み並列ゲートを有する縦型JFETにSBDを組み込むことを提案している(特許文献5)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第5,111,253号明細書
【特許文献2】米国特許第4,967,243号明細書
【特許文献3】米国特許第4,969,027号明細書
【特許文献4】米国特許出願公開第2002/0047124号明細書
【特許文献5】米国特許第6,097,046号明細書
【非特許文献】
【0007】
【非特許文献1】I.Sankin、J.N.Merrett、W.A.Draper、J.R.B.CasadyおよびJ.B.Casady、「A Review of SiC Power Switch:Achievements,Difficulties and Perspectives」、International Conference on SiC and Related Materials 2003、リヨン,フランス、2003年10月6日
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、ビルトインされたpnダイオードをスイッチングすることに関連する損失を伴わずにMOSFETのボディダイオードのメリットを有するスイッチングデバイスに対するニーズが、いまだに存在する。
【課題を解決するための手段】
【0009】
第一の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスが提供される。該デバイスは、第一の導電型のSiC半導体基板層と、該基板層上に配置された該第一の導電型のSiCドリフト層と、該ドリフト層上に配置された該第一の導電型の複数のSiCソース領域と、該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のSiCゲート領域とを備える。第一の導電型の材料は、n型半導体材料であり得、第二の導電型の材料は、p型半導体材料であり得る。該複数のゲート領域は、ドリフト層内に第二の導電型のドーパントをイオン注入することによって形成され得る。このデバイスは、JFETを形成するために、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域と隣接するオーミックコンタクトとをさらに備えている。このデバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合をさらに備える。ショットキー金属が、デバイスのソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層は、JFETのソースオーミックコンタクト上に拡がる。本実施形態によれば、JFETのドレインは、SBDのカソードとしても機能し、JFETのソースは、SBDのアノードとしても機能する。
【0010】
このデバイスは、ショットキー金属層上、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備える。さらに、デバイスのドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたまた第一の導電型のチャネル領域をさらに備える。ここで、ソース領域は、チャネル領域上に配置される。チャネル領域は、その下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【0011】
第二の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して、該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分の中へと該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ショットキーアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成して、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する。
【0012】
第一の導電型の材料は、n型半導体材料であり得、第二の導電型の材料は、p型半導体材料であり得る。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたまた第一の導電型のチャネル領域とを備え、複数のソース領域は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【0013】
上述された方法は、アノード領域を追加エッチングして、アノード領域内に残留している注入材料を除去することをさらに包含し得る。このようにして、適切に低いショットキーバリア高さを有するデバイスは、形成され得る。
【0014】
第三の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法が提供される。この方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分は、ショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積して、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDの該アノードとしても機能する。
例えば、本発明は以下の項目を提供する。
(項目1)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスであって、該デバイスは、
第一の導電型のSiC半導体基板層と、
該基板層上に配置された該第一の導電型のSiCドリフト層と、
該ドリフト層上に配置された該第一の導電型の複数のSiCソース領域と、
該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のSiCゲート領域と、
該ドリフト層に隣接するショットキー金属層を含むショットキー接合と、
該ドリフト層と反対側の該基板層に隣接するオーミックコンタクトと、該ソース領域および該ゲート領域と隣接するオーミックコンタクトと
を備え、
該ショットキー金属が該ソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層が該ソースオーミックコンタクトにわたって拡がり、
該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、デバイス。
(項目2)
前記第一の導電型の材料は、n型半導体材料であり、前記第二の導電型の材料は、p型半導体材料である、項目1に記載のデバイス。
(項目3)
前記複数のゲート領域は、前記ドリフト層内に前記第二の導電型のドーパントをイオン注入することによって形成される、項目1に記載のデバイス。
(項目4)
前記ショットキー金属層上に、ならびに、前記ドレインオーミックコンタクトおよび前記ゲートオーミックコンタクト上に配置された最終金属層をさらに備える、項目1に記載のデバイス。
(項目5)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、
前記ソース領域は、該チャネル領域上に配置されている、項目1に記載のデバイス。
(項目6)
前記チャネル領域は、前記下に横たわるドリフト層よりも高いドーピングレベルを有する、項目4に記載のデバイス。
(項目7)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有する、項目1に記載のデバイス。
(項目8)
前記基板層は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目9)
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目10)
前記複数のゲート領域は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目11)
前記複数のゲート領域は、5×1016atom・cm−3と1018atom・cm−3との間のドーパント濃度を有する、項目1に記載のデバイス。
(項目12)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有し、
前記基板層は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも5×1016atom・cm−3のドーパント濃度を有する、項目1に記載のデバイス。
(項目13)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に該誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、方法。
(項目14)
前記第一の導電型の材料は、n型半導体材料であり、前記第二の導電型の材料は、p型半導体材料である、項目13に記載の方法。
(項目15)
前記ソース層は、前記下に横たわるドリフト層より高濃度にドーピングされる、項目13に記載の方法。
(項目16)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置される、項目13に記載の方法。
(項目17)
前記チャネル領域は、前記下に横たわるドリフト領域よりも高いドーピングレベルを有する、項目16に記載の方法。
(項目18)
前記アノード領域においてエッチングすることにより、該アノード領域内に残留している注入された材料を除去することをさらに包含する、項目13に記載の方法。
(項目19)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有し、
前記基板層は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも5×1016atom・cm−3のドーパント濃度を有する、項目13に記載の方法。
(項目20)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のSiCとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分はショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングによって該第一の導電型の材料を露出させることにより、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、方法。
(項目21)
前記第三のマスクは、前記ショットキーアノード領域を覆う、項目20に記載の方法。
(項目22)
前記第三のマスクは、前記ショットキーアノード領域を覆わず、
複数のゲート領域、および、オプションとして、複数の終端部構造を形成することは、該ショットキーアノード領域内のドリフト層をエッチングすることを包含する、項目20に記載の方法。
(項目23)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置されている、項目20に記載の方法。
(項目24)
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記チャネル領域上に堆積されている、項目23に記載の方法。
(項目25)
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記ドリフト領域上に堆積されている、項目24に記載の方法。
【図面の簡単な説明】
【0015】
【図1A】図1Aは、本発明の一実施形態によるJFETの製造方法を示す。
【図1B】図1Bは、本発明の一実施形態によるJFETの製造方法を示す。
【図1C】図1Cは、本発明の一実施形態によるJFETの製造方法を示す。
【図1D】図1Dは、本発明の一実施形態によるJFETの製造方法を示す。
【図2】図2は、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの断面図である。
【図3A】図3Aは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3B】図3Bは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3C】図3Cは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3D】図3Dは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3E】図3Eは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3F】図3Fは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3G】図3Gは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3H】図3Hは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3I】図3Iは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3J】図3Jは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3K】図3Kは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図4A】図4Aは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4B】図4Bは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4C】図4Cは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4D】図4Dは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4E】図4Eは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4F】図4Fは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4G】図4Gは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4H】図4Hは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4I】図4Iは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4J】図4Jは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4K】図4Kは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【発明を実施するための形態】
【0016】
本発明は、トレンチVJFETを、共通ドリフト領域を共有する集積ショットキーバリアダイオード(SBD)と組み合わせている。上述のように、ショットキーバリアダイオード(SBD)をパワー接合型電界効果トランジスタと一体構造で組み込むと、ビルトインpnダイオードのスイッチングと関連する関連損失を伴うことなく、MOSFETボディダイオードのメリットを有するスイッチを生成できる。逆回復時間もより速くなることに加え、典型的に、SBDは、pnダイオードよりも、かなり低いターンオン電圧を有する。例えば、チタンSBDに対する典型的なVonは、約0.8Vであるのに対し、SiCpnダイオードに対する典型的なVonは、約2.8Vである。中程度の電流密度に対して、これは、p−nに比べてSBDでは、パワー損失がかなり低いということである。
【0017】
SiC JFETの多数の設計が提案されている[7-10]。本明細書に記載されたデバイスは、自己整合縦型JFETを備える。このJFETの基本構造は、米国特許出願公開第2003/0034495号明細書として公開された米国特許出願第10/193,108号(以下、本明細書では、「108号出願」と称する)にて記載された注入ゲート接合型FETと同じである。該出願は、本明細書に参考としてその全体が援用される。この注入ゲートVJFETは、SBDと組み合わされ、このSBDのアノードは、JFETと共通のドリフト層上に形成される。SBDのアノードおよびJFETのソースは、金属パッドによって電気的に接続されている。また、JFETのドレインコンタクトも、SBDに対するカソードとして重複する。別のコンタクトパッドは、ソースフィンガーのベースにて、注入p型層上に形成されたオーミックコンタクト上のJFETのためのゲート端子を形成する。ソース/アノードコンタクトパッドは、誘電体層によって、ゲート領域から絶縁される。
【0018】
108号出願に開示された技術は、デバイスのJFET部分を製造するために使用され得る。JFETを製造する例示的な方法が、図1A〜図1Dに記載される。図1Aに示されるように、SiC基板層30は、その上に配置された同じ導電型のドリフト層32およびソース層34を有して、提供される。マスク36は、ソース層34上に配置されて示される。図1Bに示されるように、ソースの形態(例えば、フィンガー)は、次いで、マスク36の開口部38を介して、ソース層34を介して選択的に、ドリフト層32の中へとエッチングされる。図1Cに示されるように、同じエッチングマスク36は、次いで、イオン注入プロセスを用いてゲート領域40を選択的に形成するのに注入マスクとして使用され得る。
【0019】
注入ゲート領域40の形成後、マスク36は、除去され得、ドレインコンタクト42は、基板層30上に配置され得る。このステップは、図1Dに示される。さらに、図1Dに示されるように、デバイスを形成するために、ゲートオーミックコンタクト44は、注入ゲート領域40上に配置され、ソースオーミックコンタクト46は、ソース層34のエッチングされていない部分の上に配置され得る。
【0020】
以下に、より詳細に記載されるように、デバイスのJFET部分の製造に使用される上記のステップの一部は、また、デバイスのSBD部分の製造に使用され得る。
【0021】
図2は、本発明の一実施形態によるJFETおよびSBDを備えるデバイスの断面図である。図2に示すように、ゲートオーミックコンタクトは、大面積のコンタクトパッドの下のみならず、ソースフィンガーの間まで延びて示される。ゲートフィンガーの長さを延ばすオーミックコンタクトを有することは、一部のアプリケーションにおいては望ましいが、必須ではない。
【0022】
図2は、また、メサガードリングでの終端を示す。この終端の形式は、米国特許第6,693,308号(以下、本明細書では、「308号特許」と称する)に記載されたものと製造上および機能上において同様である。該特許は、本明細書に参考として、その全体が援用される。しかしながら、308号特許に記載されたデバイスにおいて、ガードリングは、エピタキシャル成長したp型層の中へとエッチングされるのに対し、図2には、注入されたp型層が示される。エッチングされたガードリングの代わりに、デバイスを絶縁するJTE、フィールドプレート、またはメサを含む終端の他の形式も、これらに限定されないが、また使用され得る。
【0023】
図2に示されるように、デバイスは、高濃度n型ドーピング(n+)されたトップエピタキシャル層(すなわち、キャップ層)を有する。この層に隣接するのは、チャネル領域を形成するために使用される上述のn+キャップ層よりも低濃度ドーピングされたn型層である。チャネルに隣接するのは、n型ドリフト層またはn型ドリフト領域である。ドリフト領域は、チャネル領域と同じかそれ未満のドーピング濃度を有し得る。同じドーピングレベルが使用される場合、ドリフト領域とチャネル領域とは、単一層から形成され得る。ドリフト領域に隣接するのは、別のn+層であり、これは、ドレインコンタクトに対する基礎を形成する。この層は、他の層がエピタキシャル成長されるn型基板になり得る。
【0024】
さらなる実施形態による、JFETおよびSBDを備えるデバイスは、以下に概説される方法によって製造され得る。この方法は、図3A〜図3Kに示される。図3Aに示されるように、多層構造48は、半導体基板50、ドリフト層52、チャネル層54、および、ソース層またはキャップ層58を備えて、提供される。上述のように、多層構造は、個別のドリフト層およびチャネル層ではなく、その代わりに単一のドリフト層を備え得る。
【0025】
1.イオン注入/エッチングマスク56が、ソースフィンガーを規定する領域にパターニングされる(図3B)。
【0026】
2.SiCは、n+キャップ層を通って、チャネル領域の一部または全体を貫通する深さまで乾式エッチングされ(個別のチャネル領域が用いられたとき)、あるいは、デバイスのチャネル/ドリフト領域(図示せず)を形成する単一層の中へと乾式エッチングされる。これは、図3Cに示される。
【0027】
3.次いで、サンプルは、p型ドーパントで注入されることにより、露出SiC60のトップ層がn型からp型に変換される(図3D)。
【0028】
4.注入/エッチングマスクは、剥がされ、次いで、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる(図示せず)。
【0029】
5.次いで、ウェハは、デバイスのゲート領域およびガードリング(もしガードリングが使用される場合)を規定する乾式エッチングマスク62を用いて、パターニングされる(図3E)。フィールドエリアおよびSBDアノードエリアは、露出されたままで残る。
【0030】
6.露出されたSiCは、隣接デバイスが上記p層66によって電気的に接続されなくなるまで、p+注入領域のバルクを通って、下方にエッチングされる(図3F)。
【0031】
7.エッチングマスク62は、剥がされ、誘電体68は、ソースフィンガー上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および/または処理される(図3G)。
【0032】
8.ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら、露出されるまで、該誘電体がエッチング除去される(図3H)。
【0033】
9.ゲートパッドウィンドーは、パターニングされ、p+ゲート領域70へと下方にエッチングされる(図3H)。
【0034】
10.適切な金属または金属スタックが、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン(72、74および76)上にオーミックコンタクトが形成される(図3I)。
【0035】
11.SBDアノードウィンドー78は、パターニングされ、酸化物は、n型チャネル54(図示)またはドリフト領域52(図示せず)へと下方にエッチングされる(図3J)。次いで、露出されたSiCがさらにエッチングされることにより、ショットキーアノード領域からいずれの注入「テール(tail)」または残留注入ダメージも除去される。残留p型ドーパントまたは注入ダメージは、表面上に形成されたSBDのターンオン電圧を増加させ得る。
【0036】
12.ショットキーバリア金属80は、SBDアノードウィンドー上およびソースコンタクト(72)上に形成される(図3J)。次いで、ソース/アノードおよびゲート(82、84)用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る(図3K)。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【0037】
13.次いで、バックサイド最終金属88が、堆積される(図3K)。
【0038】
JFETおよびSBDを備えるデバイスを製造する代替的方法が、図4A〜図4Kに示される。図4Aに示されるように、多層構造48は、半導体基板50、ドリフト層52、チャネル層54、および、ソース層またはキャップ層58を備えて、提供される。図示されていないが、該多層構造は、個別のドリフト領域およびチャネル領域でなく、その代わりに、単一の領域からなるドリフト層を備え得る。イオン注入/エッチングマスク56は、ソースフィンガーを規定する領域上にパターニングされる(図4B)。SiCは、n+キャップ層を通って、チャネル領域の一部または全体を貫く深さまで乾式エッチングされ(個別のチャネル領域が用いられたとき)、あるいは、デバイスのチャネル/ドリフト領域(図示せず)を形成する単一層の中へと乾式エッチングされる(図4C)。図4Cから分かるように、マスク57は、チャネル層上(あるいは、チャネル層が存在しないとき、ドリフト層上)のエッチングされた材料上に置かれる。マスク57は、ショットキーアノード領域64を規定するために使用される。次いで、サンプルは、p型ドーパントで注入されることにより、露出SiC60のトップ層がn型からp型に変換される(図4D)。図4Dから分かるように、ショットキーアノードマスク57は、チャネル層54が、ショットキーアノード領域64にて注入されることを防ぐ。次いで、注入/エッチングマスク56およびショットキーアノードマスク57は、剥がされる。そして、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる(図示せず)。次いで、ウェハは、デバイスのゲート領域およびガードリング(もしガードリングが使用される場合)を規定する乾式エッチングマスク62を用いて、パターニングされる(図4E)。デバイスのフィールドエリアは、露出されたままで残る。さらに、SBDアノード領域64も、露出またはマスク63されたまま残り得る。露出されたSiCは、隣接デバイスが上記p層66によって電気的に接続されなくなるまで、p+注入領域のバルクを通って、下方へとエッチングされる(図4F)。SBDアノードの注入されなかったチャネル層(54)は、下に横たわるドリフト領域を露出するこのエッチング工程の間に、エッチング除去され得る。あるいは、露出されたチャネル層は、ショットキーアノード領域内に残り得る。次いで、エッチングマスク62(および、オプションで63)は、剥がされ、誘電体68は、ソースフィンガーのトップ上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および/または処理される(図4G)。ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら露出されるまで、誘電体がエッチング除去される(図4H)。ゲートパッドウィンドーは、パターニングされ、p+ゲート領域70まで下方にエッチングされる(図4H)。適切な金属または金属スタックは、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン(72、74および76)上にオーミックコンタクトが形成される(図4I)。SBDアノードウィンドー78は、パターニングされ、酸化物は、SBDアノード領域内で、n型チャネル54(図示)またはドリフト領域52(図示せず)まで下方にエッチングされる(図4J)。次いで、ショットキーバリア金属80は、SBDアノードウィンドー内およびソースコンタクト(72)上に形成される(図4J)。
【0039】
図4Kに示すように、ショットキー金属は、チャネル層54上に堆積され得る。あるいは、ショットキー金属は、下に横たわるドリフト領域上に堆積され得る(図示せず)。チャネル層上に形成されたショットキーダイオードは、一般的に、ドリフト領域上に形成されたショットキーダイオードを備える同様のデバイスより、低いターンオン電圧を有するが、高い逆リークを有する。デバイスの特定の性能要求は、どの方法が使用されるかを指定し得る。ショットキー金属は、ショットキーアノードの周囲にある注入された材料の一部と重なり得る。ただし、その注入された材料が、JFETの注入されたゲートに、電気的に接続されない限りにおいてである。次いで、ソース/アノードおよびゲート(82、84)用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る(図4K)。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【0040】
図3および図4は、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備える、図2に示されるデバイスを製造するために、使用され得る基本的なプロセスを示す。デバイスを得るために、他の詳細は、追加され得るし、また、一部の工程の順序は、再編され得る。
【0041】
様々な実施形態が以下に記載される。
【0042】
第一の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスが、提供される。このデバイスは、第一の導電型のSiC半導体基板層、基板層上に配置された第一の導電型のSiCドリフト層、ドリフト層上に置かれた第一の導電型の複数のSiCソース領域、および、ドリフト層内に形成された第一の導電型と異なる第二の導電型の複数のSiCゲート領域を備える。該複数のゲート領域は、n型ドリフト層内にp型ドーパントをイオン注入することによって形成され得る。デバイスは、JFETを形成するため、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域に隣接するオーミックコンタクトとをさらに備え得る。また、デバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合を備える。ショットキー金属が、デバイスのソースオーミックコンタクトと接触するように、ショットキー金属層は、JFETのソースオーミックコンタクトにわたって拡がり得る。デバイスは、ショットキー金属層上に、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備え得る。この実施形態によれば、JFETのドレインは、SBDのカソードとしても機能し、JFETのソースは、SBDのアノードとしても機能する。ドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域を備え得る。ここで、ソース層またはキャップ層は、チャネル領域の上に配置される。この実施形態によれば、チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。この実施形態による例示的なデバイスは、図2に示される。
【0043】
さらなる実施形態によれば、JFETおよびSBDを備えるSiC半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該SBDアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
ここで、該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETの該ソースは、該SBDの該アノードとしても機能する。
【0044】
さらなる実施形態によれば、第一の導電型の材料は、n型半導体材料であり、第二の導電型の材料は、p型半導体材料である。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より、高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域とを備え、ソース層は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域より高いドーピングレベルを有し得る。
【0045】
上述したような方法は、さらに、アノード領域にてエッチングして、アノード領域内に残留している注入材料を除去することを、さらに包含する。このようにして、適切に低いショットキーバリア高さを有するデバイスが形成され得る。
【0046】
SiCをドーピングするのに適切なドナー材料には、窒素および燐がある。窒素が好ましいドナー材料である。シリコンカーバイドをドーピングするのに適切なアクセプタ材料には、ホウ素およびアルミがある。アルミが、好ましいアクセプタ材料である。上述の材料は、単なる例示に過ぎない。しかしながら、シリコンカーバイド中にドーピングされ得る任意のドナーまたはアクセプタ材料が使用され得る。
【0047】
デバイスの様々な層のドーピングレベルおよび厚さは、特定のアプリケーションに対する所望の特性を有するデバイスを製造するために変更可能である。特記されない限り、高濃度ドーピングは、1018atom・cm−3以上のドーパント濃度に相当し、低濃度ドーピングは、5×1016atom・cm−3以下のドーパント濃度に相当し、中程度のドーピングは、5×1016atom・cm−3と1018atom・cm−3との間のドーパント濃度に相当する。
【0048】
デバイスのドリフト層は、ドナー材料で低濃度ドーピング(すなわち、n−ドーピング)されたSiC層であり得、基板層は、ドナー材料で高濃度ドーピング(すなわち、n+ドーピング)されたSiC層であり得る。さらに、ソース領域は、n+ドーピングされたSiCであり得、ゲート領域は、pまたはp+ドーピングされたSiCであり得る。
【0049】
SiCドリフト層、チャネル層およびソース層のドーピングは、SiC基板上でのこれら層のそれぞれのエピタキシャル成長中にインサイチュで実行され得る。SiC層は、CVD、分子線エピタキシー、昇華エピタキシーを含む、その技術分野において周知の任意のエピタキシャル成長方法で形成され得る。ドーピングされたSiC層は、エピタキシャル成長中にインサイチュのドーピングで形成され得る。ここで、ドーパント原子は、成長中にシリコンカーバイド中に組み込まれる。
【0050】
以上の詳述は、本発明の原理を、図示のために提供された実施例とともに教示するものであって、本開示を読むことによって、形式および詳細の様々な変更が、本発明の真の範囲から逸脱することなく、行われ得ることは、当業者によって理解される。
【0051】
【表1】
【技術分野】
【0001】
本特許出願は、米国仮特許出願第60/585,881号(2004年7月8日出願)の利益を主張するものであり、該仮特許出願の全体は、本明細書にて、参考として援用される。
【0002】
本発明は、米国空軍によって与えられるF33615−01−D−2103の下での政府支援でもってなされた。政府は、本発明に対する一定の権利を有し得る。
【0003】
(技術分野)
本発明は、一般的に、パワー電界効果トランジスタの分野に関し、特に、パワースイッチング用途のシリコンカーバイド接合型電界効果トランジスタの分野に関する。
【背景技術】
【0004】
シリコンカーバイド接合型電界効果トランジスタ(JFET)は、DC−DC変換器のような高電圧およびハイパワーのスイッチング用途に非常に適している。縦型SiC JFETは、反転チャネル層移動度が低く、高温高電界で信頼性が低い現時点のSiC MOSFETの魅力的な代替品である(非特許文献1)。MOSFETはまた、さらなるスイッチングロスを引き起こす寄生容量を付加する固有のビルトイン・ボディダイオードを有する。しかしながら、このビルトイン逆並列pnダイオードは、逆並列フリーホイールダイオードが要求される回路内で有用である。スイッチにダイオードをビルトインさせると、スイッチのソースをディスクリートダイオードのアノードに接続するのに要求されるボンディングから生じる漂遊インダクタンスが除去される(特許文献1)。また弱点は、このダイオードは、ダイオードが順バイアスから逆バイアスに変わるときに除去されるべき蓄積電荷の量が多いpnダイオードである点である。この蓄積電荷を除去することによって、スイッチング時間の総計が増加し、回路の動作周波数が減少する。ショットキーダイオードは、蓄積電荷問題がなく、pnダイオードよりも、かなり速くスイッチングされ得る。
【0005】
他者は、SBD(ショットキーバリアダイオード)をMOSFETと一体化させること提案し(特許文献1、2)、また、SBDをバイポーラ接合型トランジスタと一体化させることを提案している(特許文献3)。また、共有ドリフト領域上にSBDを組み込んだ横型ゲートを有するFETも提案されており(特許文献4)、一方、他の者は、III−V族半導体上に形成された埋め込み並列ゲートを有する縦型JFETにSBDを組み込むことを提案している(特許文献5)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第5,111,253号明細書
【特許文献2】米国特許第4,967,243号明細書
【特許文献3】米国特許第4,969,027号明細書
【特許文献4】米国特許出願公開第2002/0047124号明細書
【特許文献5】米国特許第6,097,046号明細書
【非特許文献】
【0007】
【非特許文献1】I.Sankin、J.N.Merrett、W.A.Draper、J.R.B.CasadyおよびJ.B.Casady、「A Review of SiC Power Switch:Achievements,Difficulties and Perspectives」、International Conference on SiC and Related Materials 2003、リヨン,フランス、2003年10月6日
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、ビルトインされたpnダイオードをスイッチングすることに関連する損失を伴わずにMOSFETのボディダイオードのメリットを有するスイッチングデバイスに対するニーズが、いまだに存在する。
【課題を解決するための手段】
【0009】
第一の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスが提供される。該デバイスは、第一の導電型のSiC半導体基板層と、該基板層上に配置された該第一の導電型のSiCドリフト層と、該ドリフト層上に配置された該第一の導電型の複数のSiCソース領域と、該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のSiCゲート領域とを備える。第一の導電型の材料は、n型半導体材料であり得、第二の導電型の材料は、p型半導体材料であり得る。該複数のゲート領域は、ドリフト層内に第二の導電型のドーパントをイオン注入することによって形成され得る。このデバイスは、JFETを形成するために、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域と隣接するオーミックコンタクトとをさらに備えている。このデバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合をさらに備える。ショットキー金属が、デバイスのソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層は、JFETのソースオーミックコンタクト上に拡がる。本実施形態によれば、JFETのドレインは、SBDのカソードとしても機能し、JFETのソースは、SBDのアノードとしても機能する。
【0010】
このデバイスは、ショットキー金属層上、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備える。さらに、デバイスのドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたまた第一の導電型のチャネル領域をさらに備える。ここで、ソース領域は、チャネル領域上に配置される。チャネル領域は、その下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【0011】
第二の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して、該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分の中へと該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該ショットキーアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成して、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する。
【0012】
第一の導電型の材料は、n型半導体材料であり得、第二の導電型の材料は、p型半導体材料であり得る。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたまた第一の導電型のチャネル領域とを備え、複数のソース領域は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。
【0013】
上述された方法は、アノード領域を追加エッチングして、アノード領域内に残留している注入材料を除去することをさらに包含し得る。このようにして、適切に低いショットキーバリア高さを有するデバイスは、形成され得る。
【0014】
第三の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法が提供される。この方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分は、ショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積して、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDの該アノードとしても機能する。
例えば、本発明は以下の項目を提供する。
(項目1)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスであって、該デバイスは、
第一の導電型のSiC半導体基板層と、
該基板層上に配置された該第一の導電型のSiCドリフト層と、
該ドリフト層上に配置された該第一の導電型の複数のSiCソース領域と、
該ドリフト層内に形成された該第一の導電型とは異なる第二の導電型の複数のSiCゲート領域と、
該ドリフト層に隣接するショットキー金属層を含むショットキー接合と、
該ドリフト層と反対側の該基板層に隣接するオーミックコンタクトと、該ソース領域および該ゲート領域と隣接するオーミックコンタクトと
を備え、
該ショットキー金属が該ソースオーミックコンタクトと電気的にコンタクトするように、該ショットキー金属層が該ソースオーミックコンタクトにわたって拡がり、
該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、デバイス。
(項目2)
前記第一の導電型の材料は、n型半導体材料であり、前記第二の導電型の材料は、p型半導体材料である、項目1に記載のデバイス。
(項目3)
前記複数のゲート領域は、前記ドリフト層内に前記第二の導電型のドーパントをイオン注入することによって形成される、項目1に記載のデバイス。
(項目4)
前記ショットキー金属層上に、ならびに、前記ドレインオーミックコンタクトおよび前記ゲートオーミックコンタクト上に配置された最終金属層をさらに備える、項目1に記載のデバイス。
(項目5)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、
前記ソース領域は、該チャネル領域上に配置されている、項目1に記載のデバイス。
(項目6)
前記チャネル領域は、前記下に横たわるドリフト層よりも高いドーピングレベルを有する、項目4に記載のデバイス。
(項目7)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有する、項目1に記載のデバイス。
(項目8)
前記基板層は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目9)
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目10)
前記複数のゲート領域は、1018atom・cm−3以上のドーパント濃度を有する、項目1に記載のデバイス。
(項目11)
前記複数のゲート領域は、5×1016atom・cm−3と1018atom・cm−3との間のドーパント濃度を有する、項目1に記載のデバイス。
(項目12)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有し、
前記基板層は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも5×1016atom・cm−3のドーパント濃度を有する、項目1に記載のデバイス。
(項目13)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に該誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該複数のソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、方法。
(項目14)
前記第一の導電型の材料は、n型半導体材料であり、前記第二の導電型の材料は、p型半導体材料である、項目13に記載の方法。
(項目15)
前記ソース層は、前記下に横たわるドリフト層より高濃度にドーピングされる、項目13に記載の方法。
(項目16)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置される、項目13に記載の方法。
(項目17)
前記チャネル領域は、前記下に横たわるドリフト領域よりも高いドーピングレベルを有する、項目16に記載の方法。
(項目18)
前記アノード領域においてエッチングすることにより、該アノード領域内に残留している注入された材料を除去することをさらに包含する、項目13に記載の方法。
(項目19)
前記ドリフト層は、5×1016atom・cm−3以下のドーパント濃度を有し、
前記基板層は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のソース領域は、1018atom・cm−3以上のドーパント濃度を有し、
前記複数のゲート領域は、少なくとも5×1016atom・cm−3のドーパント濃度を有する、項目13に記載の方法。
(項目20)
縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスを製造する方法であって、該方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分上に、第二のマスクを置くことと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が該第二の導電型のSiCとなるようにすることであって、該第二のマスクによってマスクされた該ドリフト層の部分はショットキーアノード領域を形成する、ことと、
該第一のマスクおよび該第二のマスクを除去することと、
該デバイスをアニールすることにより該ドーパントを活性化することと、
該デバイスの該ソース層および該注入されたドリフト層の部分の上に、第三のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングによって該第一の導電型の材料を露出させることにより、複数のゲート領域、および、オプションとして、複数の終端部構造を形成することと、
該第三のマスクを除去することと、
該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出させることと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出させたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該ショットキーアノード領域内に、かつ該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETのソースは、該SBDのアノードとしても機能する、方法。
(項目21)
前記第三のマスクは、前記ショットキーアノード領域を覆う、項目20に記載の方法。
(項目22)
前記第三のマスクは、前記ショットキーアノード領域を覆わず、
複数のゲート領域、および、オプションとして、複数の終端部構造を形成することは、該ショットキーアノード領域内のドリフト層をエッチングすることを包含する、項目20に記載の方法。
(項目23)
前記ドリフト層は、前記基板上に配置された前記第一の導電型のドリフト領域と、該ドリフト領域上に配置されたこれもまた該第一の導電型のチャネル領域とを備え、前記複数のソース領域は、該チャネル領域上に配置されている、項目20に記載の方法。
(項目24)
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記チャネル領域上に堆積されている、項目23に記載の方法。
(項目25)
前記ショットキー金属層は、前記デバイスの前記ショットキーアノード領域内の前記ドリフト領域上に堆積されている、項目24に記載の方法。
【図面の簡単な説明】
【0015】
【図1A】図1Aは、本発明の一実施形態によるJFETの製造方法を示す。
【図1B】図1Bは、本発明の一実施形態によるJFETの製造方法を示す。
【図1C】図1Cは、本発明の一実施形態によるJFETの製造方法を示す。
【図1D】図1Dは、本発明の一実施形態によるJFETの製造方法を示す。
【図2】図2は、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの断面図である。
【図3A】図3Aは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3B】図3Bは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3C】図3Cは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3D】図3Dは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3E】図3Eは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3F】図3Fは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3G】図3Gは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3H】図3Hは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3I】図3Iは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3J】図3Jは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図3K】図3Kは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第一の製造方法を示す。
【図4A】図4Aは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4B】図4Bは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4C】図4Cは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4D】図4Dは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4E】図4Eは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4F】図4Fは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4G】図4Gは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4H】図4Hは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4I】図4Iは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4J】図4Jは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【図4K】図4Kは、縦型トレンチJFETおよび集積逆並列ショットキーダイオードを備えるデバイスの第二の製造方法であって、注入マスクは、ゲート注入ステップの間に、ショットキーアノード領域がイオン注入されるのを防止するのに使用される方法を示す。
【発明を実施するための形態】
【0016】
本発明は、トレンチVJFETを、共通ドリフト領域を共有する集積ショットキーバリアダイオード(SBD)と組み合わせている。上述のように、ショットキーバリアダイオード(SBD)をパワー接合型電界効果トランジスタと一体構造で組み込むと、ビルトインpnダイオードのスイッチングと関連する関連損失を伴うことなく、MOSFETボディダイオードのメリットを有するスイッチを生成できる。逆回復時間もより速くなることに加え、典型的に、SBDは、pnダイオードよりも、かなり低いターンオン電圧を有する。例えば、チタンSBDに対する典型的なVonは、約0.8Vであるのに対し、SiCpnダイオードに対する典型的なVonは、約2.8Vである。中程度の電流密度に対して、これは、p−nに比べてSBDでは、パワー損失がかなり低いということである。
【0017】
SiC JFETの多数の設計が提案されている[7-10]。本明細書に記載されたデバイスは、自己整合縦型JFETを備える。このJFETの基本構造は、米国特許出願公開第2003/0034495号明細書として公開された米国特許出願第10/193,108号(以下、本明細書では、「108号出願」と称する)にて記載された注入ゲート接合型FETと同じである。該出願は、本明細書に参考としてその全体が援用される。この注入ゲートVJFETは、SBDと組み合わされ、このSBDのアノードは、JFETと共通のドリフト層上に形成される。SBDのアノードおよびJFETのソースは、金属パッドによって電気的に接続されている。また、JFETのドレインコンタクトも、SBDに対するカソードとして重複する。別のコンタクトパッドは、ソースフィンガーのベースにて、注入p型層上に形成されたオーミックコンタクト上のJFETのためのゲート端子を形成する。ソース/アノードコンタクトパッドは、誘電体層によって、ゲート領域から絶縁される。
【0018】
108号出願に開示された技術は、デバイスのJFET部分を製造するために使用され得る。JFETを製造する例示的な方法が、図1A〜図1Dに記載される。図1Aに示されるように、SiC基板層30は、その上に配置された同じ導電型のドリフト層32およびソース層34を有して、提供される。マスク36は、ソース層34上に配置されて示される。図1Bに示されるように、ソースの形態(例えば、フィンガー)は、次いで、マスク36の開口部38を介して、ソース層34を介して選択的に、ドリフト層32の中へとエッチングされる。図1Cに示されるように、同じエッチングマスク36は、次いで、イオン注入プロセスを用いてゲート領域40を選択的に形成するのに注入マスクとして使用され得る。
【0019】
注入ゲート領域40の形成後、マスク36は、除去され得、ドレインコンタクト42は、基板層30上に配置され得る。このステップは、図1Dに示される。さらに、図1Dに示されるように、デバイスを形成するために、ゲートオーミックコンタクト44は、注入ゲート領域40上に配置され、ソースオーミックコンタクト46は、ソース層34のエッチングされていない部分の上に配置され得る。
【0020】
以下に、より詳細に記載されるように、デバイスのJFET部分の製造に使用される上記のステップの一部は、また、デバイスのSBD部分の製造に使用され得る。
【0021】
図2は、本発明の一実施形態によるJFETおよびSBDを備えるデバイスの断面図である。図2に示すように、ゲートオーミックコンタクトは、大面積のコンタクトパッドの下のみならず、ソースフィンガーの間まで延びて示される。ゲートフィンガーの長さを延ばすオーミックコンタクトを有することは、一部のアプリケーションにおいては望ましいが、必須ではない。
【0022】
図2は、また、メサガードリングでの終端を示す。この終端の形式は、米国特許第6,693,308号(以下、本明細書では、「308号特許」と称する)に記載されたものと製造上および機能上において同様である。該特許は、本明細書に参考として、その全体が援用される。しかしながら、308号特許に記載されたデバイスにおいて、ガードリングは、エピタキシャル成長したp型層の中へとエッチングされるのに対し、図2には、注入されたp型層が示される。エッチングされたガードリングの代わりに、デバイスを絶縁するJTE、フィールドプレート、またはメサを含む終端の他の形式も、これらに限定されないが、また使用され得る。
【0023】
図2に示されるように、デバイスは、高濃度n型ドーピング(n+)されたトップエピタキシャル層(すなわち、キャップ層)を有する。この層に隣接するのは、チャネル領域を形成するために使用される上述のn+キャップ層よりも低濃度ドーピングされたn型層である。チャネルに隣接するのは、n型ドリフト層またはn型ドリフト領域である。ドリフト領域は、チャネル領域と同じかそれ未満のドーピング濃度を有し得る。同じドーピングレベルが使用される場合、ドリフト領域とチャネル領域とは、単一層から形成され得る。ドリフト領域に隣接するのは、別のn+層であり、これは、ドレインコンタクトに対する基礎を形成する。この層は、他の層がエピタキシャル成長されるn型基板になり得る。
【0024】
さらなる実施形態による、JFETおよびSBDを備えるデバイスは、以下に概説される方法によって製造され得る。この方法は、図3A〜図3Kに示される。図3Aに示されるように、多層構造48は、半導体基板50、ドリフト層52、チャネル層54、および、ソース層またはキャップ層58を備えて、提供される。上述のように、多層構造は、個別のドリフト層およびチャネル層ではなく、その代わりに単一のドリフト層を備え得る。
【0025】
1.イオン注入/エッチングマスク56が、ソースフィンガーを規定する領域にパターニングされる(図3B)。
【0026】
2.SiCは、n+キャップ層を通って、チャネル領域の一部または全体を貫通する深さまで乾式エッチングされ(個別のチャネル領域が用いられたとき)、あるいは、デバイスのチャネル/ドリフト領域(図示せず)を形成する単一層の中へと乾式エッチングされる。これは、図3Cに示される。
【0027】
3.次いで、サンプルは、p型ドーパントで注入されることにより、露出SiC60のトップ層がn型からp型に変換される(図3D)。
【0028】
4.注入/エッチングマスクは、剥がされ、次いで、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる(図示せず)。
【0029】
5.次いで、ウェハは、デバイスのゲート領域およびガードリング(もしガードリングが使用される場合)を規定する乾式エッチングマスク62を用いて、パターニングされる(図3E)。フィールドエリアおよびSBDアノードエリアは、露出されたままで残る。
【0030】
6.露出されたSiCは、隣接デバイスが上記p層66によって電気的に接続されなくなるまで、p+注入領域のバルクを通って、下方にエッチングされる(図3F)。
【0031】
7.エッチングマスク62は、剥がされ、誘電体68は、ソースフィンガー上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および/または処理される(図3G)。
【0032】
8.ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら、露出されるまで、該誘電体がエッチング除去される(図3H)。
【0033】
9.ゲートパッドウィンドーは、パターニングされ、p+ゲート領域70へと下方にエッチングされる(図3H)。
【0034】
10.適切な金属または金属スタックが、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン(72、74および76)上にオーミックコンタクトが形成される(図3I)。
【0035】
11.SBDアノードウィンドー78は、パターニングされ、酸化物は、n型チャネル54(図示)またはドリフト領域52(図示せず)へと下方にエッチングされる(図3J)。次いで、露出されたSiCがさらにエッチングされることにより、ショットキーアノード領域からいずれの注入「テール(tail)」または残留注入ダメージも除去される。残留p型ドーパントまたは注入ダメージは、表面上に形成されたSBDのターンオン電圧を増加させ得る。
【0036】
12.ショットキーバリア金属80は、SBDアノードウィンドー上およびソースコンタクト(72)上に形成される(図3J)。次いで、ソース/アノードおよびゲート(82、84)用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る(図3K)。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【0037】
13.次いで、バックサイド最終金属88が、堆積される(図3K)。
【0038】
JFETおよびSBDを備えるデバイスを製造する代替的方法が、図4A〜図4Kに示される。図4Aに示されるように、多層構造48は、半導体基板50、ドリフト層52、チャネル層54、および、ソース層またはキャップ層58を備えて、提供される。図示されていないが、該多層構造は、個別のドリフト領域およびチャネル領域でなく、その代わりに、単一の領域からなるドリフト層を備え得る。イオン注入/エッチングマスク56は、ソースフィンガーを規定する領域上にパターニングされる(図4B)。SiCは、n+キャップ層を通って、チャネル領域の一部または全体を貫く深さまで乾式エッチングされ(個別のチャネル領域が用いられたとき)、あるいは、デバイスのチャネル/ドリフト領域(図示せず)を形成する単一層の中へと乾式エッチングされる(図4C)。図4Cから分かるように、マスク57は、チャネル層上(あるいは、チャネル層が存在しないとき、ドリフト層上)のエッチングされた材料上に置かれる。マスク57は、ショットキーアノード領域64を規定するために使用される。次いで、サンプルは、p型ドーパントで注入されることにより、露出SiC60のトップ層がn型からp型に変換される(図4D)。図4Dから分かるように、ショットキーアノードマスク57は、チャネル層54が、ショットキーアノード領域64にて注入されることを防ぐ。次いで、注入/エッチングマスク56およびショットキーアノードマスク57は、剥がされる。そして、注入されたドーパントが電気的に活性化するように、ウェハがアニールされる(図示せず)。次いで、ウェハは、デバイスのゲート領域およびガードリング(もしガードリングが使用される場合)を規定する乾式エッチングマスク62を用いて、パターニングされる(図4E)。デバイスのフィールドエリアは、露出されたままで残る。さらに、SBDアノード領域64も、露出またはマスク63されたまま残り得る。露出されたSiCは、隣接デバイスが上記p層66によって電気的に接続されなくなるまで、p+注入領域のバルクを通って、下方へとエッチングされる(図4F)。SBDアノードの注入されなかったチャネル層(54)は、下に横たわるドリフト領域を露出するこのエッチング工程の間に、エッチング除去され得る。あるいは、露出されたチャネル層は、ショットキーアノード領域内に残り得る。次いで、エッチングマスク62(および、オプションで63)は、剥がされ、誘電体68は、ソースフィンガーのトップ上の誘電体厚さが、フィンガーの間およびフィールド内よりもかなり薄くなるように、堆積および/または処理される(図4G)。ソースフィンガーのトップが、他のどの場所にも酸化物を多めに残しながら露出されるまで、誘電体がエッチング除去される(図4H)。ゲートパッドウィンドーは、パターニングされ、p+ゲート領域70まで下方にエッチングされる(図4H)。適切な金属または金属スタックは、次いで、堆積され、アニールされることにより、デバイスのソース、ゲートおよびドレイン(72、74および76)上にオーミックコンタクトが形成される(図4I)。SBDアノードウィンドー78は、パターニングされ、酸化物は、SBDアノード領域内で、n型チャネル54(図示)またはドリフト領域52(図示せず)まで下方にエッチングされる(図4J)。次いで、ショットキーバリア金属80は、SBDアノードウィンドー内およびソースコンタクト(72)上に形成される(図4J)。
【0039】
図4Kに示すように、ショットキー金属は、チャネル層54上に堆積され得る。あるいは、ショットキー金属は、下に横たわるドリフト領域上に堆積され得る(図示せず)。チャネル層上に形成されたショットキーダイオードは、一般的に、ドリフト領域上に形成されたショットキーダイオードを備える同様のデバイスより、低いターンオン電圧を有するが、高い逆リークを有する。デバイスの特定の性能要求は、どの方法が使用されるかを指定し得る。ショットキー金属は、ショットキーアノードの周囲にある注入された材料の一部と重なり得る。ただし、その注入された材料が、JFETの注入されたゲートに、電気的に接続されない限りにおいてである。次いで、ソース/アノードおよびゲート(82、84)用の最終コンタクトパッド金属は、ウェハのトップ上に堆積され得る(図4K)。ソース、ゲートおよびアノード用のコンタクトパッド金属は、同時に堆積され得る。
【0040】
図3および図4は、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備える、図2に示されるデバイスを製造するために、使用され得る基本的なプロセスを示す。デバイスを得るために、他の詳細は、追加され得るし、また、一部の工程の順序は、再編され得る。
【0041】
様々な実施形態が以下に記載される。
【0042】
第一の実施形態によれば、縦型接合型電界効果トランジスタ(JFET)およびショットキーバリアダイオード(SBD)を備えるSiC半導体デバイスが、提供される。このデバイスは、第一の導電型のSiC半導体基板層、基板層上に配置された第一の導電型のSiCドリフト層、ドリフト層上に置かれた第一の導電型の複数のSiCソース領域、および、ドリフト層内に形成された第一の導電型と異なる第二の導電型の複数のSiCゲート領域を備える。該複数のゲート領域は、n型ドリフト層内にp型ドーパントをイオン注入することによって形成され得る。デバイスは、JFETを形成するため、ドリフト層と反対側で基板層に隣接するオーミックコンタクトと、ソース領域およびゲート領域に隣接するオーミックコンタクトとをさらに備え得る。また、デバイスは、ドリフト層に隣接するショットキー金属層を含むショットキー接合を備える。ショットキー金属が、デバイスのソースオーミックコンタクトと接触するように、ショットキー金属層は、JFETのソースオーミックコンタクトにわたって拡がり得る。デバイスは、ショットキー金属層上に、ならびに、ドレインオーミックコンタクトおよびゲートオーミックコンタクト上に配置された最終金属層をさらに備え得る。この実施形態によれば、JFETのドレインは、SBDのカソードとしても機能し、JFETのソースは、SBDのアノードとしても機能する。ドリフト層は、基板上に配置された第一の導電型のドリフト領域、および、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域を備え得る。ここで、ソース層またはキャップ層は、チャネル領域の上に配置される。この実施形態によれば、チャネル領域は、下に横たわるドリフト領域よりも高いドーピングレベルを有し得る。この実施形態による例示的なデバイスは、図2に示される。
【0043】
さらなる実施形態によれば、JFETおよびSBDを備えるSiC半導体デバイスを製造する方法が提供される。この実施形態による方法は、
第一のマスクを第一の導電型のSiCのソース層上に置くことであって、該ソース層は、該第一の導電型のSiCドリフト層に隣接し、かつ、該ドリフト層は、該第一の導電型のSiC基板層に隣接する、ことと、
該ソース層を介して該ドリフト層の中へと選択的にエッチングすることにより、エッチングされた複数の領域によって分離された隆起した複数のソース領域を形成することと、
該ドリフト層の露出部分に該第二の導電型のドーパントを注入し、該注入された領域が、該第二の導電型のSiCとなるようにすることと、
該第一のマスクを除去することと、
該デバイスをアニールすることにより、該ドーパントを活性化することと、
該デバイスの該ソース層上に第二のマスクを置くことと、
該デバイスの該注入層を介する選択的なエッチングにより該第一の導電型の材料を露出させることによって、複数のゲート領域、ショットキーアノード領域、および、オプションとして、複数の終端部構造を形成することと、
該第二のマスクを除去することと、
誘電体材料が該隆起したソース領域上でより薄くなるよう、該デバイスの露出エッチング表面上に誘電体材料を堆積することと、
該誘電体材料をエッチングすることにより、該ソース領域を露出することと、
該ゲート領域の上の該誘電体材料を介して選択的にエッチングすることにより、注入された材料を露出させることと、
露出されたソース領域およびゲート領域上に金属を堆積することにより、ソースオーミックコンタクトおよびゲートオーミックコンタクトをそれぞれ形成することと、
該ドリフト層の反対側の該基板上に金属を堆積することにより、ドレインオーミックコンタクトを形成することと、
該SBDアノード領域の上の該誘電体材料を介して選択的にエッチングすることにより、該第一の導電型の材料を露出させることと、
ショットキー金属層を該SBDアノード領域内に、かつ、該ソースオーミックコンタクトに接触するように堆積することと、
該ショットキー金属層および該ゲートオーミックコンタクト上に金属層を堆積することにより、電気的コンタクトパッドを形成することと、
該ドリフト層の反対側の該基板上に金属層を形成することにより、該ドレインオーミックコンタクトを形成することと、
該ドレインオーミックコンタクト上に金属層を形成することにより、ドレイン電気的コンタクトパッドを形成することと
を包含し、
ここで、該デバイスは、ソースとゲートとドレインとを含むJFETと、カソードとアノードとを含むSBDとを備え、該JFETのドレインは、該SBDのカソードとしても機能し、該JFETの該ソースは、該SBDの該アノードとしても機能する。
【0044】
さらなる実施形態によれば、第一の導電型の材料は、n型半導体材料であり、第二の導電型の材料は、p型半導体材料である。さらなる実施形態によれば、ソース層は、下に横たわるドリフト層より、高濃度ドーピングされる。さらに、ドリフト層は、基板上に配置された第一の導電型のドリフト領域と、ドリフト領域上に配置されたこれもまた第一の導電型のチャネル領域とを備え、ソース層は、チャネル領域上に配置される。チャネル領域は、下に横たわるドリフト領域より高いドーピングレベルを有し得る。
【0045】
上述したような方法は、さらに、アノード領域にてエッチングして、アノード領域内に残留している注入材料を除去することを、さらに包含する。このようにして、適切に低いショットキーバリア高さを有するデバイスが形成され得る。
【0046】
SiCをドーピングするのに適切なドナー材料には、窒素および燐がある。窒素が好ましいドナー材料である。シリコンカーバイドをドーピングするのに適切なアクセプタ材料には、ホウ素およびアルミがある。アルミが、好ましいアクセプタ材料である。上述の材料は、単なる例示に過ぎない。しかしながら、シリコンカーバイド中にドーピングされ得る任意のドナーまたはアクセプタ材料が使用され得る。
【0047】
デバイスの様々な層のドーピングレベルおよび厚さは、特定のアプリケーションに対する所望の特性を有するデバイスを製造するために変更可能である。特記されない限り、高濃度ドーピングは、1018atom・cm−3以上のドーパント濃度に相当し、低濃度ドーピングは、5×1016atom・cm−3以下のドーパント濃度に相当し、中程度のドーピングは、5×1016atom・cm−3と1018atom・cm−3との間のドーパント濃度に相当する。
【0048】
デバイスのドリフト層は、ドナー材料で低濃度ドーピング(すなわち、n−ドーピング)されたSiC層であり得、基板層は、ドナー材料で高濃度ドーピング(すなわち、n+ドーピング)されたSiC層であり得る。さらに、ソース領域は、n+ドーピングされたSiCであり得、ゲート領域は、pまたはp+ドーピングされたSiCであり得る。
【0049】
SiCドリフト層、チャネル層およびソース層のドーピングは、SiC基板上でのこれら層のそれぞれのエピタキシャル成長中にインサイチュで実行され得る。SiC層は、CVD、分子線エピタキシー、昇華エピタキシーを含む、その技術分野において周知の任意のエピタキシャル成長方法で形成され得る。ドーピングされたSiC層は、エピタキシャル成長中にインサイチュのドーピングで形成され得る。ここで、ドーパント原子は、成長中にシリコンカーバイド中に組み込まれる。
【0050】
以上の詳述は、本発明の原理を、図示のために提供された実施例とともに教示するものであって、本開示を読むことによって、形式および詳細の様々な変更が、本発明の真の範囲から逸脱することなく、行われ得ることは、当業者によって理解される。
【0051】
【表1】
【特許請求の範囲】
【請求項1】
本明細書に記載の方法。
【請求項1】
本明細書に記載の方法。
【図2】
【図1A】
【図1B】
【図1C】
【図1D】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図1A】
【図1B】
【図1C】
【図1D】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【公開番号】特開2013−8996(P2013−8996A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−195202(P2012−195202)
【出願日】平成24年9月5日(2012.9.5)
【分割の表示】特願2007−523591(P2007−523591)の分割
【原出願日】平成17年7月8日(2005.7.8)
【出願人】(311015849)エスエス エスシー アイピー、エルエルシー (7)
【出願人】(506429385)ミシシッピ ステート ユニバーシティー (4)
【Fターム(参考)】
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−195202(P2012−195202)
【出願日】平成24年9月5日(2012.9.5)
【分割の表示】特願2007−523591(P2007−523591)の分割
【原出願日】平成17年7月8日(2005.7.8)
【出願人】(311015849)エスエス エスシー アイピー、エルエルシー (7)
【出願人】(506429385)ミシシッピ ステート ユニバーシティー (4)
【Fターム(参考)】
[ Back to top ]