半導体装置
【課題】大電力の制御を行う、高耐圧の半導体装置を提供する。
【解決手段】ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、端部をゲート電極と重畳するソース電極及びドレイン電極と、を有し、ゲート電極と酸化物半導体層が重畳する領域において、ゲート絶縁層は、ドレイン電極と端部を重畳する第１の領域と、前記第１の領域と隣接する第２の領域と、を有し、第１の領域の静電容量は第２の領域の静電容量より小さいトランジスタを提供すること。
【解決手段】ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、端部をゲート電極と重畳するソース電極及びドレイン電極と、を有し、ゲート電極と酸化物半導体層が重畳する領域において、ゲート絶縁層は、ドレイン電極と端部を重畳する第１の領域と、前記第１の領域と隣接する第２の領域と、を有し、第１の領域の静電容量は第２の領域の静電容量より小さいトランジスタを提供すること。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いた半導体装置に関する。
【０００２】
なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路、電子部品、及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
高耐圧で、大電流を制御するためのパワーデバイスと呼ばれる半導体装置では、現状、半導体材料として、主にシリコンが用いられている。しかし、シリコンを用いたトランジスタでは、その物理的な特性が理論値の限界にきていると言われており、さらなる高耐圧と大電流の制御が可能なパワーデバイスを実現するためには、特性の向上が可能な新たな半導体材料が求められている。高耐圧、高変換効率、高速スイッチングなどの諸特性を向上させる可能性がある半導体材料として、酸化物半導体が注目されている。
【０００４】
酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度が低い。また、酸化物半導体はスパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体の成膜温度は３００℃〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能であるため、酸化物半導体を半導体層に用いたトランジスタが既に知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／００７２４３９明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に電界効果トランジスタではソースドレイン間の電圧を上げていくと、ドレイン近傍に高電界が発生することが知られている。なお、本明細書において、ドレイン近傍とは酸化物半導体層とゲート電極が重畳する領域のうち、チャネル長方向の断面において、ドレイン電極の端部と重畳し、ドレイン電極とゲート電極の電位差によって、特に他の領域より著しく電界が大きい領域のことである。なお、ドレイン近傍は、ドレイン電極と重畳する領域は含まない。
【０００７】
ドレイン近傍の高電界で加速された電子は大きな運動エネルギーを持つ。ほとんどの電子は格子散乱によって運動エネルギーを失うが、いくつかの電子は散乱せずに加速され続け、運動エネルギーを増大させる。
【０００８】
加速され続けた電子がバンドギャップ以上の運動エネルギーを持ったまま他の電子・正孔対に衝突すると、衝突された電子はエネルギーを得て伝導帯へ励起され、電気伝導に寄与する。そして、衝突された電子が新たな衝突の引き金となり、トランジスタの中で衝突が次々に繰り返される。この一連の過程によって、トランジスタの電流が急激に増大し、ジュール熱による局所的な発熱が発生し、トランジスタを破壊する。
【０００９】
例えば、酸化物半導体と同程度のバンドギャップを有する炭化珪素（ＳｉＣ（４Ｈ））の破壊電界強度は３ＭＶ／ｃｍであることが知られている。炭化珪素を半導体層に用いたトランジスタに３ＭＶ／ｃｍ以上の高電界が印加されると、破壊を起こして、トランジスタとして機能しなくなることがある。
【００１０】
そのため、酸化物半導体は量産性に優れ、プロセス温度が低いといった利点を備えているが、大電力の制御を行うトランジスタに用いる場合には、破壊に対する耐性を高めるための新しい構造を提供することが求められている。
【００１１】
したがって、大電力の制御を行う、高耐圧のトランジスタを提供することを目的の一とする。また、該トランジスタを用いた半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、酸化物半導体を半導体層に用いたトランジスタにおいて、ドレイン近傍のチャネル形成領域を高抵抗化する構成に着目した。ここで、チャネル形成領域とは、酸化物半導体層において、ゲート電極と重畳し、ソース電極及びドレイン電極の間隙の領域のことである。チャネル形成領域はゲート電圧が印加されることにより、キャリアが誘起され、ゲート電圧が一定値（閾値）以上になると、誘起されたキャリアによってソース電極及びドレイン電極間に電流が流れる。
【００１３】
特にソース電極とドレイン電極の間に高い電圧が印加された場合、ドレイン近傍のチャネル形成領域に高電界が生じ、トランジスタがドレイン近傍のチャネル形成領域から破壊されることがある。
【００１４】
そこで、ドレイン近傍のチャネル形成領域を高抵抗化することによって、ドレイン電極に高電圧が印加されても、ドレイン近傍に生じる高電界を緩和して、トランジスタの破壊を防ぐ構成に想到した。
【００１５】
具体的には、酸化物半導体を半導体層に用いたトランジスタにおいて、ゲート絶縁層の静電容量が大きい領域では、該ゲート絶縁層と重畳するチャネル形成領域の移動度が高くなり、反対に、ゲート絶縁層の静電容量の小さい領域では、該ゲート絶縁層と重畳するチャネル形成領域の移動度が低くなる現象を利用して、チャネル形成領域に高抵抗化された領域を形成する。
【００１６】
酸化物半導体は、キャリアの密度が下がると、移動度が小さくなる性質を有する。そのため、ゲート絶縁層の静電容量が低下し、誘起されるキャリア（電荷量）が減ると、酸化物半導体の移動度が低下し高抵抗化する。反対に、チャネル形成領域と重畳するゲート絶縁層の静電容量が大きくなると、誘起されるキャリアの量（電荷量）が増え、移動度が大きくなり低抵抗となる。
【００１７】
これらを利用して、高電界がかかるドレイン近傍のゲート絶縁層の静電容量を小さくすることによって、ドレイン近傍のチャネル形成領域に高抵抗な領域を作製し、高電界を緩和することを可能にした。その結果、高電界によって電子が加速されて、バンドギャップ以上のエネルギーを持つ電子が流れることでトランジスタが発熱し、熱によって半導体層が破壊され、トランジスタの破壊に至る現象を防ぐことができる。
【００１８】
また、ドレイン近傍以外のゲート絶縁層の静電容量は大きくしておくことで、チャネル形成領域のドレイン近傍以外の部分においては移動度を低下させずに、トランジスタの破壊耐性を高めることができる。
【００１９】
したがって、本発明の一態様は、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接する第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、ゲート絶縁層は、第１の電極と重畳する第１の領域と、第２の電極と重畳する第２の領域と、第１の領域と第２の領域に挟まれ、第１の領域と接する、第３の領域と、第３の領域と第２の領域に挟まれた第４の領域と、を有し、第３の領域の静電容量は第４の領域の静電容量よりも小さくなるように設けられている半導体装置である。
【００２０】
ドレイン電極として機能する第１の電極の近傍のゲート絶縁層の静電容量を小さくすることで、ドレイン近傍のチャネル形成領域が高抵抗化される。したがって、酸化物半導体層において、ドレイン近傍に生じる電界が小さくなり、ドレイン電極に高電圧を印加しても破壊の起こらない、高耐圧のトランジスタを提供することができる。
【００２１】
また、ドレイン近傍のゲート絶縁層の静電容量と比較して、ドレイン近傍以外のゲート絶縁層の静電容量は大きくすることで、トランジスタ全体としての移動度の低下を抑制し、大電流の制御を行うことができ、かつ、高抵抗な半導体装置を提供することができる。
【００２２】
また、本発明の一態様は、該トランジスタのゲート絶縁層の第１の領域、第２の領域は比誘電率が等しい材料からなり、第１の領域は、第２の領域よりも膜厚が大きいトランジスタである。
【００２３】
比誘電率の等しい材料でゲート絶縁層を構成すると、膜厚の変化に応じて静電容量が変化する。そのため、ゲート絶縁層の第１の領域及び第２の領域を比誘電率の等しい材料で形成することで、膜厚を調整することのみによって、各領域間の静電容量を変化させることができ、ドーピング等のプロセスが不要になるため、容易に高耐圧のトランジスタを提供することができる。
【００２４】
また、本発明の一態様は、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接する、第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、ゲート絶縁層は、第１の電極と重畳する第１の領域と、第２の電極と重畳する第２の領域と、第１の領域と第２の領域に挟まれ、第１の領域と接し、第２の領域とは間隙を有する第３の領域と、第３の領域と第２の領域に挟まれ、第２の領域と接し、第３の領域とは間隙を有する第４の領域と、第３の領域と第４の領域に挟まれた第５の領域と、を有し、第３の領域及び第４の領域の静電容量は第５の静電容量よりも小さくなるように設けられているトランジスタである。
【００２５】
トランジスタの第１の電極及び第２の電極のうち、いずれがソース電極及びドレイン電極として機能するのかはトランジスタの構造や動作条件によって互いに入れ替わる。そこで、第１の電極近傍及び第２の電極近傍のどちらにも、ゲート絶縁層の静電容量が小さい領域を設けることで、高電界のかかる領域を高抵抗化することができ、ソース電極及びドレイン電極が入れ替わる動作条件においても、トランジスタの破壊を防ぐことができる。
【００２６】
また、本発明の一態様は、該トランジスタのゲート絶縁層の第１の領域、第２の領域、第３の領域は比誘電率が等しい材料からなり、第１の領域及び第２の領域は、第３の領域よりも膜厚が大きいトランジスタである。
【００２７】
比誘電率の等しい材料でゲート絶縁層を構成すると、膜厚の変化に応じて静電容量が変化する。そのため、ゲート絶縁層の第１の領域、第２の領域及び第３の領域を比誘電率の等しい材料で形成することで、各領域の膜厚を調整することのみによって、各領域間の静電容量を変化させることができ、ドーピング等のプロセスが不要となるため、容易に高耐圧のトランジスタを提供することができる。
【００２８】
また、本発明の一態様は、第１のゲート電極と、第１のゲート電極上の第１のゲート絶縁層と、第１のゲート絶縁層上の、第１のゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、第１のゲート電極と重畳しない第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、酸化物半導体層は、第１の電極と接する第１の領域と、第２の領域と接する第２の領域とに挟まれ、かつ、第１のゲート電極と重畳しない領域において、第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳するトランジスタである。
【００２９】
上記トランジスタは、酸化物半導体層を挟んで、静電容量の異なる第１のゲート絶縁層及び第２のゲート絶縁層を設け、各ゲート絶縁層を介して２つのゲート電極を設ける。酸化物半導体層において、第１の電極と第２の電極にはさまれたチャネル形成領域のうち、第１のゲート電極と重畳する領域においては、第１のゲート電極に印加された電圧によってキャリアが誘起され、第１のゲート電極と重畳しない領域においては、静電容量の小さな第２のゲート絶縁層側に設けた第２のゲート電極によってチャネルが誘起される。また、第１の電極と第１のゲート電極は重畳しないように設けられているため、第１の電極の付近においては必ず、第２のゲート電極によってキャリアが誘起される。
【００３０】
つまり、第１の電極の近傍においては、静電容量の小さな第２のゲート絶縁層側に設けた第２のゲート電極によってキャリアが誘起されるため、高電圧が印加される領域の近傍は高抵抗化され、高電圧によって高電界が生じることがなく、耐圧性の高いトランジスタとなる。
【００３１】
また、第１の電極近傍以外のチャネル形成領域では、静電容量の大きな第１のゲート絶縁層側に設けた第１のゲート電極がキャリアを誘起するため、大電力の制御を行うのに十分な移動度を有する。このような構成により、大電流の制御が可能な、高耐圧のトランジスタを提供することができる。
【００３２】
また、本発明の一態様は、第１のゲート電極と、第１のゲート電極上の第１のゲート絶縁層と、第１のゲート絶縁層上の、第１のゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、第１のゲート電極と重畳しない第１の電極及び第２の電極と、を有し、酸化物半導体層は、第１の電極と接する第１の領域と、第２の電極と接する第２の領域に挟まれ、かつ、第１のゲート電極と重畳しない領域において、第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳するトランジスタである。
【００３３】
トランジスタの第１の電極及び第２の電極のうち、いずれがソース電極及びドレイン電極として機能するのかはトランジスタの構造や動作条件によって互いに入れ替わる。そこで、第１の電極近傍及び第２の電極近傍のチャネル形成領域のどちらも第１のゲート電極とは間隙をもって設け、重畳させないことによって、第１の電極の近傍及び第２の電極の近傍のどちらも高抵抗化することができる。したがって、ソース電極及びドレイン電極が入れ替わる動作条件においても、高電界のかかる領域を高抵抗化することができ、トランジスタの破壊を防ぐことができる。
【００３４】
また、本発明の一態様は、上記トランジスタにおいて、第２のゲート絶縁層は第１のゲート絶縁層と比誘電率が等しい材料からなり、第２のゲート絶縁層の膜厚は第１のゲート絶縁層の膜厚よりも大きいトランジスタである。
【００３５】
第１のゲート絶縁層と、第１のゲート絶縁層の膜厚よりも大きい第２のゲート絶縁層を備えると、第１のゲート絶縁層と第２のゲート絶縁層に比誘電率が等しい材料を用いて、大電流の制御が可能な、高耐圧なトランジスタを提供することができる。
【００３６】
また、本発明の一態様は、該トランジスタを用いた半導体装置である。
【００３７】
なお、本明細書中において、第１、第２として付される序数詞は区別のために便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３８】
なお、本明細書において、ゲートとは、ゲート電極及びゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含まれる。
【００３９】
ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。なお、ソース領域とは、ソース電極と重畳する領域のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場合にはソース配線に信号線も含まれる。
【００４０】
ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、ドレイン電極と重畳する領域のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。
【発明の効果】
【００４１】
本発明によって、大電力の制御を行う、高耐圧のトランジスタを提供することができる。また、該トランジスタを用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一態様のトランジスタの構成を示した図。
【図２】本発明の一態様のトランジスタの作製方法を示した図。
【図３】本発明の一態様のトランジスタの作製方法を示した図。
【図４】本発明の一態様のトランジスタの構成を示した図。
【図５】本発明の一態様の半導体装置を示した図。
【図６】本発明の一態様の半導体装置を示した図。
【図７】本発明の半導体装置を用いた電子機器を示した図。
【図８】実施例の実験結果について示した図。
【図９】本発明のトランジスタについての計算結果を説明する図。
【図１０】本発明のトランジスタについての計算結果を説明する図。
【図１１】本発明の一態様のトランジスタの構成を示した図。
【図１２】酸化物半導体の一例。
【図１３】酸化物半導体の一例。
【図１４】酸化物半導体の一例。
【図１５】ゲート電圧と電界効果移動度の関係。
【図１６】ゲート電圧とドレイン電流の関係。
【図１７】ゲート電圧とドレイン電流の関係。
【図１８】ゲート電圧とドレイン電流の関係。
【図１９】トランジスタの特性。
【図２０】トランジスタの特性。
【図２１】トランジスタの特性。
【図２２】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００４３】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタの構成及び作製方法の一例について図１乃至図３、及び図１１を用いて説明する。なお、本実施の形態では、トランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明する。
【００４５】
図１は本発明の一態様のトランジスタの構成を示した図である。図１（Ｂ）は本発明の一態様のトランジスタの上面図を示した図であり、図１（Ａ）は図１（Ｂ）に示したトランジスタのＡ−Ｂ断面における断面図である。図１に示すトランジスタはドレイン近傍に第１のゲート絶縁層に加えて、第２のゲート絶縁層を積層し、ゲート絶縁層の膜厚を大きくすることによって、ドレイン近傍のゲート絶縁層の静電容量を小さくし、該ドレイン近傍のゲート絶縁層と重畳するチャネル形成領域を高抵抗化した構成である。
【００４６】
なお、本実施の形態では、半導体層に対してゲート電極が下側（基板側）にある、ボトムゲート構造のトランジスタを用いて説明を行うが、本発明の一態様のトランジスタの構成は特に限定されず、半導体層に対してゲート電極が上側（基板と反対側）にあるトップゲート構造を用いてもよい。また、本実施の形態のトランジスタは、半導体層とソース電極及びドレイン電極が上側（基板と反対側）で接するトップコンタクト構造としたが、半導体層とソース電極及びドレイン電極が下側（基板側）で接するボトムコンタクト構造を用いてもよい。
【００４７】
図１に示すトランジスタは、絶縁表面を有する基板１０１上に、島状のゲート電極１０３と、ゲート電極１０３を覆うように形成された第１のゲート絶縁層１０５と、第１のゲート絶縁層１０５上で、一部がゲート電極１０３と重畳するように設けられた第２のゲート絶縁層１０７と、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７上の、ゲート電極１０３と重畳する酸化物半導体層１０９と、酸化物半導体層１０９及び第１のゲート絶縁層１０５上の、端部をゲート電極１０３と重畳するように設けられたソース電極１１１と、酸化物半導体層１０９及び第２のゲート絶縁層１０７上の、端部をゲート電極１０３と重畳するように設けられたドレイン電極１１３と、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７、酸化物半導体層１０９、ソース電極１１１及びドレイン電極１１３、を覆う絶縁層１１５と、を有する。酸化物半導体層１０９は、ゲート電極１０３と重畳し、ソース電極１１１及びドレイン電極１１３の間隙（図１（Ａ）の領域ａ及び領域ｂ）において、チャネルが形成されるチャネル形成領域を有する。
【００４８】
チャネル形成領域において、第２のゲート絶縁層１０７と重畳する領域（図１（Ａ）に示す領域ｂ）は、チャネル形成領域の他の領域（図１（Ａ）に示す領域ａ）と比べて抵抗率が高い高抵抗領域である。これは、領域ｂにおいて、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７が積層されているため、酸化物半導体層１０９とゲート電極１０３との距離が長くなり、実質的にゲート絶縁層の膜厚が大きくなって、静電容量が小さくなったためである。ゲート絶縁層の静電容量が小さくなると、重畳するチャネル形成領域に誘起されるキャリアの電荷量が少なくなって、移動度が低下し、抵抗率が高くなる。
【００４９】
領域ｂの端部の一方はドレイン電極の端部と重畳し、端部の他方はドレイン電極とソース電極の間隙に重畳する。領域ｂにおいて、第１のゲート絶縁層１０５と第２のゲート絶縁層１０７が積層されていることで、静電容量が小さくなる。したがって、領域ｂのチャネル形成領域は高抵抗化された高抵抗領域となる。高抵抗領域がドレイン電極と端部を重畳するため、ドレイン電極に高電圧を印加しても、抵抗率が高いドレイン近傍では、急な電位の変化が起こらず、高電界が生じない。したがって、本実施の形態のトランジスタは、ドレイン電極に高電圧が印加されても高電界が生じないため、破壊が起こりにくく、高い破壊耐性を有する。
【００５０】
また、酸化物半導体層において、第２のゲート絶縁層１０７と重畳しない領域（領域ａ）はゲート絶縁層の膜厚が小さい。領域ａは、一方の端部を領域ｂと接し、他方の端部をソース電極の端部と重畳する。領域ａにおけるチャネル形成領域は、重畳するゲート絶縁層の膜厚が小さいため、移動度が高く、抵抗率の低い低抵抗領域である。そのため、本実施の形態のトランジスタは、ドレイン近傍以外の部分のチャネル形成領域では大電流を制御するのに十分な移動度を備えている。
【００５１】
続いて、図１に示したトランジスタの作製方法について、図２乃至図３を用いて説明する。
【００５２】
まず、絶縁表面を有する基板１０１上に導電膜を形成したのち、第１のフォトリソグラフィ工程により、ゲート電極１０３を形成する。（図２（Ａ）参照）。
【００５３】
なお、本実施の形態で例示するトランジスタの作成工程のいずれのフォトリソグラフィ工程においても、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、製造コストを低減できる。
【００５４】
基板１０１は水素原子を含む不純物（例えば、水蒸気、水素ガス、及び水素イオン）に対するバリア性を有するものが好ましく、大きな制限はないが、後の工程で加熱処理を行う場合は少なくともその温度に耐えうる耐熱性を有している必要がある。
【００５５】
例えば、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いてもよい。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作成工程における処理温度に耐えうる基板であれば用いることが可能である。なお、基板１０１の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。
【００５６】
本実施の形態では、基板１０１としてガラス基板を用いる。
【００５７】
なお、下地となる絶縁層を基板１０１とゲート電極１０３との間に設けてもよい。当該絶縁層には、基板１０１からの不純物元素（例えば、Ｌｉ、Ｎａ等のアルカリ金属、及びＣａ等のアルカリ土類金属など）の拡散を防止する機能がある、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などから選ばれた一又は複数の膜による積層構造により形成することができる。
【００５８】
続いて、ゲート電極１０３を形成する。ゲート電極１０３の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、マグネシウム等の金属材料又はこれらを主成分とする合金材料もしくは導電性酸化物を用いて、単層で又は積層して形成することができる。
【００５９】
なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、ゲート電極１０３として、アルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いるとよい。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
【００６０】
また、ゲート電極１０３に銅を用いる場合は、下地となる層にＣｕ―Ｍｇ―Ａｌ合金を設け、その上に銅を形成する構成が好ましい。Ｃｕ―Ｍｇ―Ａｌ合金を設けることで、酸化膜などの下地と銅の密着性が高まる効果を奏する。
【００６１】
また、ゲート電極１０３に、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００６２】
また、ゲート電極１０３と、後に形成される第１のゲート絶縁層１０５との間に第１のゲート絶縁層１０５に接する材料層として、窒素を含むＩｎ―Ｇａ―Ｚｎ―Ｏ膜や、窒素を含むＩｎ―Ｓｎ―Ｏ膜や、窒素を含むＩｎ―Ｇａ―Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ−オフのスイッチング素子を実現できる。
【００６３】
例えば、窒素を含むＩｎ―Ｇａ―Ｚｎ―Ｏ膜を用いる場合、少なくとも酸化物半導体より高い窒素濃度、具体的には７原子％以上のＩｎ―Ｇａ―Ｚｎ―Ｏ膜を用いる。
【００６４】
次いで、図２（Ｂ）に示すように、ゲート電極１０３上に第１のゲート絶縁層１０５を形成する。第１のゲート絶縁層１０５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。また第１のゲート絶縁層１０５は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、又は酸化ガリウム膜などから選ばれた一または複数の膜により単層、又は積層して形成することができる。第１のゲート絶縁層の膜厚は３０ｎｍ以上３００ｎｍ以下、特に３０ｎｍ以上１００ｎｍ以下が好ましい。
【００６５】
続いて、第１のゲート絶縁層１０５上に第２のゲート絶縁層１０７を形成する（図２（Ｃ）参照）。第２のゲート絶縁層１０７は第１のゲート絶縁層１０５上に、第１のゲート絶縁層１０５の作製方法と同様の方法を用いて絶縁層を成膜した後、エッチング法やフォトリソグラフィ等の方法を用いて所望の形状に加工することによって形成することができる。
【００６６】
第２のゲート絶縁層１０７の材料は第１のゲート絶縁層１０５に用いた材料と同一の材料でも、異なる材料でも構わない。ただし、第１のゲート絶縁層と第２のゲート絶縁層を積層することよって、第１のゲート絶縁層及び第２のゲート絶縁層が積層された領域における静電容量が、第１のゲート絶縁層のみの領域の静電容量よりも小さくなるように、材料及び膜厚を適宜選択する必要がある。
【００６７】
本実施の形態において、第２のゲート絶縁層は、第１のゲート絶縁層に対して、静電容量が０．１倍以上１０倍以下、特に０．２倍以上１倍以下となることが好ましい。例えば、第１のゲート絶縁層と第２のゲート絶縁層に等しい材料を用いて作製した場合、第１のゲート絶縁層の膜厚を３０ｎｍとした場合、第２のゲート絶縁層は３ｎｍ以上３００ｎｍ以下、特に３０ｎｍ以上１５０ｎｍが好ましい。
【００６８】
第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７が同一の材料である場合、第１のゲート絶縁層となる膜と第２のゲート絶縁層となる膜を別々に２回成膜する必要はなく、第１のゲート絶縁層及び第２のゲート絶縁層となる膜を一度に成膜した後、エッチングやフォトリソグラフィ等の方法を用いて、所望の形状（例えば図２（Ｃ）に示すような、第１のゲート絶縁層及び第２のゲート絶縁層が積層され、膜厚の大きな領域を有する形状）とすることによって作製してもよい。
【００６９】
本実施の形態では、第１のゲート絶縁層１０５と第２のゲート絶縁層１０７に等しい材料を用いて作製する。
【００７０】
また、第２のゲート絶縁層１０７は、図１（Ｂ）に示すように、上面から見て、ドレイン電極１１３を囲むように形成されていることがよい。ドレイン電極を囲むように高抵抗領域を形成することによって、ドレイン電極のチャネル形成領域と接する面のみだけでなく、チャネル形成領域と直交する面の近傍も高抵抗化できる。
【００７１】
トランジスタの電流は、ソース電極とドレイン電極の対向している２つの面の間を、チャネル形成領域を通って流れる電流だけではなく、ソース電極とドレイン電極が対向していない面から、チャネル形成領域の脇を通って流れる電流もわずかではあるが存在する。また、ドレイン電極から生じる高電界は同心円状に広がっているため、チャネル形成領域以外の部分にも影響を及ぼす。そのため、第２のゲート絶縁層を、ドレイン電極を囲むように設けることによって、これらの電流や、電界の変化からトランジスタの破壊を防止することができる。
【００７２】
また、チャネル形成領域において、高抵抗領域のチャネル長方向の長さは、低抵抗領域のチャネル長方向の長さの３分の１以下が好ましい。高抵抗領域が長くなると、トランジスタの移動度の低下が大きく大電流の制御を行うのに不適である。したがって、第２のゲート絶縁層のチャネル長方向の長さは、チャネル長の７５％以下とすることが好ましい。
【００７３】
なお、第１のゲート絶縁層において、ドレイン近傍のチャネル形成領域と重畳するゲート絶縁層の静電容量が小さくなるのであれば、第２のゲート絶縁層は設けなくともよい。ドレイン近傍のゲート絶縁層の静電容量を小さくする方法としては、ドレイン近傍のゲート絶縁層に比誘電率の低い材料（ｌｏｗ―ｋ材料）を用いる方法や、ドレイン近傍のゲート絶縁層の静電容量が下がるように、ゲート絶縁層にドーピングを行うといった方法がある。しかし、このような方法を用いると、同時にゲート絶縁層からのリーク電流も増大する可能性があるため、第２のゲート絶縁層を設けて、ゲート絶縁層の比誘電率や膜厚を調整することによって制御する方が好ましい。
【００７４】
本実施の形態の酸化物半導体は、不純物を除去された酸化物半導体（高純度化された酸化物半導体）を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため、高純度化された酸化物半導体に接する第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７は高品質が要求される。
【００７５】
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤを用いると、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができる。
【００７６】
もちろん、ゲート絶縁層として、良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法などの他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であってもよい。いずれにしても、ゲート絶縁層としての膜質が良好であることはもちろんのこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
【００７７】
なお、酸化物半導体に水素が拡散すると半導体特性が損なわれるので、酸化物半導体と接する第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７には水素、水酸基及び水分が含まれないことが望ましい。第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７、酸化物半導体層１０９に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜１０８の成膜の前処理として、スパッタリング装置の予備加熱室で、ゲート電極１０３及び第１のゲート絶縁層１０５が形成された基板１０１または第２のゲート絶縁層１０７までが形成された基板１０１を予備加熱し、基板１０１に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、絶縁層１１５の成膜前に、ソース電極１１１及びドレイン電極１１３まで形成した基板１０１にも同様に行ってもよい。
【００７８】
次いで、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは、５ｎｍ以上３０ｎｍ以下の酸化物半導体膜１０８を形成する（図２（Ｄ）参照）。
【００７９】
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物として働く水素が除去され、酸化物半導体の主成分以外の不純物を極力含まないようにした酸化物半導体である。
【００８０】
なお、酸化物半導体中では、キャリアが極めて少なく、キャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
【００８１】
具体的には、上述の酸化物半導体を具備するトランジスタでは、オフ状態でのソース電極とドレイン電極のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソース電極とドレイン電極間の電圧が３．５ｅＶ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、もしくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、さらには、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下とすることができる。
【００８２】
また、高純度化された酸化物半導体層を備えるトランジスタは、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
【００８３】
酸化物半導体膜１０８は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。スパッタリング法により成膜する場合は、ＡＣスパッタ装置、ＤＣスパッタ装置、またはＲＦスパッタ装置のいずれか一のスパッタ装置を用いる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。また、酸化物半導体膜１０８は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
【００８４】
なお、酸化物半導体膜１０８をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００８５】
酸化物半導体膜１０８に用いる酸化物半導体としては、少なくとも、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ―Ｓｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
【００８６】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。また、上記酸化物半導体に酸化珪素を含ませてもよい。
【００８７】
また、酸化物半導体膜１０８には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数ではない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏ等がある。
【００８８】
酸化物半導体膜１０８は、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（アモルファス状態）ではない。酸化物半導体膜全体が非晶質状態（アモルファス状態）ではないため、電気特性が不安定な非晶質の形成が抑制される。
【００８９】
酸化物半導体膜１０８に用いる酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくはＩｎ、及びＧａを含有する酸化物半導体である。本実施の形態では、酸化物半導体としてＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体を用いてスパッタリング法により成膜する。この段階での断面図が図２（Ｄ）に相当する。
【００９０】
また、酸化物半導体膜は上記の酸化物半導体膜に窒素を添加して用いることもできる。窒素を意図的に含ませた酸化物半導体層は、窒素を意図的に含ませていない酸化物半導体層に比べてエネルギーギャップが小さく、キャリアを流しやすい。
【００９１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１：２〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００９２】
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。また、ターゲットの純度は９９．９％以上が好ましく、特にＮａ、Ｌｉ等のアルカリ金属及びＣａ等のアルカリ土類金属などの不純物は低減されているものが好ましい。
【００９３】
また、酸化物半導体膜１０８は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物等の不純物が除去された高純度ガスを用いることが好ましい。具体的には、露点−６０℃以下の高純度ガスが好ましい。
【００９４】
また、スパッタガスを加熱した状態で成膜室に導入してもよい。加熱されたガスを用いると、酸化物半導体膜１０８に含まれる不純物の濃度を低減できる。
【００９５】
窒素を意図的に含ませた酸化物半導体を用いる場合は、窒素を意図的に含ませた酸化物半導体を、酸化物半導体を含むターゲットと窒素を添加したスパッタガスを用いて成膜すればよい。具体的にはＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物ターゲットと、窒素ガス、窒素を添加した希ガス（アルゴンガス等）または窒素を添加した酸素等をスパッタガスに用いればよい。
【００９６】
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下とする。特に、２５０℃以上３２０℃以下の範囲が脱水化に好適である。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜１０８を成膜する。
【００９７】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【００９８】
また、成膜室を高温で加熱することにより、吸着水をチャンバー内から完全に排除できる。
【００９９】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１００】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。
【０１０１】
なお、酸化物半導体中に含まれる、Ｌｉ、Ｎａ等のアルカリ金属、及びＣａ等のアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、ＳＩＭＳにより検出されるＬｉが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｎａが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であることが好ましい。
【０１０２】
アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがいい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリ−オン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１０３】
次いで、酸化物半導体膜をフォトリソグラフィ工程により、島状の酸化物半導体層に加工する。
【０１０４】
また、ゲート絶縁層にコンタクトホールを形成する場合、この工程は酸化物半導体膜の加工時に同時に行うことができる。
【０１０５】
なお、ここでの酸化物半導体のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１０６】
また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、等を用いることができる。
【０１０７】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１０８】
次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。例えば、５００℃、３分間以上６分間以下で行ってもよい。加熱処理にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。
【０１０９】
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下、４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぐ。
【０１１０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハイドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスにはアルゴンなどの希ガス、または窒素等の加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１１】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１１２】
なお、加熱処理においては、窒素またはヘリウム、ネオン、アルゴン、等の希ガスに、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する窒素またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１３】
また、加熱処理で酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス、Ｎ２Ｏガスに、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する酸素ガス、Ｎ２Ｏガスの純度を６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。
【０１１４】
また、酸化物半導体膜の加熱処理は、島状の酸化物半導体層１０９に加工する前の酸化物半導体膜１０８に行うこともできる。その場合には、加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【０１１５】
なお、加熱処理は、上記以外にも酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、或いは、ソース電極層及びドレイン電極上に絶縁層を形成した後のいずれで行ってもよい。
【０１１６】
また、ガラス転移点温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０１１７】
また、酸化物半導体層をｃ軸配向した結晶構造を有する層とすることができる。なお、ｃ軸配向した酸化物半導体層については、実施の形態６で詳細を述べる。
【０１１８】
酸化物半導体層をｃ軸配向した結晶構造を有する層とする方法としては、酸化物半導体層を成膜する際に、酸化物半導体がｃ軸に配向する温度に基板を加熱しながら成膜を行えばよい。このような成膜方法を用いることにより、プロセスを長くすることなく、ｃ軸配向した結晶構造を設けることができる。基板を加熱する温度は、他の成膜条件や成膜装置の構造に合わせて適宜設定すればよいが、スパッタリング装置で成膜する際の基板温度を、例えば１５０℃以上４５０℃以下の温度に、好ましくは２５０℃以上として成膜すればよい。
【０１１９】
また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。
【０１２０】
次いで、図３（Ａ）に示すように、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７及び酸化物半導体層１０９上に、ソース電極及びドレイン電極となる電極（これと同じ層で形成される配線を含む）となる導電膜１１０を形成する。ソース電極、及びドレイン電極に用いる導電膜として、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗ、Ｃｒ、Ｔａ、Ｎｄ、Ｓｃ、Ｙなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【０１２１】
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタンの膜を積層する２層構造、チタン膜とそのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。
【０１２２】
また、導電膜は、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、インジウム亜鉛酸化物または該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１２３】
なお，導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１２４】
続いて、第３のフォトリソグラフィ工程により、導電膜上にレジストマスクを形成し、図３（Ｂ）に示すように、選択的にエッチングを行ってソース電極１１１、ドレイン電極１１３を形成した後、レジストマスクを除去する。
【０１２５】
なお、ソース電極及びドレイン電極はゲート電極と端部を重畳しても良いし、ソース電極及びドレイン電極とゲート電極の端部を重畳させず、酸化物半導体層がゲート電極、ドレイン電極、及びソース電極のいずれとも重畳しない領域、所謂オフセット領域を設けてもよい。
【０１２６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層１０９上で、ソース電極の下端部とドレイン電極の下端部との間隔によって、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることが可能であり、トランジスタの動作速度を高速化できる。
【０１２７】
なお、導電膜のエッチングの際に、酸化物半導体層１０９がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層１０９を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層１０９は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１２８】
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層１０９には、Ｉｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。エッチャントとして、アンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。
【０１２９】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層１１５を形成する（図３（Ｃ）参照）。
【０１３０】
絶縁層１１５は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁層であってもよいし、積層された複数の絶縁層で構成されていてもよい。また絶縁層１１５は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層１１５に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層１１５に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層１１５はできるだけ、水素を含まないように、成膜方法に水素を用いないことが重要である。
【０１３１】
また、絶縁層１１５には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と、他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。
【０１３２】
たとえば、スパッタリング法で形成された膜厚２００ｎｍの酸化ガリウム膜上に、スパッタリング法で形成された膜厚１００ｎｍの酸化アルミニウム膜を積層させた構造を有する絶縁膜を形成してもよい。成膜時の基板温度は、室温以上３００℃以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の１倍より大きく２倍未満の酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体膜の界面に酸素を供給し、酸素の欠損を低減することができる。
【０１３３】
本実施の形態では、絶縁層１１５として膜厚２００ｎｍの酸化シリコン膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層１１５は、水分や、水素イオンや、水酸基などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
【０１３４】
酸化物半導体膜１０８の成膜時と同様に、絶縁層１１５の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層１１５に含まれる不純物の濃度を低減できる。また、絶縁層１１５の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。
【０１３５】
絶縁層１１５を成膜する際に用いるスパッタガスは、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。具体的には、露点―６０℃以下の高純度ガスが好ましい。
【０１３６】
なお、絶縁層１１５を形成した後に、加熱処理をしてもよい。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下で有ることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、高温短時間のＲＴＡ処理を行ってもよい。酸素を含む絶縁層１１５が設けられた後に加熱処理が施されることによって、加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層１１５から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。島状の酸化物半導体層には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、島状の酸化物半導体層をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、絶縁層１１５の形成後であれば特に限定されず、他の工程の加熱処理と兼ねることで、工程数を増やさずに行うことができる。
【０１３７】
また、酸素雰囲気下で加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させてもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３８】
本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
【０１３９】
以上の工程でトランジスタが形成される（図３（Ｃ）参照）。
【０１４０】
なお、絶縁層１１５に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基または水素化物などの不純物を酸化物シリコン膜に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
【０１４１】
また、絶縁層１１５に酸素を過剰に含む酸化シリコン膜を用いると、絶縁層１１５形成後の加熱処理によって絶縁層１１５中の酸素が酸化物半導体層１０９に移動し、酸化物半導体層１０９の酸素濃度を向上させ、高純度化する効果を奏する。
【０１４２】
また、図３（Ｄ）に示すように、絶縁層１１５上にさらに保護絶縁層１１７を積層してもよい。保護絶縁層は、例えばＲＦスパッタリング法を用いて窒化シリコン膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層１１７の成膜方法として好ましい。保護絶縁層１１７は水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いる。また、窒化シリコン膜、及び窒化アルミニウム膜は、水素イオン、又は水素分子のバリア膜として特に有効であり、絶縁層１１５上に設けることが好ましい。本実施の形態では、窒化シリコン膜を用いて保護絶縁層１１７を形成する。
【０１４３】
本実施の形態では、絶縁層１１５まで形成された基板１０１を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、絶縁層１１５と同様に、処理室内の残留水分を除去しつつ保護絶縁層１１７を成膜することが好ましい。
【０１４４】
保護絶縁層１１７の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返し行ってもよい。
【０１４５】
また、酸素ドープ処理を酸化物半導体膜１０８、第１のゲート絶縁層１０５及び／又は第２のゲート絶縁層１０７に施してもよい。「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は，酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする主旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
【０１４６】
酸素プラズマドープ処理は、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ）方式を用いてプラズマ化した酸素を添加する方法であっても、周波数が１ＧＨｚ以上のμ波（例えば周波数２．４５ＧＨｚ）を用いてプラズマ化した酸素を添加する方法であってもよい。
【０１４７】
さらに、図示しないが、保護絶縁層１１７上に平坦化のための平坦化絶縁層を設けることができる。平坦化絶縁層としてはポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ―ｋ材料）、シロキサン樹脂材料、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いる事ができる。
【０１４８】
本実施の形態で例示するトランジスタは、高純度化された酸化物半導体層にチャネル形成領域を有し、オフ状態における電流（オフ電流）は十分に小さい。
【０１４９】
以上、ドレイン近傍に第２のゲート絶縁層１０７を設けるトランジスタについて示したが、本実施の形態のトランジスタは、図１１に示すように、ソース近傍及びドレイン近傍のゲート絶縁層の膜厚を大きくして、ソース電極及びドレイン電極と接するチャネル形成領域の抵抗率を大きくした構成とすることもできる。図１１（Ｂ）はソース近傍及びドレイン近傍のゲート絶縁層の膜厚を大きくしたトランジスタの上面図を示し、図１１（Ａ）は図１１（Ｂ）のＣ−Ｄ断面の断面図である。
【０１５０】
図１１に示すトランジスタは、絶縁表面を有する基板１０１上に、島状のゲート電極１０３と、ゲート電極１０３を覆うように形成された第１のゲート絶縁層１０５と、第１のゲート絶縁層１０５上で、一部がゲート電極１０３と重畳するように設けられた第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂと、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂ上に、ゲート電極と重畳する酸化物半導体層１０９と、酸化物半導体層１０９及び第２のゲート絶縁層１０７ａ上に、端部をゲート電極１０３と重畳するように設けられたソース電極１１１と、酸化物半導体層１０９及び第２のゲート絶縁層１０７ｂ上に、端部をゲート電極１０３と重畳するように設けられたドレイン電極１１３と、第２のゲート絶縁層１０７ａ、第２のゲート絶縁層１０７ｂ、酸化物半導体層１０９、ソース電極１１１及びドレイン電極１１３を覆うように絶縁層１１５と、を有する。酸化物半導体層１０９において、ゲート電極１０３と重畳する領域の、ソース電極１１１及びドレイン電極１１３の間隙がチャネル形成領域となる。
【０１５１】
図１１に示すトランジスタは、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂと重畳するチャネル形成領域（図１１に示す領域ｂ）は、チャネル形成領域の他の領域（図１１に示す領域ａ）と比べて、重畳するゲート絶縁層の膜厚が大きいため、領域ｂは領域ａよりも抵抗率の高い高抵抗領域となる。
【０１５２】
本実施の形態ではトランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明しているが、トランジスタの第１の電極及び第２の電極のいずれがソース電極及びドレイン電極として機能するかは、トランジスタの構造や動作条件によって互いに入れ替わる。そこで、図１１に示すように、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂを設け、ソース近傍及びドレイン近傍のチャネル形成領域に高抵抗領域を設けることで、第１の電極及び第２の電極のいずれがソース電極及びドレイン電極となっても、高電界を緩和することができ、トランジスタの破壊を防ぐことができる。
【０１５３】
以上のように、本実施の形態のトランジスタは、ドレイン近傍、またはソース近傍及びドレイン近傍のチャネル形成領域に重畳するゲート絶縁層の静電容量を小さくして、チャネル形成領域に高抵抗領域を設けることによって、ドレイン電極に高電圧が印加されても、ドレイン近傍に高電界が生じることを防止できる、高耐圧のトランジスタを提供できる。
【０１５４】
さらに、本実施の形態のトランジスタはドレイン近傍、またはソース近傍及びドレイン近傍以外の領域では、ゲート絶縁層の膜厚を小さいままとしているため、移動度の低下がない。そのため、大電流を制御するのに十分な移動度を確保したまま、トランジスタの破壊耐性を高めることができる。
【０１５５】
したがって、本実施の形態のトランジスタは、大電力の制御を行う、高耐圧のトランジスタを提供することができる。
【０１５６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、本発明の一態様のトランジスタについて示す。図４は本実施の形態のトランジスタを示した図である。なお、本実施の形態では、トランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明する。
【０１５８】
本発明の一態様のトランジスタは図４（Ａ）に示すように、基板４０１と、基板４０１上に形成された島状の第１のゲート電極４０３と、第１のゲート電極４０３を覆うように設けられた第１のゲート絶縁層４０５と、第１のゲート絶縁層４０５上に、第１のゲート電極４０３と重畳し、第１のゲート電極４０３よりもチャネル長方向の長さが長い酸化物半導体層４０７と、酸化物半導体層４０７と端部を重畳する一対のソース電極４０９及びドレイン電極４１１と、酸化物半導体層４０７、ソース電極４０９及びドレイン電極４１１を覆う第２のゲート絶縁層４１３と、第２のゲート絶縁層４１３上で、酸化物半導体層４０７と重畳し、ソース電極４０９及びドレイン電極４１１と端部を重畳する第２のゲート電極４１５と、を有するトランジスタである。第１のゲート電極４０３または第２のゲート電極４１５の少なくとも一方と重畳する酸化物半導体層４０７であって、ソース電極４０９及びドレイン電極４１１の間隙にチャネル形成領域が形成される。
【０１５９】
ソース電極及びドレイン電極は、第１のゲート電極とは重畳せず、ソース電極及びドレイン電極と第１のゲート電極との間にはそれぞれ間隙が設けられている。間隙においては、酸化物半導体層と第２のゲート電極が重畳している。
【０１６０】
第２のゲート絶縁層４１３の静電容量は第１のゲート絶縁層４０５の静電容量よりも小さい。そのため、チャネル形成領域の第１のゲート電極４０３及び第２のゲート電極４１５のどちらとも重畳している領域（図４（Ａ）に示す領域ａ）において、主にキャリアを誘起するのは、静電容量の大きい第１のゲート絶縁層４０５を介して設けられた、第１のゲート電極４０３である。
【０１６１】
第１のゲート電極４０３は静電容量の大きい第１のゲート絶縁層を介してチャネル形成領域と重畳しているため、領域ａのチャネル形成領域は移動度が高く、抵抗率の低い低抵抗領域となる。
【０１６２】
また、図４（Ａ）に示すチャネル形成領域において、ソース近傍及びドレイン近傍の領域（図中の領域ｂ）は、第２のゲート電極４１５と重畳し、第１のゲート電極４０３とは重畳していない。そのため、領域ｂにおいてキャリアを誘起するのは、第２のゲート電極４１５である。
【０１６３】
領域ｂにおいて、第２のゲート電極４１５は、静電容量の小さい第２のゲート絶縁層４１３を介してチャネル形成領域と重畳しているため、領域ｂのチャネル形成領域は、移動度が低く、抵抗率の高い高抵抗領域となる。
【０１６４】
本実施の形態のトランジスタは、チャネル形成領域のソース近傍及びドレイン近傍が抵抗率の高い高抵抗領域となるため、ドレイン電極に高電圧を印加しても、ドレイン近傍の電界が急激に変化することはない。したがって、トランジスタは高い電圧が印加されても破壊が起こりにくく、高い破壊耐性を有する。
【０１６５】
また、チャネル形成領域のソース近傍及びドレイン近傍以外の低抵抗領域は、移動度の低下がないため、大電流の制御を行うのに十分な移動度を備えたまま、トランジスタの破壊耐性を高めることができる。
【０１６６】
したがって、本実施の形態のトランジスタは、大電力の制御を行う、高耐圧のトランジスタを提供することができる。
【０１６７】
本実施の形態のトランジスタは、実施の形態１で示したトランジスタと同様の材料や、作製方法を用いて作製できる。
【０１６８】
ただし、第２のゲート絶縁層４１３の静電容量は、第１のゲート絶縁層４０５の静電容量よりも小さくなるように作製する必要がある。本実施の形態のトランジスタにおいて、第２のゲート絶縁層の静電容量は第１のゲート絶縁層の静電容量に対して、０．１倍以上１倍未満、特に０．１５倍以上０．５倍未満となるのが好ましい。ゲート絶縁層の静電容量は、ゲート絶縁層に用いた材料の固有の比誘電率、ゲート絶縁層の膜厚等によって決定されるため、これらの項目を適宜設定して、第２のゲート絶縁層４１３の静電容量が第１のゲート絶縁層４０５の静電容量よりも小さくなるようにすればよい。
【０１６９】
本実施の形態で示したトランジスタは、第１のゲート絶縁層４０５及び第２のゲート絶縁層４１３に同一の材料を用いた。同一の材料を用いると、第１のゲート絶縁層４０５及び第２のゲート絶縁層４１３は比誘電率が等しいため、第１のゲート絶縁層の膜厚を第２のゲート絶縁層の膜厚よりも小さくなるように設定することで、第２のゲート絶縁層の静電容量を第１のゲート絶縁層の静電容量よりも小さくできる。
【０１７０】
第２のゲート絶縁層の静電容量を第１のゲート絶縁層よりも小さくする方法は上記に限らず、例えば、第２のゲート絶縁層に比誘電率の小さな材料を用いる方法や、第２のゲート絶縁層の静電容量が小さくなるようにドーピングを施す方法等を適宜用いて、第２のゲート絶縁層の静電容量が第１のゲート絶縁層の静電容量よりも小さくなるように、適宜設定すればよい。
【０１７１】
本実施の形態では、第１のゲート電極と、ソース電極及びドレイン電極との両方の間に、間隙を設けたが、本発明のトランジスタは両側に間隙を設ける必要はなく、どちらか一方に設ければよい。
【０１７２】
また、本実施の形態のトランジスタは、図４（Ｂ）に示すように、チャネル形成領域において、第１のゲート電極４０３及び第２のゲート電極４１５のどちらとも重畳しない領域（オフセット領域、図４（Ｂ）に示す領域ｃ）を設けてもよい。オフセット領域は、重畳するゲート電極がないため、領域ａ及び領域ｂよりもさらに移動度が低く、抵抗率の高い領域となる。チャネル形成領域において、領域ａ及び領域ｂよりも抵抗率の高い領域ｃを設けることで、チャネル形成領域からドレイン電極への電位の変化がさらに緩やかになり、ドレイン近傍に生じる高電界を緩和することができる。
【０１７３】
オフセット領域は、ドレイン近傍のみに設けてもよいし、ソース近傍及びドレイン近傍に設けてもよい。また、ドレイン近傍のオフセット領域のチャネル長方向の長さをソース近傍のオフセット領域のチャネル長方向の長さよりも大きくしてもよい。ただし，オフセット領域が大きすぎると、ソース電極及びドレイン電極間に電流が流れなくなる可能性があるため、オフセット領域のチャネル長方向の長さは、チャネル長の大きさに対して１０％以下とするのが好ましい。
【０１７４】
以上のように、本実施の形態で示したトランジスタは、ソース近傍及びドレイン近傍において、静電容量の小さい第２のゲート絶縁層を介して設けた第２のゲート電極によってキャリアを誘起させることで、ソース近傍及びドレイン近傍のチャネル形成領域を高抵抗化している。そのため、ドレイン電極に高電圧が印加されても、強電界が生じず、破壊耐性の高いトランジスタを提供することができる。
【０１７５】
また、チャネル形成領域のソース近傍及びドレイン近傍以外の部分においては、静電容量の大きい第１のゲート絶縁層を介して設けたゲート電極によってキャリアを誘起しているため、大電流を制御するのに十分な移動度を備えたトランジスタを提供することができる。
【０１７６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１７７】
（実施の形態３）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置について示す。例えば、電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、または複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路（直流変換回路または、ＤＣ−ＤＣコンバータともいう）へと用いることができる。上記実施の形態で示したトランジスタは、破壊耐性を向上させたトランジスタであるため、該トランジスタを適用することで、信頼性の高い直流変換回路を構成することができる。
【０１７８】
さらに、該トランジスタを適用した直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構成することができる。本実施の形態では、上記実施の形態で示したトランジスタを用いた電源回路について説明する。
【０１７９】
本実施の形態の電源回路の構成の一例について図５を用いて説明する。図５は本実施の形態の電源回路の構成の一例を示すブロック図である。
【０１８０】
図５に示す電源回路は、蓄電装置６０１と直流変換回路６０２と、を有する。
【０１８１】
蓄電装置６０１は、電力を供給する機能を有する。蓄電装置としては、例えば光電変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、及びレドックスキャパシタのいずれか一つまたは複数などを用いることができる。例えば、リチウムイオン二次電池及びリチウムイオンキャパシタを併用することにより、高速充放電が可能であり、かつ長時間電源を供給することが可能な蓄電装置にすることができる。なお、リチウムイオン二次電池に限定されず、蓄電装置６０１として他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよい。また、リチウムイオンキャパシタに限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用いてもよい。
【０１８２】
直流変換回路６０２として、例えば、図６に示すような回路を用いることができる。図６（Ａ）に示す直流変換回路３０１は、トランジスタ３０２、コイル３０３、ダイオード３０４、コンデンサ３０５、直流電源３０６を有する昇圧回路である。
【０１８３】
コイル３０３の一方の端子は、直流電源３０６の陽極に電気的に接続されている。コイル３０３の他方の端子はトランジスタ３０２のソース或いはドレインの一方と電気的に接続されている。トランジスタ３０２のソース或いはドレインの他方は直流電源３０６の陰極及び、コンデンサ３０５の一方の端子と電気的に接続されている。コンデンサ３０５の他方の端子は、ダイオード３０４の出力端子及び出力端子ＯＵＴに電気的に接続されている。なお、直流電源３０６の陰極、トランジスタ３０２のソースあるいはドレインの他方、及びコンデンサ３０５の一方の端子は接地されている。
【０１８４】
トランジスタ３０２はスイッチング素子として機能する。またトランジスタ３０２のゲートは、直流変換回路３０１の制御回路に接続されている。直流変換回路３０１の制御回路からの信号により、トランジスタ３０２はオン状態あるいはオフ状態となる。
【０１８５】
スイッチング素子であるトランジスタ３０２がオン状態のとき、コイル３０３に流れ込む電流により、コイル３０３には励磁エネルギーが蓄えられる。
【０１８６】
トランジスタ３０２がオフ状態になると、コイル３０３に蓄えられた励磁エネルギーが放出される。コイル３０３から放出される励磁エネルギーに起因する電圧Ｖ２が、電圧Ｖ１に上積みされる。これにより直流変換回路３０１は昇圧回路として機能する。
【０１８７】
トランジスタ３０２がオン状態の時間が長く、コイル３０３に蓄えたエネルギーが大きいほど、大電力を取り出すことができる。
【０１８８】
図６（Ｂ）に示す直流変換回路３１１は、トランジスタ３１２、コイル３１３、ダイオード３１４、コンデンサ３１５を有する降圧回路である。
【０１８９】
トランジスタ３１２のソースあるいはドレインの一方は、直流電源３１６の陽極に電気的に接続されている。トランジスタ３１２のソースあるいはドレインの他方は、ダイオード３１４の出力端子及びコイル３１３の一方の端子と電気的に接続されている。ダイオード３１４の入力端子は、直流電源３１６の陰極及びコンデンサ３１５の一方の端子に電気的に接続されている。ダイオードの出力端子は、トランジスタ３１２のソースあるいはドレインの他方及びコイル３１３の一方の端子と電気的に接続されている。コイル３１３の一方の端子は、トランジスタ３１２のソース或いはドレインの他方及びダイオード３１４の出力端子に電気的に接続されている。コイル３１３の他方の端子は、コンデンサ３１５の他方の端子及び出力端子ＯＵＴに電気的に接続されている。なお、直流電源３１６の陰極、ダイオード３１４の入力端子、及びコンデンサ３１５の一方の端子は接地されている。
【０１９０】
トランジスタ３１２はスイッチング素子として機能する。またトランジスタ３１２のゲートは、直流変換回路３１１の制御回路に接続されている。直流変換回路３１１の制御回路からの信号により、トランジスタ３１２はオン状態あるいはオフ状態となる。
【０１９１】
スイッチング素子であるトランジスタ３１２がオン状態のとき、入力から出力に流れる降圧回路の電流により、コイル３１３には励磁エネルギーが蓄えられる。
【０１９２】
トランジスタ３１２がオフ状態になると、コイル３１３は電流を保とうとして起電力を発生させ、ダイオード３１４をオン状態にする。ダイオード３１４を通じて電流が流れることによって、電圧Ｖ２が低下する。電圧Ｖ１より電圧Ｖ２が低下するため、直流変換回路３１１は降圧回路として機能する。なお本実施の形態において、トランジスタ３１２として例えば電界効果トランジスタを用いることができる。
【０１９３】
また本実施の形態において、コイル３０３とコイル３１３として、基板上にコイル状に形成した配線を用いることができる。
【０１９４】
また本実施の形態において、ダイオード３０４とダイオード３１４として、例えばショットキーバリアダイオードを用いることができる。
【０１９５】
また、本実施の形態において、コンデンサ３０５とコンデンサ３１５として、例えば第１の電極と、第２の電極と、誘電体と、を有する構成のコンデンサを用いることができる。
【０１９６】
なお、本実施の形態において、トランジスタ３０２またはトランジスタ３１２として例えば、実施の形態１、２で示したトランジスタを使用することができる。
【０１９７】
本発明の一態様に示したトランジスタは、半導体層に酸化物半導体を用いているため、高耐圧で、大電流の制御が可能であるという特性を有する。そのため、本実施の形態で示した電圧変換回路に用いることによって、大電流を駆動できる回路を作製できる。
【０１９８】
図５に示すように、本実施の形態の電源回路の一例は、蓄電装置及び直流変換回路を有し、蓄電装置により供給された電力を直流変換回路により昇圧または降圧することにより、電源を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の形態の電源回路において、直流変換回路の一部として、上記実施の形態で示したトランジスタを用いることにより、電源回路の信頼性を向上させることができる。
【０１９９】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０２００】
（実施の形態４）
本実施の形態は、上記実施の形態３に示す電源回路を適用することができる電子機器の一例について図７を用いて説明する。
【０２０１】
図７（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、図７（Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記実施の形態３の電源回路を適用することができる。
【０２０２】
図７（Ｂ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２０３】
また、表示パネル２８０２はタッチパネルを備えており、図７（Ｂ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、図７（Ｂ）に示す携帯電話は、太陽電池セル２８１０と、太陽電池セル２８１０から出力される電圧を各回路に必要な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装している。
【０２０４】
以上のように実施の形態３における電源回路は、様々な電子機器に適用することができ、また、信頼性の高い電子機器を提供することができる。
【０２０５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２０６】
（実施の形態５）
本実施の形態では、本発明の一態様に用いることができる酸化物半導体について説明する。
【０２０７】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０２０８】
また、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を用いた酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【０２０９】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０２１０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０２１１】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０２１２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２１３】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０２１４】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０２１５】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２１６】
（実施の形態６）
本実施の形態では、実施の形態５に示した酸化物半導体が有する好ましい結晶状態について示す。
【０２１７】
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶を含む酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【０２１８】
ＣＡＡＣ−ＯＳ膜は新規な酸化物半導体である。
【０２１９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２２０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２２１】
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶部の分布はでなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物元素を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２２２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【０２２３】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【０２２４】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０２２５】
図１２乃至図１４を用いて、ＣＡＡＣに含まれる結晶構造の一例について説明する。
【０２２６】
なお、図１２乃至図１４において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０２２７】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０２２８】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０２２９】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０２３０】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０２３１】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０２３２】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０２３３】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０２３４】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０２３５】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０２３６】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０２３７】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０２３８】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０２３９】
構造Ｄの小グループは電荷が＋１となる。
【０２４０】
図１２（Ｅ）に、２個のＺｎを構造Ｅを示す。
【０２４１】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０２４２】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４３】
ここで、これらの小グループ同士が結合する規則について説明する。
【０２４４】
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
【０２４５】
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０２４６】
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
【０２４７】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０２４８】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０２４９】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２５０】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２５１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２５２】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２５３】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０２５４】
図１３（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０２５５】
なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５６】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０２５７】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２５８】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２５９】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２６０】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０２６１】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０２６２】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２６３】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０２６４】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２６５】
この中グループが複数結合して大グループを構成する。
【０２６６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２６７】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０２６８】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２６９】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０２７０】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２７１】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２７２】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２７３】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２７４】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０２７５】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０２７６】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０２７７】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０２７８】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２７９】
この中グループが複数結合して大グループを構成する。
【０２８０】
図１４（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０２８１】
なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２８２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２８３】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２８４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２８５】
（実施の形態７）
本実施の形態では、本発明の一態様に用いる酸化物半導体の移動度について、計算式を用いて詳細に説明する。
【０２８６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０２８７】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２８８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式１のように表される。
【０２８９】
【数１】
【０２９０】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２９１】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式２のように表される。
【０２９２】
【数２】
【０２９３】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０２９４】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２９５】
線形領域におけるドレイン電流Ｉｄは、式３のように表される。
【０２９６】
【数３】
【０２９７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０２９８】
また、Ｖｄはドレイン電圧である。
【０２９９】
式３の両辺をＶｇで割り、更に両辺の対数を取ると、式４のように表される。
【０３００】
【数４】
【０３０１】
式４の右辺はＶｇの関数である。
【０３０２】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０３０３】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０３０４】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３０５】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０３０６】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０３０７】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３０８】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式５のように表される。
【０３０９】
【数５】
【０３１０】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０３１１】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式５の第２項が増加するため、移動度μ１は低下することがわかる。
【０３１２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１５に示す。
【０３１３】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０３１４】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０３１５】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３１６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０３１７】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３１８】
計算結果で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０３１９】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０３２０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０３２１】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０３２２】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０３２３】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０３２４】
また、ゲート電極の側壁にサイドウォールを有する。
【０３２５】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０３２６】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０３２７】
図１６は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０３２８】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３２９】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３３０】
図１６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３３１】
図１６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３３２】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０３３３】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０３３４】
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３３５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３３６】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３３７】
図１７（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３３８】
図１７（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３３９】
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０３４０】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３４１】
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３４２】
図１８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３４３】
図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３４４】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３４５】
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０３４６】
また、オフ電流も同様な傾向がある。
【０３４７】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０３４８】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。 本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０３４９】
本実施例では、ボトムゲート構造のトランジスタのゲート絶縁層の膜厚及びチャネル形成領域の長さ（チャネル長Ｌ）を変化させ、各トランジスタの移動度の変化を測定した。また、測定結果をもとに、ゲート絶縁層の膜厚の変化による、電界の変化について計算した。
【０３５０】
まず、本実施例で用いたトランジスタの作製方法を以下に示す。
【０３５１】
はじめに、ガラス基板上に下地膜として、窒化酸化シリコン膜をＣＶＤ法を用いて１００ｎｍの厚さで作製する。
【０３５２】
次に、ゲート電極としてスパッタリング法により厚さ１５０ｎｍのタングステン膜を形成した。ここでタングステン膜を選択的にエッチングすることにより、ゲート電極を形成した。
【０３５３】
次に、ゲート電極上にゲート絶縁層としてプラズマＣＶＤ法で比誘電率４．１の酸化シリコン膜を形成した。ゲート絶縁層の厚さは、３０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍの４種類を作製した。
【０３５４】
続いて、ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属の酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下、２００℃でスパッタリング法による成膜を行い、厚さ３０ｎｍの酸化物半導体膜を形成した。ここで、酸化物半導体膜を選択的にエッチングし、島状の酸化物半導体層を形成した。
【０３５５】
そして、オーブンを用いて窒素雰囲気下、４５０℃で１時間の熱処理を行った。
【０３５６】
次に、酸化物半導体層上にソース電極及びドレイン電極としてスパッタリング法により、厚さ１５０ｎｍのチタン膜を形成した。ここで、ソース電極及びドレイン電極を選択的にエッチングし、トランジスタのチャネル幅Ｗが５０μｍとなるようにした。なお、トランジスタのチャネル長Ｌは２μｍ、４μｍ、１０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍの７種類のものを作製した。
【０３５７】
次に、層間膜として、酸化シリコン膜を厚さ６００ｎｍで、スパッタリング法により成膜した。その後、測定に用いる電極を露出させるため、層間膜及び絶縁層を選択的にエッチングした。
【０３５８】
続いて電極として、厚さ１１０ｎｍのインジウム錫酸化物をスパッタリング法により成膜し、これを選択的にエッチングすることにより電極を形成した。
【０３５９】
その後、オーブンを用いて窒素雰囲気下、２５０℃、１時間のベークを行った。
【０３６０】
以上の工程により、トランジスタを作製した。
【０３６１】
次に、上記で作製したトランジスタについて、ゲート絶縁層の膜厚とチャネル長Ｌの異なるいくつかのトランジスタについて移動度を測定して比較した。トランジスタの測定を行うにあたり、ソース電極に０Ｖ、ドレイン電極に１０Ｖを印加した。ゲート電極には、印加する電圧を−２０Ｖから＋２０Ｖまで、０．２５Ｖ刻みに変化させて、ドレイン電流の測定を行った。測定したドレイン電流の値を飽和領域におけるドレイン電流の式に代入することで、電界効果移動度を算出した。
【０３６２】
図８では、上記のようにして算出した飽和領域における電界効果移動度の最大値とゲート絶縁層の膜厚との関係を各チャネル長毎にグラフ化したものである。
【０３６３】
図８より、チャネル長に関わらず、ゲート絶縁層の膜厚が大きくなるにつれて、トランジスタの移動度は低下することが分かった。
【０３６４】
この実験データを元に、図１１で示した構成のトランジスタについて、第２のゲート絶縁層１０７ａ及び１０７ｂの膜厚の変化による、ドレイン近傍の電界の変化について計算した。なお、計算にはＳｙｎｏｐｓｙｓ社製の計算ソフト「Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅ」を用いた。
【０３６５】
まず、計算を行ったトランジスタについて説明する。図１１に示すトランジスタを上記実験に用いたトランジスタと同様の材料、作製方法を用いて構成した際の、該トランジスタに生じる電界について計算を行った。
【０３６６】
図１１（Ａ）に示すトランジスタにおいて、ゲート電極１０３はタングステン膜を膜厚１５０ｎｍとし、第１のゲート絶縁層１０５は酸化窒化シリコン膜を３０ｎｍの膜厚として計算した。第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂは酸化シリコン膜を膜厚、０ｎｍ、２０ｎｍ、７０ｎｍ、１５０ｎｍとした４種類のトランジスタについて計算した。酸化物半導体層１０９はバンドギャップ３．１５ｅＶ、電子親和力４．３ｅＶのＩＧＺＯ膜を３０ｎｍの膜厚とし、ソース電極１１１及びドレイン電極１１３は仕事関数４．０ｅＶのチタン膜を膜厚１５０ｎｍとし、絶縁層１１５は酸化シリコン膜を２００ｎｍとした。なお、上記実験のトランジスタでは、絶縁層１１５は膜厚が６００ｎｍであったが、２００ｎｍとしても計算結果に影響はない。
【０３６７】
また、トランジスタのチャネル形成領域のうち、第１のゲート絶縁層と接する領域（図１１（Ａ）における領域ａのチャネル長方向の長さ）は２．５μｍとし、そのうち、第２のゲート絶縁層と重畳する高抵抗領域（図１１（Ｂ）における領域ｂのチャネル方向の長さ）はそれぞれ、ソース電極及びドレイン電極の端部から１μｍとした。
【０３６８】
上記の条件のトランジスタについて、ソース電極に０Ｖ、ドレイン電極に１０Ｖ、ゲート電極に−２０Ｖから０Ｖの電圧を印加した際の、ドレイン電極端部の直下１ｎｍの位置の酸化物半導体層の電界について計算を行った。計算結果は、図９（Ａ）に示す通りである。
【０３６９】
図９（Ａ）は第２のゲート絶縁層の膜厚が０ｎｍ、２０ｎｍ、７０ｎｍ、１５０ｎｍのそれぞれの場合について、ゲート電極に−２０Ｖから０Ｖまで印加した際のドレイン電極直下の電界の強度を示した図である。図９（Ａ）から、ゲート電圧が小さいほど、ドレイン電極直下には大きな電界がかかることが分かった。
【０３７０】
高電界がかかる条件下でのゲート絶縁層の膜厚と、ドレイン電極直下の電界についてさらに詳しく見るため、ゲート電極に−２０Ｖを印加した際の第２のゲート絶縁層の膜厚と、ドレイン電極直下の電界の関係について図９（Ｂ）に示す。
【０３７１】
図９（Ｂ）に示す通り、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極直下の電界は低下する。また、第２のゲート絶縁層の膜厚の変化に応じたドレイン電極直下の電界の変化は、第２のゲート絶縁層の膜厚が１００ｎｍを超えると、だんだん緩やかになり、第２のゲート絶縁層の膜厚が１５０ｎｍを超えると、非常に変化が小さくなっているのが分かる。
【０３７２】
以上のことより、高電界が印加される条件下で、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極直下の電界は低下することがわかる。また、第２のゲート絶縁層の膜厚をさらに大きくしていくと、電界の低下は小さくなることがわかった。
【０３７３】
続いて、ドレイン近傍の電界について、さらに詳しく調べるために、上記トランジスタについて、ゲート電極に−２０Ｖが印加されているときの、第２のゲート絶縁層の膜厚が０ｎｍの場合と、第２のゲート絶縁層の膜厚が１５０ｎｍの場合について、ドレイン電極の周辺の酸化物半導体層の電界について計算を行った。
【０３７４】
計算条件としては、図１（Ｂ）に示すトランジスタを、上記の計算に用いたトランジスタと同様の膜厚、材料を用いて作製した場合を想定し、ソース電極に０Ｖ、ドレイン電極に１０Ｖ、ゲート電極に−２０Ｖを印加した際のドレイン電極周辺の酸化物半導体層１０９内の電界強度分布を、第２のゲート絶縁層の膜厚が０ｎｍの場合と、１５０ｎｍの場合について計算した。
【０３７５】
図１０は、図１（Ａ）に示したトランジスタのドレイン電極１１３の端部と酸化物半導体層１０９が重畳する領域の周辺を拡大して示し、ドレイン電極周辺の酸化物半導体層の電界強度分布について計算した結果を示した図である。図１０（Ａ）は第２のゲート絶縁層の膜厚が０ｎｍの場合の酸化物半導体層の電界強度分布を示し、図１０（Ｂ）は第２のゲート絶縁層の膜厚が１５０ｎｍの場合の酸化物半導体層の電界強度分布を示した図である。
【０３７６】
図１０（Ａ）及び図１０（Ｂ）において、４ＭＶ／ｃｍと示された領域は電界が４ＭＶ／ｃｍ以上の領域であり、３ＭＶ／ｃｍと示された領域は電界が３ＭＶ／ｃｍ以上４ＭＶ／ｃｍ未満の領域であり、２ＭＶ／ｃｍと示された領域は電界が２ＭＶ／ｃｍ以上３ＭＶ／ｃｍ未満の領域であり、１ＭＶ／ｃｍと示された領域は電界が１ＭＶ／ｃｍ以上２ＭＶ／ｃｍ未満の領域であり、その他の領域は電界が１ＭＶ／ｃｍ未満である。
【０３７７】
図１０（Ａ）では、ドレイン電極の端部に４ＭＶ／ｃｍ以上の高電界が集中しているが、図１０（Ｂ）では、ドレイン電極の端部においても、電界の強度は２ＭＶ／ｃｍ以上３ＭＶ／ｃｍ未満である。したがって、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極周辺の電界が緩和されているのがわかる。
【０３７８】
以上のことから、第２のゲート絶縁層を設ける構成によってゲート絶縁層の膜厚を大きくすることで、ドレイン電極周辺の電界が緩和されるため、トランジスタに高電圧を印加しても破壊の起きにくい構成となっていることが確認できた。
【実施例２】
【０３７９】
本実施例では、半導体内部の酸素欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度を計算した結果を示す。
【０３８０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０３８１】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０３８２】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０３８３】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０３８４】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０３８５】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０３８６】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０３８７】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０３８８】
次に、酸化物半導体層を島状になるようにエッチングした。
【０３８９】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチングしてソース電極及びドレイン電極を形成した。
【０３９０】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０３９１】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０３９２】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０３９３】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチングして測定用のパッドを形成した。
【０３９４】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０３９５】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０３９６】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に加熱処理を施さなかった。
【０３９７】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３９８】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に加熱処理を施さなかった。
【０３９９】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４００】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４０１】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０４０２】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４０３】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４０４】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０４０５】
（サンプルＡ〜Ｃのトランジスタの特性）
図１９（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４０６】
図１９（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４０７】
図１９（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４０８】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０４０９】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０４１０】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０４１１】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４１２】
そして、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４１３】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４１４】
また、図１９（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４１５】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４１６】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０４１７】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０４１８】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０４１９】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０４２０】
まず、基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４２１】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０４２２】
次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。
【０４２３】
次に、Ｖｇを０Ｖとした。
【０４２４】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４２５】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０４２６】
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４２７】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０４２８】
次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。
【０４２９】
次に、Ｖｇを０Ｖとした。
【０４３０】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４３１】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０４３２】
図２０（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２０（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０４３３】
図２１（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２１（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０４３４】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２０（Ａ）及び図２１（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４３５】
特に、図２０（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０４３６】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０４３７】
図２２はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０４３８】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４３９】
なお、図２２ではチャネル幅１μｍの場合における電流量を図示している。
【０４４０】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０４４１】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０４４２】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０４４３】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０４４４】
１０１ 基板
１０３ ゲート電極
１０５ 第１のゲート絶縁層
１０７ 第２のゲート絶縁層
１０７ａ 第２のゲート絶縁層
１０７ｂ 第２のゲート絶縁層
１０８ 酸化物半導体膜
１０９ 酸化物半導体層
１１０ 導電膜
１１１ ソース電極
１１３ ドレイン電極
１１５ 絶縁層
１１７ 保護絶縁層
３０１ 直流変換回路
３０２ トランジスタ
３０３ コイル
３０４ ダイオード
３０５ コンデンサ
３０６ 直流電源
３１１ 直流変換回路
３１２ トランジスタ
３１３ コイル
３１４ ダイオード
３１５ コンデンサ
３１６ 直流電源
４０１ 基板
４０３ 第１のゲート電極
４０５ 第１のゲート絶縁層
４０７ 酸化物半導体層
４０９ ソース電極
４１１ ドレイン電極
４１３ 第２のゲート絶縁層
４１５ 第２のゲート電極
６０１ 蓄電装置
６０２ 直流変換回路
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
【技術分野】
【０００１】
酸化物半導体を用いた半導体装置に関する。
【０００２】
なお、本明細書中において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路、電子部品、及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
高耐圧で、大電流を制御するためのパワーデバイスと呼ばれる半導体装置では、現状、半導体材料として、主にシリコンが用いられている。しかし、シリコンを用いたトランジスタでは、その物理的な特性が理論値の限界にきていると言われており、さらなる高耐圧と大電流の制御が可能なパワーデバイスを実現するためには、特性の向上が可能な新たな半導体材料が求められている。高耐圧、高変換効率、高速スイッチングなどの諸特性を向上させる可能性がある半導体材料として、酸化物半導体が注目されている。
【０００４】
酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度が低い。また、酸化物半導体はスパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体の成膜温度は３００℃〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能であるため、酸化物半導体を半導体層に用いたトランジスタが既に知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／００７２４３９明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に電界効果トランジスタではソースドレイン間の電圧を上げていくと、ドレイン近傍に高電界が発生することが知られている。なお、本明細書において、ドレイン近傍とは酸化物半導体層とゲート電極が重畳する領域のうち、チャネル長方向の断面において、ドレイン電極の端部と重畳し、ドレイン電極とゲート電極の電位差によって、特に他の領域より著しく電界が大きい領域のことである。なお、ドレイン近傍は、ドレイン電極と重畳する領域は含まない。
【０００７】
ドレイン近傍の高電界で加速された電子は大きな運動エネルギーを持つ。ほとんどの電子は格子散乱によって運動エネルギーを失うが、いくつかの電子は散乱せずに加速され続け、運動エネルギーを増大させる。
【０００８】
加速され続けた電子がバンドギャップ以上の運動エネルギーを持ったまま他の電子・正孔対に衝突すると、衝突された電子はエネルギーを得て伝導帯へ励起され、電気伝導に寄与する。そして、衝突された電子が新たな衝突の引き金となり、トランジスタの中で衝突が次々に繰り返される。この一連の過程によって、トランジスタの電流が急激に増大し、ジュール熱による局所的な発熱が発生し、トランジスタを破壊する。
【０００９】
例えば、酸化物半導体と同程度のバンドギャップを有する炭化珪素（ＳｉＣ（４Ｈ））の破壊電界強度は３ＭＶ／ｃｍであることが知られている。炭化珪素を半導体層に用いたトランジスタに３ＭＶ／ｃｍ以上の高電界が印加されると、破壊を起こして、トランジスタとして機能しなくなることがある。
【００１０】
そのため、酸化物半導体は量産性に優れ、プロセス温度が低いといった利点を備えているが、大電力の制御を行うトランジスタに用いる場合には、破壊に対する耐性を高めるための新しい構造を提供することが求められている。
【００１１】
したがって、大電力の制御を行う、高耐圧のトランジスタを提供することを目的の一とする。また、該トランジスタを用いた半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、酸化物半導体を半導体層に用いたトランジスタにおいて、ドレイン近傍のチャネル形成領域を高抵抗化する構成に着目した。ここで、チャネル形成領域とは、酸化物半導体層において、ゲート電極と重畳し、ソース電極及びドレイン電極の間隙の領域のことである。チャネル形成領域はゲート電圧が印加されることにより、キャリアが誘起され、ゲート電圧が一定値（閾値）以上になると、誘起されたキャリアによってソース電極及びドレイン電極間に電流が流れる。
【００１３】
特にソース電極とドレイン電極の間に高い電圧が印加された場合、ドレイン近傍のチャネル形成領域に高電界が生じ、トランジスタがドレイン近傍のチャネル形成領域から破壊されることがある。
【００１４】
そこで、ドレイン近傍のチャネル形成領域を高抵抗化することによって、ドレイン電極に高電圧が印加されても、ドレイン近傍に生じる高電界を緩和して、トランジスタの破壊を防ぐ構成に想到した。
【００１５】
具体的には、酸化物半導体を半導体層に用いたトランジスタにおいて、ゲート絶縁層の静電容量が大きい領域では、該ゲート絶縁層と重畳するチャネル形成領域の移動度が高くなり、反対に、ゲート絶縁層の静電容量の小さい領域では、該ゲート絶縁層と重畳するチャネル形成領域の移動度が低くなる現象を利用して、チャネル形成領域に高抵抗化された領域を形成する。
【００１６】
酸化物半導体は、キャリアの密度が下がると、移動度が小さくなる性質を有する。そのため、ゲート絶縁層の静電容量が低下し、誘起されるキャリア（電荷量）が減ると、酸化物半導体の移動度が低下し高抵抗化する。反対に、チャネル形成領域と重畳するゲート絶縁層の静電容量が大きくなると、誘起されるキャリアの量（電荷量）が増え、移動度が大きくなり低抵抗となる。
【００１７】
これらを利用して、高電界がかかるドレイン近傍のゲート絶縁層の静電容量を小さくすることによって、ドレイン近傍のチャネル形成領域に高抵抗な領域を作製し、高電界を緩和することを可能にした。その結果、高電界によって電子が加速されて、バンドギャップ以上のエネルギーを持つ電子が流れることでトランジスタが発熱し、熱によって半導体層が破壊され、トランジスタの破壊に至る現象を防ぐことができる。
【００１８】
また、ドレイン近傍以外のゲート絶縁層の静電容量は大きくしておくことで、チャネル形成領域のドレイン近傍以外の部分においては移動度を低下させずに、トランジスタの破壊耐性を高めることができる。
【００１９】
したがって、本発明の一態様は、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接する第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、ゲート絶縁層は、第１の電極と重畳する第１の領域と、第２の電極と重畳する第２の領域と、第１の領域と第２の領域に挟まれ、第１の領域と接する、第３の領域と、第３の領域と第２の領域に挟まれた第４の領域と、を有し、第３の領域の静電容量は第４の領域の静電容量よりも小さくなるように設けられている半導体装置である。
【００２０】
ドレイン電極として機能する第１の電極の近傍のゲート絶縁層の静電容量を小さくすることで、ドレイン近傍のチャネル形成領域が高抵抗化される。したがって、酸化物半導体層において、ドレイン近傍に生じる電界が小さくなり、ドレイン電極に高電圧を印加しても破壊の起こらない、高耐圧のトランジスタを提供することができる。
【００２１】
また、ドレイン近傍のゲート絶縁層の静電容量と比較して、ドレイン近傍以外のゲート絶縁層の静電容量は大きくすることで、トランジスタ全体としての移動度の低下を抑制し、大電流の制御を行うことができ、かつ、高抵抗な半導体装置を提供することができる。
【００２２】
また、本発明の一態様は、該トランジスタのゲート絶縁層の第１の領域、第２の領域は比誘電率が等しい材料からなり、第１の領域は、第２の領域よりも膜厚が大きいトランジスタである。
【００２３】
比誘電率の等しい材料でゲート絶縁層を構成すると、膜厚の変化に応じて静電容量が変化する。そのため、ゲート絶縁層の第１の領域及び第２の領域を比誘電率の等しい材料で形成することで、膜厚を調整することのみによって、各領域間の静電容量を変化させることができ、ドーピング等のプロセスが不要になるため、容易に高耐圧のトランジスタを提供することができる。
【００２４】
また、本発明の一態様は、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の、ゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接する、第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、ゲート絶縁層は、第１の電極と重畳する第１の領域と、第２の電極と重畳する第２の領域と、第１の領域と第２の領域に挟まれ、第１の領域と接し、第２の領域とは間隙を有する第３の領域と、第３の領域と第２の領域に挟まれ、第２の領域と接し、第３の領域とは間隙を有する第４の領域と、第３の領域と第４の領域に挟まれた第５の領域と、を有し、第３の領域及び第４の領域の静電容量は第５の静電容量よりも小さくなるように設けられているトランジスタである。
【００２５】
トランジスタの第１の電極及び第２の電極のうち、いずれがソース電極及びドレイン電極として機能するのかはトランジスタの構造や動作条件によって互いに入れ替わる。そこで、第１の電極近傍及び第２の電極近傍のどちらにも、ゲート絶縁層の静電容量が小さい領域を設けることで、高電界のかかる領域を高抵抗化することができ、ソース電極及びドレイン電極が入れ替わる動作条件においても、トランジスタの破壊を防ぐことができる。
【００２６】
また、本発明の一態様は、該トランジスタのゲート絶縁層の第１の領域、第２の領域、第３の領域は比誘電率が等しい材料からなり、第１の領域及び第２の領域は、第３の領域よりも膜厚が大きいトランジスタである。
【００２７】
比誘電率の等しい材料でゲート絶縁層を構成すると、膜厚の変化に応じて静電容量が変化する。そのため、ゲート絶縁層の第１の領域、第２の領域及び第３の領域を比誘電率の等しい材料で形成することで、各領域の膜厚を調整することのみによって、各領域間の静電容量を変化させることができ、ドーピング等のプロセスが不要となるため、容易に高耐圧のトランジスタを提供することができる。
【００２８】
また、本発明の一態様は、第１のゲート電極と、第１のゲート電極上の第１のゲート絶縁層と、第１のゲート絶縁層上の、第１のゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、第１のゲート電極と重畳しない第１の電極と、第１の電極と間隙をもって設けられ、酸化物半導体層と接する第２の電極と、を有し、酸化物半導体層は、第１の電極と接する第１の領域と、第２の領域と接する第２の領域とに挟まれ、かつ、第１のゲート電極と重畳しない領域において、第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳するトランジスタである。
【００２９】
上記トランジスタは、酸化物半導体層を挟んで、静電容量の異なる第１のゲート絶縁層及び第２のゲート絶縁層を設け、各ゲート絶縁層を介して２つのゲート電極を設ける。酸化物半導体層において、第１の電極と第２の電極にはさまれたチャネル形成領域のうち、第１のゲート電極と重畳する領域においては、第１のゲート電極に印加された電圧によってキャリアが誘起され、第１のゲート電極と重畳しない領域においては、静電容量の小さな第２のゲート絶縁層側に設けた第２のゲート電極によってチャネルが誘起される。また、第１の電極と第１のゲート電極は重畳しないように設けられているため、第１の電極の付近においては必ず、第２のゲート電極によってキャリアが誘起される。
【００３０】
つまり、第１の電極の近傍においては、静電容量の小さな第２のゲート絶縁層側に設けた第２のゲート電極によってキャリアが誘起されるため、高電圧が印加される領域の近傍は高抵抗化され、高電圧によって高電界が生じることがなく、耐圧性の高いトランジスタとなる。
【００３１】
また、第１の電極近傍以外のチャネル形成領域では、静電容量の大きな第１のゲート絶縁層側に設けた第１のゲート電極がキャリアを誘起するため、大電力の制御を行うのに十分な移動度を有する。このような構成により、大電流の制御が可能な、高耐圧のトランジスタを提供することができる。
【００３２】
また、本発明の一態様は、第１のゲート電極と、第１のゲート電極上の第１のゲート絶縁層と、第１のゲート絶縁層上の、第１のゲート電極と重畳する酸化物半導体層と、酸化物半導体層と接し、第１のゲート電極と重畳しない第１の電極及び第２の電極と、を有し、酸化物半導体層は、第１の電極と接する第１の領域と、第２の電極と接する第２の領域に挟まれ、かつ、第１のゲート電極と重畳しない領域において、第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳するトランジスタである。
【００３３】
トランジスタの第１の電極及び第２の電極のうち、いずれがソース電極及びドレイン電極として機能するのかはトランジスタの構造や動作条件によって互いに入れ替わる。そこで、第１の電極近傍及び第２の電極近傍のチャネル形成領域のどちらも第１のゲート電極とは間隙をもって設け、重畳させないことによって、第１の電極の近傍及び第２の電極の近傍のどちらも高抵抗化することができる。したがって、ソース電極及びドレイン電極が入れ替わる動作条件においても、高電界のかかる領域を高抵抗化することができ、トランジスタの破壊を防ぐことができる。
【００３４】
また、本発明の一態様は、上記トランジスタにおいて、第２のゲート絶縁層は第１のゲート絶縁層と比誘電率が等しい材料からなり、第２のゲート絶縁層の膜厚は第１のゲート絶縁層の膜厚よりも大きいトランジスタである。
【００３５】
第１のゲート絶縁層と、第１のゲート絶縁層の膜厚よりも大きい第２のゲート絶縁層を備えると、第１のゲート絶縁層と第２のゲート絶縁層に比誘電率が等しい材料を用いて、大電流の制御が可能な、高耐圧なトランジスタを提供することができる。
【００３６】
また、本発明の一態様は、該トランジスタを用いた半導体装置である。
【００３７】
なお、本明細書中において、第１、第２として付される序数詞は区別のために便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３８】
なお、本明細書において、ゲートとは、ゲート電極及びゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含まれる。
【００３９】
ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。なお、ソース領域とは、ソース電極と重畳する領域のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場合にはソース配線に信号線も含まれる。
【００４０】
ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、ドレイン電極と重畳する領域のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。
【発明の効果】
【００４１】
本発明によって、大電力の制御を行う、高耐圧のトランジスタを提供することができる。また、該トランジスタを用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一態様のトランジスタの構成を示した図。
【図２】本発明の一態様のトランジスタの作製方法を示した図。
【図３】本発明の一態様のトランジスタの作製方法を示した図。
【図４】本発明の一態様のトランジスタの構成を示した図。
【図５】本発明の一態様の半導体装置を示した図。
【図６】本発明の一態様の半導体装置を示した図。
【図７】本発明の半導体装置を用いた電子機器を示した図。
【図８】実施例の実験結果について示した図。
【図９】本発明のトランジスタについての計算結果を説明する図。
【図１０】本発明のトランジスタについての計算結果を説明する図。
【図１１】本発明の一態様のトランジスタの構成を示した図。
【図１２】酸化物半導体の一例。
【図１３】酸化物半導体の一例。
【図１４】酸化物半導体の一例。
【図１５】ゲート電圧と電界効果移動度の関係。
【図１６】ゲート電圧とドレイン電流の関係。
【図１７】ゲート電圧とドレイン電流の関係。
【図１８】ゲート電圧とドレイン電流の関係。
【図１９】トランジスタの特性。
【図２０】トランジスタの特性。
【図２１】トランジスタの特性。
【図２２】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００４３】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタの構成及び作製方法の一例について図１乃至図３、及び図１１を用いて説明する。なお、本実施の形態では、トランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明する。
【００４５】
図１は本発明の一態様のトランジスタの構成を示した図である。図１（Ｂ）は本発明の一態様のトランジスタの上面図を示した図であり、図１（Ａ）は図１（Ｂ）に示したトランジスタのＡ−Ｂ断面における断面図である。図１に示すトランジスタはドレイン近傍に第１のゲート絶縁層に加えて、第２のゲート絶縁層を積層し、ゲート絶縁層の膜厚を大きくすることによって、ドレイン近傍のゲート絶縁層の静電容量を小さくし、該ドレイン近傍のゲート絶縁層と重畳するチャネル形成領域を高抵抗化した構成である。
【００４６】
なお、本実施の形態では、半導体層に対してゲート電極が下側（基板側）にある、ボトムゲート構造のトランジスタを用いて説明を行うが、本発明の一態様のトランジスタの構成は特に限定されず、半導体層に対してゲート電極が上側（基板と反対側）にあるトップゲート構造を用いてもよい。また、本実施の形態のトランジスタは、半導体層とソース電極及びドレイン電極が上側（基板と反対側）で接するトップコンタクト構造としたが、半導体層とソース電極及びドレイン電極が下側（基板側）で接するボトムコンタクト構造を用いてもよい。
【００４７】
図１に示すトランジスタは、絶縁表面を有する基板１０１上に、島状のゲート電極１０３と、ゲート電極１０３を覆うように形成された第１のゲート絶縁層１０５と、第１のゲート絶縁層１０５上で、一部がゲート電極１０３と重畳するように設けられた第２のゲート絶縁層１０７と、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７上の、ゲート電極１０３と重畳する酸化物半導体層１０９と、酸化物半導体層１０９及び第１のゲート絶縁層１０５上の、端部をゲート電極１０３と重畳するように設けられたソース電極１１１と、酸化物半導体層１０９及び第２のゲート絶縁層１０７上の、端部をゲート電極１０３と重畳するように設けられたドレイン電極１１３と、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７、酸化物半導体層１０９、ソース電極１１１及びドレイン電極１１３、を覆う絶縁層１１５と、を有する。酸化物半導体層１０９は、ゲート電極１０３と重畳し、ソース電極１１１及びドレイン電極１１３の間隙（図１（Ａ）の領域ａ及び領域ｂ）において、チャネルが形成されるチャネル形成領域を有する。
【００４８】
チャネル形成領域において、第２のゲート絶縁層１０７と重畳する領域（図１（Ａ）に示す領域ｂ）は、チャネル形成領域の他の領域（図１（Ａ）に示す領域ａ）と比べて抵抗率が高い高抵抗領域である。これは、領域ｂにおいて、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７が積層されているため、酸化物半導体層１０９とゲート電極１０３との距離が長くなり、実質的にゲート絶縁層の膜厚が大きくなって、静電容量が小さくなったためである。ゲート絶縁層の静電容量が小さくなると、重畳するチャネル形成領域に誘起されるキャリアの電荷量が少なくなって、移動度が低下し、抵抗率が高くなる。
【００４９】
領域ｂの端部の一方はドレイン電極の端部と重畳し、端部の他方はドレイン電極とソース電極の間隙に重畳する。領域ｂにおいて、第１のゲート絶縁層１０５と第２のゲート絶縁層１０７が積層されていることで、静電容量が小さくなる。したがって、領域ｂのチャネル形成領域は高抵抗化された高抵抗領域となる。高抵抗領域がドレイン電極と端部を重畳するため、ドレイン電極に高電圧を印加しても、抵抗率が高いドレイン近傍では、急な電位の変化が起こらず、高電界が生じない。したがって、本実施の形態のトランジスタは、ドレイン電極に高電圧が印加されても高電界が生じないため、破壊が起こりにくく、高い破壊耐性を有する。
【００５０】
また、酸化物半導体層において、第２のゲート絶縁層１０７と重畳しない領域（領域ａ）はゲート絶縁層の膜厚が小さい。領域ａは、一方の端部を領域ｂと接し、他方の端部をソース電極の端部と重畳する。領域ａにおけるチャネル形成領域は、重畳するゲート絶縁層の膜厚が小さいため、移動度が高く、抵抗率の低い低抵抗領域である。そのため、本実施の形態のトランジスタは、ドレイン近傍以外の部分のチャネル形成領域では大電流を制御するのに十分な移動度を備えている。
【００５１】
続いて、図１に示したトランジスタの作製方法について、図２乃至図３を用いて説明する。
【００５２】
まず、絶縁表面を有する基板１０１上に導電膜を形成したのち、第１のフォトリソグラフィ工程により、ゲート電極１０３を形成する。（図２（Ａ）参照）。
【００５３】
なお、本実施の形態で例示するトランジスタの作成工程のいずれのフォトリソグラフィ工程においても、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマスクを使用しないため、製造コストを低減できる。
【００５４】
基板１０１は水素原子を含む不純物（例えば、水蒸気、水素ガス、及び水素イオン）に対するバリア性を有するものが好ましく、大きな制限はないが、後の工程で加熱処理を行う場合は少なくともその温度に耐えうる耐熱性を有している必要がある。
【００５５】
例えば、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いてもよい。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作成工程における処理温度に耐えうる基板であれば用いることが可能である。なお、基板１０１の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。
【００５６】
本実施の形態では、基板１０１としてガラス基板を用いる。
【００５７】
なお、下地となる絶縁層を基板１０１とゲート電極１０３との間に設けてもよい。当該絶縁層には、基板１０１からの不純物元素（例えば、Ｌｉ、Ｎａ等のアルカリ金属、及びＣａ等のアルカリ土類金属など）の拡散を防止する機能がある、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などから選ばれた一又は複数の膜による積層構造により形成することができる。
【００５８】
続いて、ゲート電極１０３を形成する。ゲート電極１０３の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、マグネシウム等の金属材料又はこれらを主成分とする合金材料もしくは導電性酸化物を用いて、単層で又は積層して形成することができる。
【００５９】
なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、ゲート電極１０３として、アルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いるとよい。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
【００６０】
また、ゲート電極１０３に銅を用いる場合は、下地となる層にＣｕ―Ｍｇ―Ａｌ合金を設け、その上に銅を形成する構成が好ましい。Ｃｕ―Ｍｇ―Ａｌ合金を設けることで、酸化膜などの下地と銅の密着性が高まる効果を奏する。
【００６１】
また、ゲート電極１０３に、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化珪素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００６２】
また、ゲート電極１０３と、後に形成される第１のゲート絶縁層１０５との間に第１のゲート絶縁層１０５に接する材料層として、窒素を含むＩｎ―Ｇａ―Ｚｎ―Ｏ膜や、窒素を含むＩｎ―Ｓｎ―Ｏ膜や、窒素を含むＩｎ―Ｇａ―Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリ−オフのスイッチング素子を実現できる。
【００６３】
例えば、窒素を含むＩｎ―Ｇａ―Ｚｎ―Ｏ膜を用いる場合、少なくとも酸化物半導体より高い窒素濃度、具体的には７原子％以上のＩｎ―Ｇａ―Ｚｎ―Ｏ膜を用いる。
【００６４】
次いで、図２（Ｂ）に示すように、ゲート電極１０３上に第１のゲート絶縁層１０５を形成する。第１のゲート絶縁層１０５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。また第１のゲート絶縁層１０５は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、又は酸化ガリウム膜などから選ばれた一または複数の膜により単層、又は積層して形成することができる。第１のゲート絶縁層の膜厚は３０ｎｍ以上３００ｎｍ以下、特に３０ｎｍ以上１００ｎｍ以下が好ましい。
【００６５】
続いて、第１のゲート絶縁層１０５上に第２のゲート絶縁層１０７を形成する（図２（Ｃ）参照）。第２のゲート絶縁層１０７は第１のゲート絶縁層１０５上に、第１のゲート絶縁層１０５の作製方法と同様の方法を用いて絶縁層を成膜した後、エッチング法やフォトリソグラフィ等の方法を用いて所望の形状に加工することによって形成することができる。
【００６６】
第２のゲート絶縁層１０７の材料は第１のゲート絶縁層１０５に用いた材料と同一の材料でも、異なる材料でも構わない。ただし、第１のゲート絶縁層と第２のゲート絶縁層を積層することよって、第１のゲート絶縁層及び第２のゲート絶縁層が積層された領域における静電容量が、第１のゲート絶縁層のみの領域の静電容量よりも小さくなるように、材料及び膜厚を適宜選択する必要がある。
【００６７】
本実施の形態において、第２のゲート絶縁層は、第１のゲート絶縁層に対して、静電容量が０．１倍以上１０倍以下、特に０．２倍以上１倍以下となることが好ましい。例えば、第１のゲート絶縁層と第２のゲート絶縁層に等しい材料を用いて作製した場合、第１のゲート絶縁層の膜厚を３０ｎｍとした場合、第２のゲート絶縁層は３ｎｍ以上３００ｎｍ以下、特に３０ｎｍ以上１５０ｎｍが好ましい。
【００６８】
第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７が同一の材料である場合、第１のゲート絶縁層となる膜と第２のゲート絶縁層となる膜を別々に２回成膜する必要はなく、第１のゲート絶縁層及び第２のゲート絶縁層となる膜を一度に成膜した後、エッチングやフォトリソグラフィ等の方法を用いて、所望の形状（例えば図２（Ｃ）に示すような、第１のゲート絶縁層及び第２のゲート絶縁層が積層され、膜厚の大きな領域を有する形状）とすることによって作製してもよい。
【００６９】
本実施の形態では、第１のゲート絶縁層１０５と第２のゲート絶縁層１０７に等しい材料を用いて作製する。
【００７０】
また、第２のゲート絶縁層１０７は、図１（Ｂ）に示すように、上面から見て、ドレイン電極１１３を囲むように形成されていることがよい。ドレイン電極を囲むように高抵抗領域を形成することによって、ドレイン電極のチャネル形成領域と接する面のみだけでなく、チャネル形成領域と直交する面の近傍も高抵抗化できる。
【００７１】
トランジスタの電流は、ソース電極とドレイン電極の対向している２つの面の間を、チャネル形成領域を通って流れる電流だけではなく、ソース電極とドレイン電極が対向していない面から、チャネル形成領域の脇を通って流れる電流もわずかではあるが存在する。また、ドレイン電極から生じる高電界は同心円状に広がっているため、チャネル形成領域以外の部分にも影響を及ぼす。そのため、第２のゲート絶縁層を、ドレイン電極を囲むように設けることによって、これらの電流や、電界の変化からトランジスタの破壊を防止することができる。
【００７２】
また、チャネル形成領域において、高抵抗領域のチャネル長方向の長さは、低抵抗領域のチャネル長方向の長さの３分の１以下が好ましい。高抵抗領域が長くなると、トランジスタの移動度の低下が大きく大電流の制御を行うのに不適である。したがって、第２のゲート絶縁層のチャネル長方向の長さは、チャネル長の７５％以下とすることが好ましい。
【００７３】
なお、第１のゲート絶縁層において、ドレイン近傍のチャネル形成領域と重畳するゲート絶縁層の静電容量が小さくなるのであれば、第２のゲート絶縁層は設けなくともよい。ドレイン近傍のゲート絶縁層の静電容量を小さくする方法としては、ドレイン近傍のゲート絶縁層に比誘電率の低い材料（ｌｏｗ―ｋ材料）を用いる方法や、ドレイン近傍のゲート絶縁層の静電容量が下がるように、ゲート絶縁層にドーピングを行うといった方法がある。しかし、このような方法を用いると、同時にゲート絶縁層からのリーク電流も増大する可能性があるため、第２のゲート絶縁層を設けて、ゲート絶縁層の比誘電率や膜厚を調整することによって制御する方が好ましい。
【００７４】
本実施の形態の酸化物半導体は、不純物を除去された酸化物半導体（高純度化された酸化物半導体）を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため、高純度化された酸化物半導体に接する第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７は高品質が要求される。
【００７５】
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤを用いると、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることができる。
【００７６】
もちろん、ゲート絶縁層として、良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法などの他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であってもよい。いずれにしても、ゲート絶縁層としての膜質が良好であることはもちろんのこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
【００７７】
なお、酸化物半導体に水素が拡散すると半導体特性が損なわれるので、酸化物半導体と接する第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７には水素、水酸基及び水分が含まれないことが望ましい。第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７、酸化物半導体層１０９に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜１０８の成膜の前処理として、スパッタリング装置の予備加熱室で、ゲート電極１０３及び第１のゲート絶縁層１０５が形成された基板１０１または第２のゲート絶縁層１０７までが形成された基板１０１を予備加熱し、基板１０１に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、絶縁層１１５の成膜前に、ソース電極１１１及びドレイン電極１１３まで形成した基板１０１にも同様に行ってもよい。
【００７８】
次いで、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは、５ｎｍ以上３０ｎｍ以下の酸化物半導体膜１０８を形成する（図２（Ｄ）参照）。
【００７９】
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物として働く水素が除去され、酸化物半導体の主成分以外の不純物を極力含まないようにした酸化物半導体である。
【００８０】
なお、酸化物半導体中では、キャリアが極めて少なく、キャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
【００８１】
具体的には、上述の酸化物半導体を具備するトランジスタでは、オフ状態でのソース電極とドレイン電極のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソース電極とドレイン電極間の電圧が３．５ｅＶ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、もしくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、さらには、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下とすることができる。
【００８２】
また、高純度化された酸化物半導体層を備えるトランジスタは、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
【００８３】
酸化物半導体膜１０８は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。スパッタリング法により成膜する場合は、ＡＣスパッタ装置、ＤＣスパッタ装置、またはＲＦスパッタ装置のいずれか一のスパッタ装置を用いる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。また、酸化物半導体膜１０８は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
【００８４】
なお、酸化物半導体膜１０８をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第１のゲート絶縁層１０５及び第２のゲート絶縁層１０７の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００８５】
酸化物半導体膜１０８に用いる酸化物半導体としては、少なくとも、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ―Ｓｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。
【００８６】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。また、上記酸化物半導体に酸化珪素を含ませてもよい。
【００８７】
また、酸化物半導体膜１０８には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つｍは自然数ではない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏ等がある。
【００８８】
酸化物半導体膜１０８は、非単結晶であり、且つ酸化物半導体膜全体が非晶質状態（アモルファス状態）ではない。酸化物半導体膜全体が非晶質状態（アモルファス状態）ではないため、電気特性が不安定な非晶質の形成が抑制される。
【００８９】
酸化物半導体膜１０８に用いる酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくはＩｎ、及びＧａを含有する酸化物半導体である。本実施の形態では、酸化物半導体としてＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体を用いてスパッタリング法により成膜する。この段階での断面図が図２（Ｄ）に相当する。
【００９０】
また、酸化物半導体膜は上記の酸化物半導体膜に窒素を添加して用いることもできる。窒素を意図的に含ませた酸化物半導体層は、窒素を意図的に含ませていない酸化物半導体層に比べてエネルギーギャップが小さく、キャリアを流しやすい。
【００９１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１：２〜１０：１）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００９２】
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。また、ターゲットの純度は９９．９％以上が好ましく、特にＮａ、Ｌｉ等のアルカリ金属及びＣａ等のアルカリ土類金属などの不純物は低減されているものが好ましい。
【００９３】
また、酸化物半導体膜１０８は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物等の不純物が除去された高純度ガスを用いることが好ましい。具体的には、露点−６０℃以下の高純度ガスが好ましい。
【００９４】
また、スパッタガスを加熱した状態で成膜室に導入してもよい。加熱されたガスを用いると、酸化物半導体膜１０８に含まれる不純物の濃度を低減できる。
【００９５】
窒素を意図的に含ませた酸化物半導体を用いる場合は、窒素を意図的に含ませた酸化物半導体を、酸化物半導体を含むターゲットと窒素を添加したスパッタガスを用いて成膜すればよい。具体的にはＩｎ―Ｇａ―Ｚｎ―Ｏ系酸化物ターゲットと、窒素ガス、窒素を添加した希ガス（アルゴンガス等）または窒素を添加した酸素等をスパッタガスに用いればよい。
【００９６】
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上４００℃以下とする。特に、２５０℃以上３２０℃以下の範囲が脱水化に好適である。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜１０８を成膜する。
【００９７】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【００９８】
また、成膜室を高温で加熱することにより、吸着水をチャンバー内から完全に排除できる。
【００９９】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１００】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。
【０１０１】
なお、酸化物半導体中に含まれる、Ｌｉ、Ｎａ等のアルカリ金属、及びＣａ等のアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、ＳＩＭＳにより検出されるＬｉが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｎａが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であることが好ましい。
【０１０２】
アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがいい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリ−オン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１０３】
次いで、酸化物半導体膜をフォトリソグラフィ工程により、島状の酸化物半導体層に加工する。
【０１０４】
また、ゲート絶縁層にコンタクトホールを形成する場合、この工程は酸化物半導体膜の加工時に同時に行うことができる。
【０１０５】
なお、ここでの酸化物半導体のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１０６】
また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、等を用いることができる。
【０１０７】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１０８】
次いで、酸化物半導体層に加熱処理を行う。この加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。加熱処理の温度は、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。例えば、５００℃、３分間以上６分間以下で行ってもよい。加熱処理にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。
【０１０９】
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下、４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぐ。
【０１１０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハイドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスにはアルゴンなどの希ガス、または窒素等の加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１１】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１１２】
なお、加熱処理においては、窒素またはヘリウム、ネオン、アルゴン、等の希ガスに、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する窒素またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１３】
また、加熱処理で酸化物半導体膜を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス、Ｎ２Ｏガスに、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する酸素ガス、Ｎ２Ｏガスの純度を６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。
【０１１４】
また、酸化物半導体膜の加熱処理は、島状の酸化物半導体層１０９に加工する前の酸化物半導体膜１０８に行うこともできる。その場合には、加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【０１１５】
なお、加熱処理は、上記以外にも酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、或いは、ソース電極層及びドレイン電極上に絶縁層を形成した後のいずれで行ってもよい。
【０１１６】
また、ガラス転移点温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０１１７】
また、酸化物半導体層をｃ軸配向した結晶構造を有する層とすることができる。なお、ｃ軸配向した酸化物半導体層については、実施の形態６で詳細を述べる。
【０１１８】
酸化物半導体層をｃ軸配向した結晶構造を有する層とする方法としては、酸化物半導体層を成膜する際に、酸化物半導体がｃ軸に配向する温度に基板を加熱しながら成膜を行えばよい。このような成膜方法を用いることにより、プロセスを長くすることなく、ｃ軸配向した結晶構造を設けることができる。基板を加熱する温度は、他の成膜条件や成膜装置の構造に合わせて適宜設定すればよいが、スパッタリング装置で成膜する際の基板温度を、例えば１５０℃以上４５０℃以下の温度に、好ましくは２５０℃以上として成膜すればよい。
【０１１９】
また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。
【０１２０】
次いで、図３（Ａ）に示すように、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７及び酸化物半導体層１０９上に、ソース電極及びドレイン電極となる電極（これと同じ層で形成される配線を含む）となる導電膜１１０を形成する。ソース電極、及びドレイン電極に用いる導電膜として、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗ、Ｃｒ、Ｔａ、Ｎｄ、Ｓｃ、Ｙなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【０１２１】
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタンの膜を積層する２層構造、チタン膜とそのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。
【０１２２】
また、導電膜は、導電性の金属酸化物で形成してもよい。導電性の金属酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、インジウム亜鉛酸化物または該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１２３】
なお，導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１２４】
続いて、第３のフォトリソグラフィ工程により、導電膜上にレジストマスクを形成し、図３（Ｂ）に示すように、選択的にエッチングを行ってソース電極１１１、ドレイン電極１１３を形成した後、レジストマスクを除去する。
【０１２５】
なお、ソース電極及びドレイン電極はゲート電極と端部を重畳しても良いし、ソース電極及びドレイン電極とゲート電極の端部を重畳させず、酸化物半導体層がゲート電極、ドレイン電極、及びソース電極のいずれとも重畳しない領域、所謂オフセット領域を設けてもよい。
【０１２６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層１０９上で、ソース電極の下端部とドレイン電極の下端部との間隔によって、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることが可能であり、トランジスタの動作速度を高速化できる。
【０１２７】
なお、導電膜のエッチングの際に、酸化物半導体層１０９がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層１０９を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層１０９は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０１２８】
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層１０９には、Ｉｎ―Ｇａ―Ｚｎ―Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。エッチャントとして、アンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。
【０１２９】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層１１５を形成する（図３（Ｃ）参照）。
【０１３０】
絶縁層１１５は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁層であってもよいし、積層された複数の絶縁層で構成されていてもよい。また絶縁層１１５は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、絶縁層１１５に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層１１５に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層１１５はできるだけ、水素を含まないように、成膜方法に水素を用いないことが重要である。
【０１３１】
また、絶縁層１１５には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と、他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。
【０１３２】
たとえば、スパッタリング法で形成された膜厚２００ｎｍの酸化ガリウム膜上に、スパッタリング法で形成された膜厚１００ｎｍの酸化アルミニウム膜を積層させた構造を有する絶縁膜を形成してもよい。成膜時の基板温度は、室温以上３００℃以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の１倍より大きく２倍未満の酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体膜の界面に酸素を供給し、酸素の欠損を低減することができる。
【０１３３】
本実施の形態では、絶縁層１１５として膜厚２００ｎｍの酸化シリコン膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層１１５は、水分や、水素イオンや、水酸基などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
【０１３４】
酸化物半導体膜１０８の成膜時と同様に、絶縁層１１５の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層１１５に含まれる不純物の濃度を低減できる。また、絶縁層１１５の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。
【０１３５】
絶縁層１１５を成膜する際に用いるスパッタガスは、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。具体的には、露点―６０℃以下の高純度ガスが好ましい。
【０１３６】
なお、絶縁層１１５を形成した後に、加熱処理をしてもよい。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下で有ることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、高温短時間のＲＴＡ処理を行ってもよい。酸素を含む絶縁層１１５が設けられた後に加熱処理が施されることによって、加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層１１５から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。島状の酸化物半導体層には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、島状の酸化物半導体層をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、絶縁層１１５の形成後であれば特に限定されず、他の工程の加熱処理と兼ねることで、工程数を増やさずに行うことができる。
【０１３７】
また、酸素雰囲気下で加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させてもよい。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３８】
本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
【０１３９】
以上の工程でトランジスタが形成される（図３（Ｃ）参照）。
【０１４０】
なお、絶縁層１１５に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基または水素化物などの不純物を酸化物シリコン膜に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
【０１４１】
また、絶縁層１１５に酸素を過剰に含む酸化シリコン膜を用いると、絶縁層１１５形成後の加熱処理によって絶縁層１１５中の酸素が酸化物半導体層１０９に移動し、酸化物半導体層１０９の酸素濃度を向上させ、高純度化する効果を奏する。
【０１４２】
また、図３（Ｄ）に示すように、絶縁層１１５上にさらに保護絶縁層１１７を積層してもよい。保護絶縁層は、例えばＲＦスパッタリング法を用いて窒化シリコン膜を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層１１７の成膜方法として好ましい。保護絶縁層１１７は水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いる。また、窒化シリコン膜、及び窒化アルミニウム膜は、水素イオン、又は水素分子のバリア膜として特に有効であり、絶縁層１１５上に設けることが好ましい。本実施の形態では、窒化シリコン膜を用いて保護絶縁層１１７を形成する。
【０１４３】
本実施の形態では、絶縁層１１５まで形成された基板１０１を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、絶縁層１１５と同様に、処理室内の残留水分を除去しつつ保護絶縁層１１７を成膜することが好ましい。
【０１４４】
保護絶縁層１１７の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返し行ってもよい。
【０１４５】
また、酸素ドープ処理を酸化物半導体膜１０８、第１のゲート絶縁層１０５及び／又は第２のゲート絶縁層１０７に施してもよい。「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は，酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする主旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
【０１４６】
酸素プラズマドープ処理は、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍ）方式を用いてプラズマ化した酸素を添加する方法であっても、周波数が１ＧＨｚ以上のμ波（例えば周波数２．４５ＧＨｚ）を用いてプラズマ化した酸素を添加する方法であってもよい。
【０１４７】
さらに、図示しないが、保護絶縁層１１７上に平坦化のための平坦化絶縁層を設けることができる。平坦化絶縁層としてはポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ―ｋ材料）、シロキサン樹脂材料、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いる事ができる。
【０１４８】
本実施の形態で例示するトランジスタは、高純度化された酸化物半導体層にチャネル形成領域を有し、オフ状態における電流（オフ電流）は十分に小さい。
【０１４９】
以上、ドレイン近傍に第２のゲート絶縁層１０７を設けるトランジスタについて示したが、本実施の形態のトランジスタは、図１１に示すように、ソース近傍及びドレイン近傍のゲート絶縁層の膜厚を大きくして、ソース電極及びドレイン電極と接するチャネル形成領域の抵抗率を大きくした構成とすることもできる。図１１（Ｂ）はソース近傍及びドレイン近傍のゲート絶縁層の膜厚を大きくしたトランジスタの上面図を示し、図１１（Ａ）は図１１（Ｂ）のＣ−Ｄ断面の断面図である。
【０１５０】
図１１に示すトランジスタは、絶縁表面を有する基板１０１上に、島状のゲート電極１０３と、ゲート電極１０３を覆うように形成された第１のゲート絶縁層１０５と、第１のゲート絶縁層１０５上で、一部がゲート電極１０３と重畳するように設けられた第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂと、第１のゲート絶縁層１０５、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂ上に、ゲート電極と重畳する酸化物半導体層１０９と、酸化物半導体層１０９及び第２のゲート絶縁層１０７ａ上に、端部をゲート電極１０３と重畳するように設けられたソース電極１１１と、酸化物半導体層１０９及び第２のゲート絶縁層１０７ｂ上に、端部をゲート電極１０３と重畳するように設けられたドレイン電極１１３と、第２のゲート絶縁層１０７ａ、第２のゲート絶縁層１０７ｂ、酸化物半導体層１０９、ソース電極１１１及びドレイン電極１１３を覆うように絶縁層１１５と、を有する。酸化物半導体層１０９において、ゲート電極１０３と重畳する領域の、ソース電極１１１及びドレイン電極１１３の間隙がチャネル形成領域となる。
【０１５１】
図１１に示すトランジスタは、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂと重畳するチャネル形成領域（図１１に示す領域ｂ）は、チャネル形成領域の他の領域（図１１に示す領域ａ）と比べて、重畳するゲート絶縁層の膜厚が大きいため、領域ｂは領域ａよりも抵抗率の高い高抵抗領域となる。
【０１５２】
本実施の形態ではトランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明しているが、トランジスタの第１の電極及び第２の電極のいずれがソース電極及びドレイン電極として機能するかは、トランジスタの構造や動作条件によって互いに入れ替わる。そこで、図１１に示すように、第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂを設け、ソース近傍及びドレイン近傍のチャネル形成領域に高抵抗領域を設けることで、第１の電極及び第２の電極のいずれがソース電極及びドレイン電極となっても、高電界を緩和することができ、トランジスタの破壊を防ぐことができる。
【０１５３】
以上のように、本実施の形態のトランジスタは、ドレイン近傍、またはソース近傍及びドレイン近傍のチャネル形成領域に重畳するゲート絶縁層の静電容量を小さくして、チャネル形成領域に高抵抗領域を設けることによって、ドレイン電極に高電圧が印加されても、ドレイン近傍に高電界が生じることを防止できる、高耐圧のトランジスタを提供できる。
【０１５４】
さらに、本実施の形態のトランジスタはドレイン近傍、またはソース近傍及びドレイン近傍以外の領域では、ゲート絶縁層の膜厚を小さいままとしているため、移動度の低下がない。そのため、大電流を制御するのに十分な移動度を確保したまま、トランジスタの破壊耐性を高めることができる。
【０１５５】
したがって、本実施の形態のトランジスタは、大電力の制御を行う、高耐圧のトランジスタを提供することができる。
【０１５６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる、本発明の一態様のトランジスタについて示す。図４は本実施の形態のトランジスタを示した図である。なお、本実施の形態では、トランジスタの第１の電極をドレイン電極、第２の電極をソース電極として説明する。
【０１５８】
本発明の一態様のトランジスタは図４（Ａ）に示すように、基板４０１と、基板４０１上に形成された島状の第１のゲート電極４０３と、第１のゲート電極４０３を覆うように設けられた第１のゲート絶縁層４０５と、第１のゲート絶縁層４０５上に、第１のゲート電極４０３と重畳し、第１のゲート電極４０３よりもチャネル長方向の長さが長い酸化物半導体層４０７と、酸化物半導体層４０７と端部を重畳する一対のソース電極４０９及びドレイン電極４１１と、酸化物半導体層４０７、ソース電極４０９及びドレイン電極４１１を覆う第２のゲート絶縁層４１３と、第２のゲート絶縁層４１３上で、酸化物半導体層４０７と重畳し、ソース電極４０９及びドレイン電極４１１と端部を重畳する第２のゲート電極４１５と、を有するトランジスタである。第１のゲート電極４０３または第２のゲート電極４１５の少なくとも一方と重畳する酸化物半導体層４０７であって、ソース電極４０９及びドレイン電極４１１の間隙にチャネル形成領域が形成される。
【０１５９】
ソース電極及びドレイン電極は、第１のゲート電極とは重畳せず、ソース電極及びドレイン電極と第１のゲート電極との間にはそれぞれ間隙が設けられている。間隙においては、酸化物半導体層と第２のゲート電極が重畳している。
【０１６０】
第２のゲート絶縁層４１３の静電容量は第１のゲート絶縁層４０５の静電容量よりも小さい。そのため、チャネル形成領域の第１のゲート電極４０３及び第２のゲート電極４１５のどちらとも重畳している領域（図４（Ａ）に示す領域ａ）において、主にキャリアを誘起するのは、静電容量の大きい第１のゲート絶縁層４０５を介して設けられた、第１のゲート電極４０３である。
【０１６１】
第１のゲート電極４０３は静電容量の大きい第１のゲート絶縁層を介してチャネル形成領域と重畳しているため、領域ａのチャネル形成領域は移動度が高く、抵抗率の低い低抵抗領域となる。
【０１６２】
また、図４（Ａ）に示すチャネル形成領域において、ソース近傍及びドレイン近傍の領域（図中の領域ｂ）は、第２のゲート電極４１５と重畳し、第１のゲート電極４０３とは重畳していない。そのため、領域ｂにおいてキャリアを誘起するのは、第２のゲート電極４１５である。
【０１６３】
領域ｂにおいて、第２のゲート電極４１５は、静電容量の小さい第２のゲート絶縁層４１３を介してチャネル形成領域と重畳しているため、領域ｂのチャネル形成領域は、移動度が低く、抵抗率の高い高抵抗領域となる。
【０１６４】
本実施の形態のトランジスタは、チャネル形成領域のソース近傍及びドレイン近傍が抵抗率の高い高抵抗領域となるため、ドレイン電極に高電圧を印加しても、ドレイン近傍の電界が急激に変化することはない。したがって、トランジスタは高い電圧が印加されても破壊が起こりにくく、高い破壊耐性を有する。
【０１６５】
また、チャネル形成領域のソース近傍及びドレイン近傍以外の低抵抗領域は、移動度の低下がないため、大電流の制御を行うのに十分な移動度を備えたまま、トランジスタの破壊耐性を高めることができる。
【０１６６】
したがって、本実施の形態のトランジスタは、大電力の制御を行う、高耐圧のトランジスタを提供することができる。
【０１６７】
本実施の形態のトランジスタは、実施の形態１で示したトランジスタと同様の材料や、作製方法を用いて作製できる。
【０１６８】
ただし、第２のゲート絶縁層４１３の静電容量は、第１のゲート絶縁層４０５の静電容量よりも小さくなるように作製する必要がある。本実施の形態のトランジスタにおいて、第２のゲート絶縁層の静電容量は第１のゲート絶縁層の静電容量に対して、０．１倍以上１倍未満、特に０．１５倍以上０．５倍未満となるのが好ましい。ゲート絶縁層の静電容量は、ゲート絶縁層に用いた材料の固有の比誘電率、ゲート絶縁層の膜厚等によって決定されるため、これらの項目を適宜設定して、第２のゲート絶縁層４１３の静電容量が第１のゲート絶縁層４０５の静電容量よりも小さくなるようにすればよい。
【０１６９】
本実施の形態で示したトランジスタは、第１のゲート絶縁層４０５及び第２のゲート絶縁層４１３に同一の材料を用いた。同一の材料を用いると、第１のゲート絶縁層４０５及び第２のゲート絶縁層４１３は比誘電率が等しいため、第１のゲート絶縁層の膜厚を第２のゲート絶縁層の膜厚よりも小さくなるように設定することで、第２のゲート絶縁層の静電容量を第１のゲート絶縁層の静電容量よりも小さくできる。
【０１７０】
第２のゲート絶縁層の静電容量を第１のゲート絶縁層よりも小さくする方法は上記に限らず、例えば、第２のゲート絶縁層に比誘電率の小さな材料を用いる方法や、第２のゲート絶縁層の静電容量が小さくなるようにドーピングを施す方法等を適宜用いて、第２のゲート絶縁層の静電容量が第１のゲート絶縁層の静電容量よりも小さくなるように、適宜設定すればよい。
【０１７１】
本実施の形態では、第１のゲート電極と、ソース電極及びドレイン電極との両方の間に、間隙を設けたが、本発明のトランジスタは両側に間隙を設ける必要はなく、どちらか一方に設ければよい。
【０１７２】
また、本実施の形態のトランジスタは、図４（Ｂ）に示すように、チャネル形成領域において、第１のゲート電極４０３及び第２のゲート電極４１５のどちらとも重畳しない領域（オフセット領域、図４（Ｂ）に示す領域ｃ）を設けてもよい。オフセット領域は、重畳するゲート電極がないため、領域ａ及び領域ｂよりもさらに移動度が低く、抵抗率の高い領域となる。チャネル形成領域において、領域ａ及び領域ｂよりも抵抗率の高い領域ｃを設けることで、チャネル形成領域からドレイン電極への電位の変化がさらに緩やかになり、ドレイン近傍に生じる高電界を緩和することができる。
【０１７３】
オフセット領域は、ドレイン近傍のみに設けてもよいし、ソース近傍及びドレイン近傍に設けてもよい。また、ドレイン近傍のオフセット領域のチャネル長方向の長さをソース近傍のオフセット領域のチャネル長方向の長さよりも大きくしてもよい。ただし，オフセット領域が大きすぎると、ソース電極及びドレイン電極間に電流が流れなくなる可能性があるため、オフセット領域のチャネル長方向の長さは、チャネル長の大きさに対して１０％以下とするのが好ましい。
【０１７４】
以上のように、本実施の形態で示したトランジスタは、ソース近傍及びドレイン近傍において、静電容量の小さい第２のゲート絶縁層を介して設けた第２のゲート電極によってキャリアを誘起させることで、ソース近傍及びドレイン近傍のチャネル形成領域を高抵抗化している。そのため、ドレイン電極に高電圧が印加されても、強電界が生じず、破壊耐性の高いトランジスタを提供することができる。
【０１７５】
また、チャネル形成領域のソース近傍及びドレイン近傍以外の部分においては、静電容量の大きい第１のゲート絶縁層を介して設けたゲート電極によってキャリアを誘起しているため、大電流を制御するのに十分な移動度を備えたトランジスタを提供することができる。
【０１７６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１７７】
（実施の形態３）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置について示す。例えば、電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、または複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路（直流変換回路または、ＤＣ−ＤＣコンバータともいう）へと用いることができる。上記実施の形態で示したトランジスタは、破壊耐性を向上させたトランジスタであるため、該トランジスタを適用することで、信頼性の高い直流変換回路を構成することができる。
【０１７８】
さらに、該トランジスタを適用した直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構成することができる。本実施の形態では、上記実施の形態で示したトランジスタを用いた電源回路について説明する。
【０１７９】
本実施の形態の電源回路の構成の一例について図５を用いて説明する。図５は本実施の形態の電源回路の構成の一例を示すブロック図である。
【０１８０】
図５に示す電源回路は、蓄電装置６０１と直流変換回路６０２と、を有する。
【０１８１】
蓄電装置６０１は、電力を供給する機能を有する。蓄電装置としては、例えば光電変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ、及びレドックスキャパシタのいずれか一つまたは複数などを用いることができる。例えば、リチウムイオン二次電池及びリチウムイオンキャパシタを併用することにより、高速充放電が可能であり、かつ長時間電源を供給することが可能な蓄電装置にすることができる。なお、リチウムイオン二次電池に限定されず、蓄電装置６０１として他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよい。また、リチウムイオンキャパシタに限定されず、蓄電装置６０１として、他のアルカリ金属イオンまたはアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用いてもよい。
【０１８２】
直流変換回路６０２として、例えば、図６に示すような回路を用いることができる。図６（Ａ）に示す直流変換回路３０１は、トランジスタ３０２、コイル３０３、ダイオード３０４、コンデンサ３０５、直流電源３０６を有する昇圧回路である。
【０１８３】
コイル３０３の一方の端子は、直流電源３０６の陽極に電気的に接続されている。コイル３０３の他方の端子はトランジスタ３０２のソース或いはドレインの一方と電気的に接続されている。トランジスタ３０２のソース或いはドレインの他方は直流電源３０６の陰極及び、コンデンサ３０５の一方の端子と電気的に接続されている。コンデンサ３０５の他方の端子は、ダイオード３０４の出力端子及び出力端子ＯＵＴに電気的に接続されている。なお、直流電源３０６の陰極、トランジスタ３０２のソースあるいはドレインの他方、及びコンデンサ３０５の一方の端子は接地されている。
【０１８４】
トランジスタ３０２はスイッチング素子として機能する。またトランジスタ３０２のゲートは、直流変換回路３０１の制御回路に接続されている。直流変換回路３０１の制御回路からの信号により、トランジスタ３０２はオン状態あるいはオフ状態となる。
【０１８５】
スイッチング素子であるトランジスタ３０２がオン状態のとき、コイル３０３に流れ込む電流により、コイル３０３には励磁エネルギーが蓄えられる。
【０１８６】
トランジスタ３０２がオフ状態になると、コイル３０３に蓄えられた励磁エネルギーが放出される。コイル３０３から放出される励磁エネルギーに起因する電圧Ｖ２が、電圧Ｖ１に上積みされる。これにより直流変換回路３０１は昇圧回路として機能する。
【０１８７】
トランジスタ３０２がオン状態の時間が長く、コイル３０３に蓄えたエネルギーが大きいほど、大電力を取り出すことができる。
【０１８８】
図６（Ｂ）に示す直流変換回路３１１は、トランジスタ３１２、コイル３１３、ダイオード３１４、コンデンサ３１５を有する降圧回路である。
【０１８９】
トランジスタ３１２のソースあるいはドレインの一方は、直流電源３１６の陽極に電気的に接続されている。トランジスタ３１２のソースあるいはドレインの他方は、ダイオード３１４の出力端子及びコイル３１３の一方の端子と電気的に接続されている。ダイオード３１４の入力端子は、直流電源３１６の陰極及びコンデンサ３１５の一方の端子に電気的に接続されている。ダイオードの出力端子は、トランジスタ３１２のソースあるいはドレインの他方及びコイル３１３の一方の端子と電気的に接続されている。コイル３１３の一方の端子は、トランジスタ３１２のソース或いはドレインの他方及びダイオード３１４の出力端子に電気的に接続されている。コイル３１３の他方の端子は、コンデンサ３１５の他方の端子及び出力端子ＯＵＴに電気的に接続されている。なお、直流電源３１６の陰極、ダイオード３１４の入力端子、及びコンデンサ３１５の一方の端子は接地されている。
【０１９０】
トランジスタ３１２はスイッチング素子として機能する。またトランジスタ３１２のゲートは、直流変換回路３１１の制御回路に接続されている。直流変換回路３１１の制御回路からの信号により、トランジスタ３１２はオン状態あるいはオフ状態となる。
【０１９１】
スイッチング素子であるトランジスタ３１２がオン状態のとき、入力から出力に流れる降圧回路の電流により、コイル３１３には励磁エネルギーが蓄えられる。
【０１９２】
トランジスタ３１２がオフ状態になると、コイル３１３は電流を保とうとして起電力を発生させ、ダイオード３１４をオン状態にする。ダイオード３１４を通じて電流が流れることによって、電圧Ｖ２が低下する。電圧Ｖ１より電圧Ｖ２が低下するため、直流変換回路３１１は降圧回路として機能する。なお本実施の形態において、トランジスタ３１２として例えば電界効果トランジスタを用いることができる。
【０１９３】
また本実施の形態において、コイル３０３とコイル３１３として、基板上にコイル状に形成した配線を用いることができる。
【０１９４】
また本実施の形態において、ダイオード３０４とダイオード３１４として、例えばショットキーバリアダイオードを用いることができる。
【０１９５】
また、本実施の形態において、コンデンサ３０５とコンデンサ３１５として、例えば第１の電極と、第２の電極と、誘電体と、を有する構成のコンデンサを用いることができる。
【０１９６】
なお、本実施の形態において、トランジスタ３０２またはトランジスタ３１２として例えば、実施の形態１、２で示したトランジスタを使用することができる。
【０１９７】
本発明の一態様に示したトランジスタは、半導体層に酸化物半導体を用いているため、高耐圧で、大電流の制御が可能であるという特性を有する。そのため、本実施の形態で示した電圧変換回路に用いることによって、大電流を駆動できる回路を作製できる。
【０１９８】
図５に示すように、本実施の形態の電源回路の一例は、蓄電装置及び直流変換回路を有し、蓄電装置により供給された電力を直流変換回路により昇圧または降圧することにより、電源を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の形態の電源回路において、直流変換回路の一部として、上記実施の形態で示したトランジスタを用いることにより、電源回路の信頼性を向上させることができる。
【０１９９】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０２００】
（実施の形態４）
本実施の形態は、上記実施の形態３に示す電源回路を適用することができる電子機器の一例について図７を用いて説明する。
【０２０１】
図７（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。なお、図７（Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記実施の形態３の電源回路を適用することができる。
【０２０２】
図７（Ｂ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８０１には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２０３】
また、表示パネル２８０２はタッチパネルを備えており、図７（Ｂ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、図７（Ｂ）に示す携帯電話は、太陽電池セル２８１０と、太陽電池セル２８１０から出力される電圧を各回路に必要な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装している。
【０２０４】
以上のように実施の形態３における電源回路は、様々な電子機器に適用することができ、また、信頼性の高い電子機器を提供することができる。
【０２０５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２０６】
（実施の形態５）
本実施の形態では、本発明の一態様に用いることができる酸化物半導体について説明する。
【０２０７】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０２０８】
また、インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を用いた酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【０２０９】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０２１０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０２１１】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０２１２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２１３】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０２１４】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０２１５】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２１６】
（実施の形態６）
本実施の形態では、実施の形態５に示した酸化物半導体が有する好ましい結晶状態について示す。
【０２１７】
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶を含む酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【０２１８】
ＣＡＡＣ−ＯＳ膜は新規な酸化物半導体である。
【０２１９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２２０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２２１】
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶部の分布はでなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物元素を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２２２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【０２２３】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【０２２４】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０２２５】
図１２乃至図１４を用いて、ＣＡＡＣに含まれる結晶構造の一例について説明する。
【０２２６】
なお、図１２乃至図１４において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０２２７】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０２２８】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０２２９】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０２３０】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０２３１】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０２３２】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０２３３】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０２３４】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０２３５】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０２３６】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０２３７】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０２３８】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０２３９】
構造Ｄの小グループは電荷が＋１となる。
【０２４０】
図１２（Ｅ）に、２個のＺｎを構造Ｅを示す。
【０２４１】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０２４２】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２４３】
ここで、これらの小グループ同士が結合する規則について説明する。
【０２４４】
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
【０２４５】
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０２４６】
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
【０２４７】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０２４８】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０２４９】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２５０】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２５１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２５２】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２５３】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０２５４】
図１３（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０２５５】
なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５６】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０２５７】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２５８】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２５９】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２６０】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０２６１】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０２６２】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２６３】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０２６４】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２６５】
この中グループが複数結合して大グループを構成する。
【０２６６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２６７】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０２６８】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２６９】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０２７０】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２７１】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２７２】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２７３】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２７４】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０２７５】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０２７６】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０２７７】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０２７８】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２７９】
この中グループが複数結合して大グループを構成する。
【０２８０】
図１４（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０２８１】
なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２８２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２８３】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２８４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２８５】
（実施の形態７）
本実施の形態では、本発明の一態様に用いる酸化物半導体の移動度について、計算式を用いて詳細に説明する。
【０２８６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０２８７】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２８８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、式１のように表される。
【０２８９】
【数１】
【０２９０】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２９１】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、式２のように表される。
【０２９２】
【数２】
【０２９３】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０２９４】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２９５】
線形領域におけるドレイン電流Ｉｄは、式３のように表される。
【０２９６】
【数３】
【０２９７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０２９８】
また、Ｖｄはドレイン電圧である。
【０２９９】
式３の両辺をＶｇで割り、更に両辺の対数を取ると、式４のように表される。
【０３００】
【数４】
【０３０１】
式４の右辺はＶｇの関数である。
【０３０２】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０３０３】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０３０４】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３０５】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０３０６】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０３０７】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３０８】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、式５のように表される。
【０３０９】
【数５】
【０３１０】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０３１１】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式５の第２項が増加するため、移動度μ１は低下することがわかる。
【０３１２】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１５に示す。
【０３１３】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０３１４】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０３１５】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３１６】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０３１７】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３１８】
計算結果で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０３１９】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０３２０】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０３２１】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０３２２】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０３２３】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０３２４】
また、ゲート電極の側壁にサイドウォールを有する。
【０３２５】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０３２６】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０３２７】
図１６は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０３２８】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３２９】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３３０】
図１６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３３１】
図１６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３３２】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０３３３】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０３３４】
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０３３５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３３６】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３３７】
図１７（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３３８】
図１７（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３３９】
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０３４０】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３４１】
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０３４２】
図１８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０３４３】
図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０３４４】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３４５】
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０３４６】
また、オフ電流も同様な傾向がある。
【０３４７】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０３４８】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。 本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０３４９】
本実施例では、ボトムゲート構造のトランジスタのゲート絶縁層の膜厚及びチャネル形成領域の長さ（チャネル長Ｌ）を変化させ、各トランジスタの移動度の変化を測定した。また、測定結果をもとに、ゲート絶縁層の膜厚の変化による、電界の変化について計算した。
【０３５０】
まず、本実施例で用いたトランジスタの作製方法を以下に示す。
【０３５１】
はじめに、ガラス基板上に下地膜として、窒化酸化シリコン膜をＣＶＤ法を用いて１００ｎｍの厚さで作製する。
【０３５２】
次に、ゲート電極としてスパッタリング法により厚さ１５０ｎｍのタングステン膜を形成した。ここでタングステン膜を選択的にエッチングすることにより、ゲート電極を形成した。
【０３５３】
次に、ゲート電極上にゲート絶縁層としてプラズマＣＶＤ法で比誘電率４．１の酸化シリコン膜を形成した。ゲート絶縁層の厚さは、３０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍの４種類を作製した。
【０３５４】
続いて、ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属の酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下、２００℃でスパッタリング法による成膜を行い、厚さ３０ｎｍの酸化物半導体膜を形成した。ここで、酸化物半導体膜を選択的にエッチングし、島状の酸化物半導体層を形成した。
【０３５５】
そして、オーブンを用いて窒素雰囲気下、４５０℃で１時間の熱処理を行った。
【０３５６】
次に、酸化物半導体層上にソース電極及びドレイン電極としてスパッタリング法により、厚さ１５０ｎｍのチタン膜を形成した。ここで、ソース電極及びドレイン電極を選択的にエッチングし、トランジスタのチャネル幅Ｗが５０μｍとなるようにした。なお、トランジスタのチャネル長Ｌは２μｍ、４μｍ、１０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍの７種類のものを作製した。
【０３５７】
次に、層間膜として、酸化シリコン膜を厚さ６００ｎｍで、スパッタリング法により成膜した。その後、測定に用いる電極を露出させるため、層間膜及び絶縁層を選択的にエッチングした。
【０３５８】
続いて電極として、厚さ１１０ｎｍのインジウム錫酸化物をスパッタリング法により成膜し、これを選択的にエッチングすることにより電極を形成した。
【０３５９】
その後、オーブンを用いて窒素雰囲気下、２５０℃、１時間のベークを行った。
【０３６０】
以上の工程により、トランジスタを作製した。
【０３６１】
次に、上記で作製したトランジスタについて、ゲート絶縁層の膜厚とチャネル長Ｌの異なるいくつかのトランジスタについて移動度を測定して比較した。トランジスタの測定を行うにあたり、ソース電極に０Ｖ、ドレイン電極に１０Ｖを印加した。ゲート電極には、印加する電圧を−２０Ｖから＋２０Ｖまで、０．２５Ｖ刻みに変化させて、ドレイン電流の測定を行った。測定したドレイン電流の値を飽和領域におけるドレイン電流の式に代入することで、電界効果移動度を算出した。
【０３６２】
図８では、上記のようにして算出した飽和領域における電界効果移動度の最大値とゲート絶縁層の膜厚との関係を各チャネル長毎にグラフ化したものである。
【０３６３】
図８より、チャネル長に関わらず、ゲート絶縁層の膜厚が大きくなるにつれて、トランジスタの移動度は低下することが分かった。
【０３６４】
この実験データを元に、図１１で示した構成のトランジスタについて、第２のゲート絶縁層１０７ａ及び１０７ｂの膜厚の変化による、ドレイン近傍の電界の変化について計算した。なお、計算にはＳｙｎｏｐｓｙｓ社製の計算ソフト「Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅ」を用いた。
【０３６５】
まず、計算を行ったトランジスタについて説明する。図１１に示すトランジスタを上記実験に用いたトランジスタと同様の材料、作製方法を用いて構成した際の、該トランジスタに生じる電界について計算を行った。
【０３６６】
図１１（Ａ）に示すトランジスタにおいて、ゲート電極１０３はタングステン膜を膜厚１５０ｎｍとし、第１のゲート絶縁層１０５は酸化窒化シリコン膜を３０ｎｍの膜厚として計算した。第２のゲート絶縁層１０７ａ及び第２のゲート絶縁層１０７ｂは酸化シリコン膜を膜厚、０ｎｍ、２０ｎｍ、７０ｎｍ、１５０ｎｍとした４種類のトランジスタについて計算した。酸化物半導体層１０９はバンドギャップ３．１５ｅＶ、電子親和力４．３ｅＶのＩＧＺＯ膜を３０ｎｍの膜厚とし、ソース電極１１１及びドレイン電極１１３は仕事関数４．０ｅＶのチタン膜を膜厚１５０ｎｍとし、絶縁層１１５は酸化シリコン膜を２００ｎｍとした。なお、上記実験のトランジスタでは、絶縁層１１５は膜厚が６００ｎｍであったが、２００ｎｍとしても計算結果に影響はない。
【０３６７】
また、トランジスタのチャネル形成領域のうち、第１のゲート絶縁層と接する領域（図１１（Ａ）における領域ａのチャネル長方向の長さ）は２．５μｍとし、そのうち、第２のゲート絶縁層と重畳する高抵抗領域（図１１（Ｂ）における領域ｂのチャネル方向の長さ）はそれぞれ、ソース電極及びドレイン電極の端部から１μｍとした。
【０３６８】
上記の条件のトランジスタについて、ソース電極に０Ｖ、ドレイン電極に１０Ｖ、ゲート電極に−２０Ｖから０Ｖの電圧を印加した際の、ドレイン電極端部の直下１ｎｍの位置の酸化物半導体層の電界について計算を行った。計算結果は、図９（Ａ）に示す通りである。
【０３６９】
図９（Ａ）は第２のゲート絶縁層の膜厚が０ｎｍ、２０ｎｍ、７０ｎｍ、１５０ｎｍのそれぞれの場合について、ゲート電極に−２０Ｖから０Ｖまで印加した際のドレイン電極直下の電界の強度を示した図である。図９（Ａ）から、ゲート電圧が小さいほど、ドレイン電極直下には大きな電界がかかることが分かった。
【０３７０】
高電界がかかる条件下でのゲート絶縁層の膜厚と、ドレイン電極直下の電界についてさらに詳しく見るため、ゲート電極に−２０Ｖを印加した際の第２のゲート絶縁層の膜厚と、ドレイン電極直下の電界の関係について図９（Ｂ）に示す。
【０３７１】
図９（Ｂ）に示す通り、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極直下の電界は低下する。また、第２のゲート絶縁層の膜厚の変化に応じたドレイン電極直下の電界の変化は、第２のゲート絶縁層の膜厚が１００ｎｍを超えると、だんだん緩やかになり、第２のゲート絶縁層の膜厚が１５０ｎｍを超えると、非常に変化が小さくなっているのが分かる。
【０３７２】
以上のことより、高電界が印加される条件下で、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極直下の電界は低下することがわかる。また、第２のゲート絶縁層の膜厚をさらに大きくしていくと、電界の低下は小さくなることがわかった。
【０３７３】
続いて、ドレイン近傍の電界について、さらに詳しく調べるために、上記トランジスタについて、ゲート電極に−２０Ｖが印加されているときの、第２のゲート絶縁層の膜厚が０ｎｍの場合と、第２のゲート絶縁層の膜厚が１５０ｎｍの場合について、ドレイン電極の周辺の酸化物半導体層の電界について計算を行った。
【０３７４】
計算条件としては、図１（Ｂ）に示すトランジスタを、上記の計算に用いたトランジスタと同様の膜厚、材料を用いて作製した場合を想定し、ソース電極に０Ｖ、ドレイン電極に１０Ｖ、ゲート電極に−２０Ｖを印加した際のドレイン電極周辺の酸化物半導体層１０９内の電界強度分布を、第２のゲート絶縁層の膜厚が０ｎｍの場合と、１５０ｎｍの場合について計算した。
【０３７５】
図１０は、図１（Ａ）に示したトランジスタのドレイン電極１１３の端部と酸化物半導体層１０９が重畳する領域の周辺を拡大して示し、ドレイン電極周辺の酸化物半導体層の電界強度分布について計算した結果を示した図である。図１０（Ａ）は第２のゲート絶縁層の膜厚が０ｎｍの場合の酸化物半導体層の電界強度分布を示し、図１０（Ｂ）は第２のゲート絶縁層の膜厚が１５０ｎｍの場合の酸化物半導体層の電界強度分布を示した図である。
【０３７６】
図１０（Ａ）及び図１０（Ｂ）において、４ＭＶ／ｃｍと示された領域は電界が４ＭＶ／ｃｍ以上の領域であり、３ＭＶ／ｃｍと示された領域は電界が３ＭＶ／ｃｍ以上４ＭＶ／ｃｍ未満の領域であり、２ＭＶ／ｃｍと示された領域は電界が２ＭＶ／ｃｍ以上３ＭＶ／ｃｍ未満の領域であり、１ＭＶ／ｃｍと示された領域は電界が１ＭＶ／ｃｍ以上２ＭＶ／ｃｍ未満の領域であり、その他の領域は電界が１ＭＶ／ｃｍ未満である。
【０３７７】
図１０（Ａ）では、ドレイン電極の端部に４ＭＶ／ｃｍ以上の高電界が集中しているが、図１０（Ｂ）では、ドレイン電極の端部においても、電界の強度は２ＭＶ／ｃｍ以上３ＭＶ／ｃｍ未満である。したがって、第２のゲート絶縁層の膜厚を大きくすると、ドレイン電極周辺の電界が緩和されているのがわかる。
【０３７８】
以上のことから、第２のゲート絶縁層を設ける構成によってゲート絶縁層の膜厚を大きくすることで、ドレイン電極周辺の電界が緩和されるため、トランジスタに高電圧を印加しても破壊の起きにくい構成となっていることが確認できた。
【実施例２】
【０３７９】
本実施例では、半導体内部の酸素欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度を計算した結果を示す。
【０３８０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０３８１】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０３８２】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０３８３】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０３８４】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０３８５】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０３８６】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０３８７】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０３８８】
次に、酸化物半導体層を島状になるようにエッチングした。
【０３８９】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチングしてソース電極及びドレイン電極を形成した。
【０３９０】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０３９１】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０３９２】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０３９３】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチングして測定用のパッドを形成した。
【０３９４】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０３９５】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０３９６】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に加熱処理を施さなかった。
【０３９７】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３９８】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に加熱処理を施さなかった。
【０３９９】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４００】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４０１】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０４０２】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４０３】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４０４】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０４０５】
（サンプルＡ〜Ｃのトランジスタの特性）
図１９（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４０６】
図１９（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４０７】
図１９（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４０８】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０４０９】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０４１０】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０４１１】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４１２】
そして、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４１３】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４１４】
また、図１９（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４１５】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４１６】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０４１７】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０４１８】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０４１９】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０４２０】
まず、基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４２１】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０４２２】
次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。
【０４２３】
次に、Ｖｇを０Ｖとした。
【０４２４】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４２５】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０４２６】
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４２７】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０４２８】
次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。
【０４２９】
次に、Ｖｇを０Ｖとした。
【０４３０】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４３１】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０４３２】
図２０（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２０（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０４３３】
図２１（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２１（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０４３４】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２０（Ａ）及び図２１（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４３５】
特に、図２０（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０４３６】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０４３７】
図２２はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０４３８】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４３９】
なお、図２２ではチャネル幅１μｍの場合における電流量を図示している。
【０４４０】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０４４１】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０４４２】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０４４３】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０４４４】
１０１ 基板
１０３ ゲート電極
１０５ 第１のゲート絶縁層
１０７ 第２のゲート絶縁層
１０７ａ 第２のゲート絶縁層
１０７ｂ 第２のゲート絶縁層
１０８ 酸化物半導体膜
１０９ 酸化物半導体層
１１０ 導電膜
１１１ ソース電極
１１３ ドレイン電極
１１５ 絶縁層
１１７ 保護絶縁層
３０１ 直流変換回路
３０２ トランジスタ
３０３ コイル
３０４ ダイオード
３０５ コンデンサ
３０６ 直流電源
３１１ 直流変換回路
３１２ トランジスタ
３１３ コイル
３１４ ダイオード
３１５ コンデンサ
３１６ 直流電源
４０１ 基板
４０３ 第１のゲート電極
４０５ 第１のゲート絶縁層
４０７ 酸化物半導体層
４０９ ソース電極
４１１ ドレイン電極
４１３ 第２のゲート絶縁層
４１５ 第２のゲート電極
６０１ 蓄電装置
６０２ 直流変換回路
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の、前記ゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接する第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記ゲート絶縁層は、前記第１の電極と重畳する第１の領域と、
前記第２の電極と重畳する第２の領域と、
前記第１の領域と前記第２の領域に挟まれ、前記第１の領域と接し、前記第２の領域とは間隙を有する、第３の領域と、
前記第３の領域と前記第２の領域に挟まれた第４の領域と、を有し、
前記第３の領域の静電容量は前記第４の領域の静電容量よりも小さくなるように設けられている半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の、前記ゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接する、第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記ゲート絶縁層は、前記第１の電極と重畳する第１の領域と、
前記第２の電極と重畳する第２の領域と、
前記第１の領域と前記第２の領域に挟まれ、前記第１の領域と接し、前記第２の領域とは間隙を有する第３の領域と、
前記第３の領域と前記第２の領域に挟まれ、前記第２の領域と接し、前記第３の領域とは間隙を有する第４の領域と、
前記第３の領域と前記第４の領域に挟まれた第５の領域と、を有し、
前記第３の領域及び前記第４の領域の静電容量は前記第５の領域の静電容量よりも小さくなるように設けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート絶縁層の前記第３の領域、前記第４の領域は比誘電率が等しい材料からなり、
前記第３の領域は、前記第４の領域よりも膜厚が大きい半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記ゲート絶縁層の前記第３の領域、前記第４の領域、前記第５の領域は比誘電率が等しい材料からなり、
前記第３の領域及び前記第４の領域は、前記第５の領域よりも膜厚が大きい半導体装置。
【請求項５】
第１のゲート電極と、
前記第１のゲート電極上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、前記第１のゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接し、前記第１のゲート電極と重畳しない第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記酸化物半導体層は、前記第１の電極と接する第１の領域と、前記第２の電極と接する第２の領域とに挟まれ、かつ、前記第１のゲート電極と重畳しない領域において、
前記第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳する半導体装置。
【請求項６】
第１のゲート電極と、
前記第１のゲート電極上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、前記第１のゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接し、前記第１のゲート電極と重畳しない第１の電極及び第２の電極と、を有し、
前記酸化物半導体層は、前記第１の電極と接する第１の領域と、前記第２の電極と接する第２の領域に挟まれ、かつ、前記第１のゲート電極と重畳しない領域において、
前記第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳する半導体装置。
【請求項７】
請求項５または請求項６に記載の半導体装置において、
前記第２のゲート絶縁層は前記第１のゲート絶縁層と比誘電率が等しい材料からなり、
前記第２のゲート絶縁層の膜厚は前記第１のゲート絶縁層の膜厚よりも大きい半導体装置。
【請求項１】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の、前記ゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接する第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記ゲート絶縁層は、前記第１の電極と重畳する第１の領域と、
前記第２の電極と重畳する第２の領域と、
前記第１の領域と前記第２の領域に挟まれ、前記第１の領域と接し、前記第２の領域とは間隙を有する、第３の領域と、
前記第３の領域と前記第２の領域に挟まれた第４の領域と、を有し、
前記第３の領域の静電容量は前記第４の領域の静電容量よりも小さくなるように設けられている半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の、前記ゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接する、第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記ゲート絶縁層は、前記第１の電極と重畳する第１の領域と、
前記第２の電極と重畳する第２の領域と、
前記第１の領域と前記第２の領域に挟まれ、前記第１の領域と接し、前記第２の領域とは間隙を有する第３の領域と、
前記第３の領域と前記第２の領域に挟まれ、前記第２の領域と接し、前記第３の領域とは間隙を有する第４の領域と、
前記第３の領域と前記第４の領域に挟まれた第５の領域と、を有し、
前記第３の領域及び前記第４の領域の静電容量は前記第５の領域の静電容量よりも小さくなるように設けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート絶縁層の前記第３の領域、前記第４の領域は比誘電率が等しい材料からなり、
前記第３の領域は、前記第４の領域よりも膜厚が大きい半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記ゲート絶縁層の前記第３の領域、前記第４の領域、前記第５の領域は比誘電率が等しい材料からなり、
前記第３の領域及び前記第４の領域は、前記第５の領域よりも膜厚が大きい半導体装置。
【請求項５】
第１のゲート電極と、
前記第１のゲート電極上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、前記第１のゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接し、前記第１のゲート電極と重畳しない第１の電極と、
前記第１の電極と間隙をもって設けられ、前記酸化物半導体層と接する第２の電極と、を有し、
前記酸化物半導体層は、前記第１の電極と接する第１の領域と、前記第２の電極と接する第２の領域とに挟まれ、かつ、前記第１のゲート電極と重畳しない領域において、
前記第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳する半導体装置。
【請求項６】
第１のゲート電極と、
前記第１のゲート電極上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の、前記第１のゲート電極と重畳する酸化物半導体層と、
前記酸化物半導体層と接し、前記第１のゲート電極と重畳しない第１の電極及び第２の電極と、を有し、
前記酸化物半導体層は、前記第１の電極と接する第１の領域と、前記第２の電極と接する第２の領域に挟まれ、かつ、前記第１のゲート電極と重畳しない領域において、
前記第１のゲート絶縁層よりも静電容量の小さい第２のゲート絶縁層を介して第２のゲート電極と重畳する半導体装置。
【請求項７】
請求項５または請求項６に記載の半導体装置において、
前記第２のゲート絶縁層は前記第１のゲート絶縁層と比誘電率が等しい材料からなり、
前記第２のゲート絶縁層の膜厚は前記第１のゲート絶縁層の膜厚よりも大きい半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１３】
【図１４】
【公開番号】特開２０１２−２５６８３８（Ｐ２０１２−２５６８３８Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１９４７１（Ｐ２０１２−１９４７１）
【出願日】平成２４年２月１日（２０１２．２．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年２月１日（２０１２．２．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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