半導体装置及びその製造方法
【課題】本発明は、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】ｎ形ベース層２と、ｎ形ベース層２の表面に設けられたｐ形ベース領域３と、ｐ形ベース領域３の表面に選択的に設けられたｎ形エミッタ領域４と、ｐ形ベース領域３およびｎ形エミッタ領域４とゲート絶縁膜を介して対向するゲート電極５と、ｐ形ベース領域３およびｎ形エミッタ領域４に電気的に接続されたエミッタ電極２１と、エミッタ電極２１の表面に形成された凹部３１を埋め込んだ絶縁部材２５と、エミッタ電極２１と絶縁部材２５との上に設けられたエミッタ電極２３と、を備えたことを特徴とする半導体装置が提供される。
【解決手段】ｎ形ベース層２と、ｎ形ベース層２の表面に設けられたｐ形ベース領域３と、ｐ形ベース領域３の表面に選択的に設けられたｎ形エミッタ領域４と、ｐ形ベース領域３およびｎ形エミッタ領域４とゲート絶縁膜を介して対向するゲート電極５と、ｐ形ベース領域３およびｎ形エミッタ領域４に電気的に接続されたエミッタ電極２１と、エミッタ電極２１の表面に形成された凹部３１を埋め込んだ絶縁部材２５と、エミッタ電極２１と絶縁部材２５との上に設けられたエミッタ電極２３と、を備えたことを特徴とする半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程では、半導体基板上にゲート電極や配線、それらを絶縁するための層間絶縁膜などを含む微細構造が設けられる。さらに、それらの微細構造を有する半導体基板の表面に電極層が設けられる。例えば、特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の分割されたエミッタ電極を、第２のエミッタ電極層により接続し、ＩＧＢＴの全面を均一動作させる技術が記載されている。
【０００３】
一方、半導体製造装置内で発生するパーティクルなど、所謂異物が半導体基板上に付着すると、その部分に穴状の欠陥が生じることがある。例えば、半導体基板上の微細構造の上に設けた電極層が薄くなった部分に穴状の欠陥が生じると、下地の電極や絶縁膜が露出し、動作不良の原因となる場合がある。そこで、半導体基板の表面に設けられた微細構造に起因する凹部や穴状の欠陥を埋め込んで電極表面を平坦化する技術が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極層と、前記第１電極層の表面に形成された凹部を埋め込んだ絶縁部材と、前記第１電極層と前記絶縁部材との上に設けられた第２電極層と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
さらに、本発明の別の態様によれば、第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、を有する半導体装置の製造方法であって、前記第１半導体領域と前記第２半導体領域に電気的に接続した第１電極層を形成する工程と、前記第１電極層の表面に絶縁膜を形成する工程と、前記第１電極層の表面に生じた凹部に前記絶縁膜を残して前記第１電極層の表面を平坦化する工程と、前記第１電極層の表面に第２電極層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係る半導体装置の断面を示す模式図である。
【図２】一実施形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図３】図２に続く製造工程を模式的に示す断面図である。
【図４】図３に続く製造工程を模式的に示す断面図である。
【図５】図４に続く製造工程を模式的に示す断面図である。
【図６】図５に続く製造工程を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、第１導電型をｎ形、第２導電型をｐ形として説明するが、第１導電型をｐ形、第２導電型をｎ形としても良い。
【００１１】
図１は、一実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係る半導体装置は、第１導電型の半導体層であるｎ形ベース層２と、ｎ形ベース層２の表面に設けられた第２導電型の第１半導体領域であるｐ形ベース領域３と、ｐ形ベース領域３の表面に選択的に設けられた第１導電型の第２半導体領域であるｎ形エミッタ領域４と、ｐ形ベース領域３およびｎ形エミッタ領域４との間にゲート絶縁膜を介して対向するゲート電極５と、を備えている。
【００１２】
さらに、ｐ形ベース領域３およびｎ形エミッタ領域４に電気的に接続された第１電極層であるエミッタ電極２１と、エミッタ電極２１とゲート電極５とを絶縁する層間絶縁膜７と、エミッタ電極２１の表面に形成された凹部３１を埋め込んだ絶縁部材２５と、エミッタ電極２１と絶縁部材２５の上に設けられた第２電極層であるエミッタ電極２３と、を備えている。
本実施形態に係る半導体装置では、絶縁部材２５は、例えば、層間絶縁膜７の間のｐ形ベース領域３の上方に埋め込まれている。
【００１３】
次に、図１に示された半導体装置について、具体的に説明する。本実施形態に係る半導体装置は、例えば、シリコン基板上に設けられたＩＧＢＴである。
ｎ形ベース層２の表面には、ｐ形ベース領域３が設けられている。さらに、ｐ形ベース領域３の表面には、ｎ形エミッタ領域４と、キャリア濃度の高いｐ形ベースコンタクト８とが、選択的に設けられている。なお、ｎ形ベース層２の下方には、図示しないｐ形コレクタ層が設けられている。
【００１４】
さらに、ｎ形エミッタ領域４の表面から、ｎ形エミッタ領域４とｐ形ベース領域３とを貫通してｎ形ベース層２に連通するトレンチ５ａが形成され、トレンチ５ａの中にゲート電極５が設けられている。ゲート電極５と、ｎ形エミッタ領域４およびｐ形ベース領域３、ｎ形ベース層２と、の間は、ゲート絶縁膜６によって絶縁されている。
【００１５】
ゲート電極５およびエミッタ領域４の上方には、層間絶縁膜７が設けられ、ゲート電極５とエミッタ電極２１との間を絶縁している。層間絶縁膜７、エミッタ領域４の側面およびｐ形ベースコンタクト８の表面に、バリア層９を介してエミッタ電極２１が設けられている。バリア層９は、例えば、ＴｉＷを用いて形成することができ、エミッタ領域４およびｐ形ベースコンタクト８は、バリア層９を介してエミッタ電極２１に電気的に接続する。さらに、エミッタ電極２１の表面上には、エミッタ電極２３が設けられている。
【００１６】
図１中に示すように、ゲート電極５およびｎ形エミッタ領域４の上方に突出した層間絶縁膜７を覆って形成されるエミッタ電極２１の表面において、層間絶縁膜７の間に挟まれたｐ形ベースコンタクト８の上方に凹部３１が形成される。ｐ形ベースコンタクト８の上方とは、ｐ形ベース領域３の上方でもある。例えば、ｐ形ベースコンタクト８が設けられない場合には、エミッタ電極２１は、層間絶縁膜７の間に露出するｐ形ベース領域３の表面上に、バリア層９を介して設けられる。
【００１７】
この凹部３１を絶縁部材２５で埋め込み、さらに、エミッタ電極２１の表面にエミッタ電極２３を設けることにより、エミッタ電極２３の表面を凹部３１に対応する窪みのない状態に形成することができる。絶縁部材２５には、例えば、絶縁性樹脂であるポリイミドを用いることができる。
【００１８】
凹部３１は、層間絶縁膜７とｐ形ベースコンタクト８との間の段差に起因して生じる場合もあり、また、エミッタ電極２１を形成する際に付着した異物によって生じる場合もある。さらに、層間絶縁膜７とＰ形ベースコンタクト８との間の段差およびエミッタ電極２１に付着した異物の両方が重畳して生じる場合がある。
【００１９】
エミッタ電極２１とエミッタ電極２３とは、同じ金属材料を含んでも良いし、異なる金属材料を用いることもできる。例えば、エミッタ電極２１およびエミッタ電極２３にアルミニウム（Ａｌ）を用いることができる。
【００２０】
例えば、本実施形態に係る半導体装置の製造工程では、スパッタ法を用いて、層間絶縁膜７およびｐ形ベースコンタクト８の表面に、ＴｉＷからなるバリア層９とＡｌからなるエミッタ電極２１を設けることができる。
【００２１】
この際、スパッタ装置の内部において、ＴｉＷ−Ａｌのスパッタ中のダストによる異物が半導体基板の表面に付着し、エミッタ電極２１の内部に含まれる場合がある。付着した異物は、エミッタ電極２１の表面をエッチングすることにより除去されるが、エッチング後のエミッタ電極２１の表面には、穴状の欠陥が出来る。
【００２２】
例えば、上記の穴状の欠陥ができると、エミッタ電極２１の下地のバリア層９やｐ形ベースコンタクト８が露出することがあり、ナトリウム（Ｎａ）などの可動性イオンがゲート絶縁膜６に侵入してチャネルリーク電流の増加を引き起こすこともある。その結果、半導体装置の信頼度が低下するという問題が生じる場合がある。
【００２３】
さらに、上記の穴状の欠陥は、例えば、層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上方に発生し易く、層間絶縁膜７とｐ形ベースコンタクト８との間の段差とエミッタ電極２１に付着した異物の両方が重畳されて穴状欠陥が深くなり、可動イオンが侵入し易くなるとともに、外観検査時に不良と判断され歩留りが低下する問題も生じる。
【００２４】
本実施形態に係る半導体装置では、層間絶縁膜７の間のｐ形ベースコンタクト８の上方に形成されるエミッタ電極２１の凹部３１を絶縁部材２５で埋め込むことにより、エミッタ電極２１の上に設けられるエミッタ電極２３の表面を平坦化することができる。同時に、他の部分においても、エミッタ電極２１の形成時に付着した異物に起因する穴状の欠陥を絶縁部材２５によって埋め込むことができる。
【００２５】
これにより、エミッタ電極２３の表面が平坦化された信頼度の高い半導体装置を実現することができる。なお、ここで言う平坦とは、局部的な窪みや穴状の欠陥が埋め込まれた状態を意味する。
【００２６】
次に、本実施形態に係る半導体装置の製造工程について説明する。図２〜図６は、半導体装置の製造工程を模式的に示す断面図である。
【００２７】
本実施形態に係る半導体装置の製造工程は、層間絶縁膜７の上に、ｐ形ベースコンタクト８を介してｐ形ベース領域３に電気的に接続し、さらにｎ形エミッタ領域４に電気的に接続したエミッタ電極２１を設ける工程と、エミッタ電極２１の表面に絶縁膜２５ａを形成する工程と、エミッタ電極２１の表面に生じた凹部３１に絶縁膜２５ａを残してエミッタ電極２１の表面を平坦化する工程と、エミッタ電極２１の表面にエミッタ電極２３を設ける工程と、を備える。
【００２８】
図２は、トレンチ構造のゲート電極５の上に設けられた層間絶縁膜７と、層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上にエミッタ電極２１が設けられた状態を模式的に示す断面図である。
【００２９】
具体的には、例えば、スパッタ法を用いて、バリア層９であるＴｉＷ層と、エミッタ電極２１であるＡｌ層を積層した後、エミッタ電極２１の表面をエッチングして異物を除去した状態を示している。層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上方には、凹部３１ａが形成される。
【００３０】
例えば、図３に示す凹部３１ｂのように、凹部３１ａに加えて異物による欠陥が重畳されてエミッタ電極２１が大きく抉られ、下地のｐ形ベースコンタクト８が露出するような場合もある。
【００３１】
図４は、エミッタ電極２１の表面に絶縁膜２５ａを形成して、凹部３１ａおよび３１ｂを埋め込んだ状態を示している。
例えば、絶縁膜２５ａとしてポリイミド膜を用いることができる。ポリイミド膜は、エミッタ電極２１の表面に液状のポリイミドをスピンコートすることにより形成することができる。また、ポリイミド膜の他にも、例えば、ＳＯＧ（spin on glass）等のＳｉＯ２を含む膜を用いることができる。
【００３２】
図５は、絶縁部材２５となる部分を凹部３１ａおよび３１ｂの内部に残して、エミッタ電極２１の表面に形成された絶縁膜２５ａを除去した状態を示している。
エミッタ電極２１の表面に形成された絶縁膜２５ａは、例えば、ドライエッチング法を用いて除去することができる。また、絶縁膜２５ａが形成されたエミッタ電極２１の表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化しても良い。
【００３３】
図６は、絶縁膜２５ａを除去したエミッタ電極２１の表面に、エミッタ電極２３を形成した状態を示している。エミッタ電極２３は、例えば、スパッタ法を用いて、エミッタ電極２１の上にＡｌを積層することにより設けることができる。
【００３４】
上記のように、本実施形態にかかる半導体装置の製造方法では、エミッタ電極２１の穴あき部分、すなわち、凹部３１および異物による穴状の欠陥に絶縁部材２５を埋め込み、さらにエミッタ電極２３を設けることにより、可動イオンの侵入を防止して半導体装置の信頼性を向上させることができる。さらに、外観検査において、穴あき不良を少なくすることができる。
【００３５】
さらに、エミッタ電極２３の上に、例えば、メッキ法を用いて厚い電極層を形成するような場合に、前処理のエッチング液による侵食やメッキ液の侵入を防止して、外観穴あき不良の低減や信頼性の向上を図ることができる。
【００３６】
以上、本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００３７】
２・・・ｎ形ベース層、
３・・・ｐ形ベース領域、
４・・・ｎ形エミッタ領域、
５・・・ゲート電極、
５ａ・・・トレンチ、
６・・・ゲート絶縁膜、
７・・・層間絶縁膜、
８・・・ｐ形ベースコンタクト、
９・・・バリア層、
２１・・・エミッタ電極、
２３・・・エミッタ電極、
２５・・・絶縁部材、
２５ａ・・・絶縁膜、
３１、３１ａ、３１ｂ・・・凹部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造過程では、半導体基板上にゲート電極や配線、それらを絶縁するための層間絶縁膜などを含む微細構造が設けられる。さらに、それらの微細構造を有する半導体基板の表面に電極層が設けられる。例えば、特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の分割されたエミッタ電極を、第２のエミッタ電極層により接続し、ＩＧＢＴの全面を均一動作させる技術が記載されている。
【０００３】
一方、半導体製造装置内で発生するパーティクルなど、所謂異物が半導体基板上に付着すると、その部分に穴状の欠陥が生じることがある。例えば、半導体基板上の微細構造の上に設けた電極層が薄くなった部分に穴状の欠陥が生じると、下地の電極や絶縁膜が露出し、動作不良の原因となる場合がある。そこで、半導体基板の表面に設けられた微細構造に起因する凹部や穴状の欠陥を埋め込んで電極表面を平坦化する技術が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２１２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極層と、前記第１電極層の表面に形成された凹部を埋め込んだ絶縁部材と、前記第１電極層と前記絶縁部材との上に設けられた第２電極層と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
さらに、本発明の別の態様によれば、第１導電型の半導体層と、前記半導体層の表面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、を有する半導体装置の製造方法であって、前記第１半導体領域と前記第２半導体領域に電気的に接続した第１電極層を形成する工程と、前記第１電極層の表面に絶縁膜を形成する工程と、前記第１電極層の表面に生じた凹部に前記絶縁膜を残して前記第１電極層の表面を平坦化する工程と、前記第１電極層の表面に第２電極層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、電極表面を平坦化した高い信頼性を有する半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係る半導体装置の断面を示す模式図である。
【図２】一実施形態に係る半導体装置の製造工程を模式的に示す断面図である。
【図３】図２に続く製造工程を模式的に示す断面図である。
【図４】図３に続く製造工程を模式的に示す断面図である。
【図５】図４に続く製造工程を模式的に示す断面図である。
【図６】図５に続く製造工程を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、第１導電型をｎ形、第２導電型をｐ形として説明するが、第１導電型をｐ形、第２導電型をｎ形としても良い。
【００１１】
図１は、一実施形態に係る半導体装置の断面を示す模式図である。本実施形態に係る半導体装置は、第１導電型の半導体層であるｎ形ベース層２と、ｎ形ベース層２の表面に設けられた第２導電型の第１半導体領域であるｐ形ベース領域３と、ｐ形ベース領域３の表面に選択的に設けられた第１導電型の第２半導体領域であるｎ形エミッタ領域４と、ｐ形ベース領域３およびｎ形エミッタ領域４との間にゲート絶縁膜を介して対向するゲート電極５と、を備えている。
【００１２】
さらに、ｐ形ベース領域３およびｎ形エミッタ領域４に電気的に接続された第１電極層であるエミッタ電極２１と、エミッタ電極２１とゲート電極５とを絶縁する層間絶縁膜７と、エミッタ電極２１の表面に形成された凹部３１を埋め込んだ絶縁部材２５と、エミッタ電極２１と絶縁部材２５の上に設けられた第２電極層であるエミッタ電極２３と、を備えている。
本実施形態に係る半導体装置では、絶縁部材２５は、例えば、層間絶縁膜７の間のｐ形ベース領域３の上方に埋め込まれている。
【００１３】
次に、図１に示された半導体装置について、具体的に説明する。本実施形態に係る半導体装置は、例えば、シリコン基板上に設けられたＩＧＢＴである。
ｎ形ベース層２の表面には、ｐ形ベース領域３が設けられている。さらに、ｐ形ベース領域３の表面には、ｎ形エミッタ領域４と、キャリア濃度の高いｐ形ベースコンタクト８とが、選択的に設けられている。なお、ｎ形ベース層２の下方には、図示しないｐ形コレクタ層が設けられている。
【００１４】
さらに、ｎ形エミッタ領域４の表面から、ｎ形エミッタ領域４とｐ形ベース領域３とを貫通してｎ形ベース層２に連通するトレンチ５ａが形成され、トレンチ５ａの中にゲート電極５が設けられている。ゲート電極５と、ｎ形エミッタ領域４およびｐ形ベース領域３、ｎ形ベース層２と、の間は、ゲート絶縁膜６によって絶縁されている。
【００１５】
ゲート電極５およびエミッタ領域４の上方には、層間絶縁膜７が設けられ、ゲート電極５とエミッタ電極２１との間を絶縁している。層間絶縁膜７、エミッタ領域４の側面およびｐ形ベースコンタクト８の表面に、バリア層９を介してエミッタ電極２１が設けられている。バリア層９は、例えば、ＴｉＷを用いて形成することができ、エミッタ領域４およびｐ形ベースコンタクト８は、バリア層９を介してエミッタ電極２１に電気的に接続する。さらに、エミッタ電極２１の表面上には、エミッタ電極２３が設けられている。
【００１６】
図１中に示すように、ゲート電極５およびｎ形エミッタ領域４の上方に突出した層間絶縁膜７を覆って形成されるエミッタ電極２１の表面において、層間絶縁膜７の間に挟まれたｐ形ベースコンタクト８の上方に凹部３１が形成される。ｐ形ベースコンタクト８の上方とは、ｐ形ベース領域３の上方でもある。例えば、ｐ形ベースコンタクト８が設けられない場合には、エミッタ電極２１は、層間絶縁膜７の間に露出するｐ形ベース領域３の表面上に、バリア層９を介して設けられる。
【００１７】
この凹部３１を絶縁部材２５で埋め込み、さらに、エミッタ電極２１の表面にエミッタ電極２３を設けることにより、エミッタ電極２３の表面を凹部３１に対応する窪みのない状態に形成することができる。絶縁部材２５には、例えば、絶縁性樹脂であるポリイミドを用いることができる。
【００１８】
凹部３１は、層間絶縁膜７とｐ形ベースコンタクト８との間の段差に起因して生じる場合もあり、また、エミッタ電極２１を形成する際に付着した異物によって生じる場合もある。さらに、層間絶縁膜７とＰ形ベースコンタクト８との間の段差およびエミッタ電極２１に付着した異物の両方が重畳して生じる場合がある。
【００１９】
エミッタ電極２１とエミッタ電極２３とは、同じ金属材料を含んでも良いし、異なる金属材料を用いることもできる。例えば、エミッタ電極２１およびエミッタ電極２３にアルミニウム（Ａｌ）を用いることができる。
【００２０】
例えば、本実施形態に係る半導体装置の製造工程では、スパッタ法を用いて、層間絶縁膜７およびｐ形ベースコンタクト８の表面に、ＴｉＷからなるバリア層９とＡｌからなるエミッタ電極２１を設けることができる。
【００２１】
この際、スパッタ装置の内部において、ＴｉＷ−Ａｌのスパッタ中のダストによる異物が半導体基板の表面に付着し、エミッタ電極２１の内部に含まれる場合がある。付着した異物は、エミッタ電極２１の表面をエッチングすることにより除去されるが、エッチング後のエミッタ電極２１の表面には、穴状の欠陥が出来る。
【００２２】
例えば、上記の穴状の欠陥ができると、エミッタ電極２１の下地のバリア層９やｐ形ベースコンタクト８が露出することがあり、ナトリウム（Ｎａ）などの可動性イオンがゲート絶縁膜６に侵入してチャネルリーク電流の増加を引き起こすこともある。その結果、半導体装置の信頼度が低下するという問題が生じる場合がある。
【００２３】
さらに、上記の穴状の欠陥は、例えば、層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上方に発生し易く、層間絶縁膜７とｐ形ベースコンタクト８との間の段差とエミッタ電極２１に付着した異物の両方が重畳されて穴状欠陥が深くなり、可動イオンが侵入し易くなるとともに、外観検査時に不良と判断され歩留りが低下する問題も生じる。
【００２４】
本実施形態に係る半導体装置では、層間絶縁膜７の間のｐ形ベースコンタクト８の上方に形成されるエミッタ電極２１の凹部３１を絶縁部材２５で埋め込むことにより、エミッタ電極２１の上に設けられるエミッタ電極２３の表面を平坦化することができる。同時に、他の部分においても、エミッタ電極２１の形成時に付着した異物に起因する穴状の欠陥を絶縁部材２５によって埋め込むことができる。
【００２５】
これにより、エミッタ電極２３の表面が平坦化された信頼度の高い半導体装置を実現することができる。なお、ここで言う平坦とは、局部的な窪みや穴状の欠陥が埋め込まれた状態を意味する。
【００２６】
次に、本実施形態に係る半導体装置の製造工程について説明する。図２〜図６は、半導体装置の製造工程を模式的に示す断面図である。
【００２７】
本実施形態に係る半導体装置の製造工程は、層間絶縁膜７の上に、ｐ形ベースコンタクト８を介してｐ形ベース領域３に電気的に接続し、さらにｎ形エミッタ領域４に電気的に接続したエミッタ電極２１を設ける工程と、エミッタ電極２１の表面に絶縁膜２５ａを形成する工程と、エミッタ電極２１の表面に生じた凹部３１に絶縁膜２５ａを残してエミッタ電極２１の表面を平坦化する工程と、エミッタ電極２１の表面にエミッタ電極２３を設ける工程と、を備える。
【００２８】
図２は、トレンチ構造のゲート電極５の上に設けられた層間絶縁膜７と、層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上にエミッタ電極２１が設けられた状態を模式的に示す断面図である。
【００２９】
具体的には、例えば、スパッタ法を用いて、バリア層９であるＴｉＷ層と、エミッタ電極２１であるＡｌ層を積層した後、エミッタ電極２１の表面をエッチングして異物を除去した状態を示している。層間絶縁膜７に挟まれたｐ形ベースコンタクト８の上方には、凹部３１ａが形成される。
【００３０】
例えば、図３に示す凹部３１ｂのように、凹部３１ａに加えて異物による欠陥が重畳されてエミッタ電極２１が大きく抉られ、下地のｐ形ベースコンタクト８が露出するような場合もある。
【００３１】
図４は、エミッタ電極２１の表面に絶縁膜２５ａを形成して、凹部３１ａおよび３１ｂを埋め込んだ状態を示している。
例えば、絶縁膜２５ａとしてポリイミド膜を用いることができる。ポリイミド膜は、エミッタ電極２１の表面に液状のポリイミドをスピンコートすることにより形成することができる。また、ポリイミド膜の他にも、例えば、ＳＯＧ（spin on glass）等のＳｉＯ２を含む膜を用いることができる。
【００３２】
図５は、絶縁部材２５となる部分を凹部３１ａおよび３１ｂの内部に残して、エミッタ電極２１の表面に形成された絶縁膜２５ａを除去した状態を示している。
エミッタ電極２１の表面に形成された絶縁膜２５ａは、例えば、ドライエッチング法を用いて除去することができる。また、絶縁膜２５ａが形成されたエミッタ電極２１の表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化しても良い。
【００３３】
図６は、絶縁膜２５ａを除去したエミッタ電極２１の表面に、エミッタ電極２３を形成した状態を示している。エミッタ電極２３は、例えば、スパッタ法を用いて、エミッタ電極２１の上にＡｌを積層することにより設けることができる。
【００３４】
上記のように、本実施形態にかかる半導体装置の製造方法では、エミッタ電極２１の穴あき部分、すなわち、凹部３１および異物による穴状の欠陥に絶縁部材２５を埋め込み、さらにエミッタ電極２３を設けることにより、可動イオンの侵入を防止して半導体装置の信頼性を向上させることができる。さらに、外観検査において、穴あき不良を少なくすることができる。
【００３５】
さらに、エミッタ電極２３の上に、例えば、メッキ法を用いて厚い電極層を形成するような場合に、前処理のエッチング液による侵食やメッキ液の侵入を防止して、外観穴あき不良の低減や信頼性の向上を図ることができる。
【００３６】
以上、本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００３７】
２・・・ｎ形ベース層、
３・・・ｐ形ベース領域、
４・・・ｎ形エミッタ領域、
５・・・ゲート電極、
５ａ・・・トレンチ、
６・・・ゲート絶縁膜、
７・・・層間絶縁膜、
８・・・ｐ形ベースコンタクト、
９・・・バリア層、
２１・・・エミッタ電極、
２３・・・エミッタ電極、
２５・・・絶縁部材、
２５ａ・・・絶縁膜、
３１、３１ａ、３１ｂ・・・凹部
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、
前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極層と、
前記第１電極層の表面に形成された凹部を埋め込んだ絶縁部材と、
前記第１電極層と前記絶縁部材との上に設けられた第２電極層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記絶縁部材は、前記ゲート電極と前記第１電極層とを絶縁する層間絶縁膜の間の前記第１半導体領域の上方に埋め込まれたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁部材は、絶縁性樹脂であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１電極層と前記第２電極層とは、同じ金属材料を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、
を有する半導体装置の製造方法であって、
前記第１半導体領域と前記第２半導体領域に電気的に接続した第１電極層を形成する工程と、
前記第１電極層の表面に絶縁膜を形成する工程と、
前記第１電極層の表面に生じた凹部に前記絶縁膜を残して前記第１電極層の表面を平坦化する工程と、
前記第１電極層の表面に第２電極層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、
前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極層と、
前記第１電極層の表面に形成された凹部を埋め込んだ絶縁部材と、
前記第１電極層と前記絶縁部材との上に設けられた第２電極層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記絶縁部材は、前記ゲート電極と前記第１電極層とを絶縁する層間絶縁膜の間の前記第１半導体領域の上方に埋め込まれたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁部材は、絶縁性樹脂であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１電極層と前記第２電極層とは、同じ金属材料を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の半導体層と、
前記半導体層の表面に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域および前記第２半導体領域とゲート絶縁膜を介して対向するゲート電極と、
を有する半導体装置の製造方法であって、
前記第１半導体領域と前記第２半導体領域に電気的に接続した第１電極層を形成する工程と、
前記第１電極層の表面に絶縁膜を形成する工程と、
前記第１電極層の表面に生じた凹部に前記絶縁膜を残して前記第１電極層の表面を平坦化する工程と、
前記第１電極層の表面に第２電極層を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１９９０６０（Ｐ２０１１−１９９０６０Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６５０３０（Ｐ２０１０−６５０３０）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]