半導体装置の製造方法
【課題】極めて薄い金属膜からなるエミッタおよびゲートフィンガー電極を有する圧接型ＩＧＢＴにおけるエッチングにおいて、エッチング厚さの厳密な制御を必要とすることなく、所望の厚さを有するエミッタおよびゲートフィンガー電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】圧接型半導体に用いる半導体装置の製造方法であって、Ｓｉ基板上に第１Ａｌ層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１Ａｌ層の一部をエッチングする工程と、第１Ａｌ層上にＡｌ以外の金属からなる下地層を形成する工程と、下地層上に第２Ａｌ層を形成する工程と、第２Ａｌ層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２Ａｌ層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有する。
【解決手段】圧接型半導体に用いる半導体装置の製造方法であって、Ｓｉ基板上に第１Ａｌ層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１Ａｌ層の一部をエッチングする工程と、第１Ａｌ層上にＡｌ以外の金属からなる下地層を形成する工程と、下地層上に第２Ａｌ層を形成する工程と、第２Ａｌ層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２Ａｌ層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧接型の半導体装置の製造方法に係り、特に、半導体素子の主電極に対して安定した加圧接触ができる領域と、加圧接触しない領域との間の段差を形成する方法に関する。
【背景技術】
【０００２】
半導体素子の一種である絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略称する）は、主に電力制御の用途に使用されており、装置の電流容量を増加させるために、ＩＧＢＴ素子を多数積層することが要求されているが、ＩＧＢＴモジュールを導線によって接続する場合、多数のＩＧＢＴを接続することが煩雑であったり、導線の持つインダクタンス成分の問題があった。
【０００３】
そこで、ＩＧＢＴをチップ状に形成し、ＩＧＢＴチップの両面をＤＣＢ基板等の外部電極で挟み込むことにより、直接接触によって外部電極とＩＧＢＴチップの端子との接続を行う、圧接型ＩＧＢＴが用いられている。
【０００４】
圧接型ＩＧＢＴチップにおいては、一方の面にはエミッタ電極が露出し、他方の面にはコレクタ電極が露出しており、ＩＧＢＴチップの両面を挟み込むことでこれら電極と外部との接続を行っているが、チップのエミッタ電極側には、エミッタ電極とは絶縁体によって絶縁されたゲートフィンガー電極が存在しており、このゲートフィンガー電極は、外部電極との接触がなされないように、エミッタ電極の露出する高さよりも低く形成される必要がある。
【０００５】
このようにエミッタ電極よりもゲートフィンガー電極が低くなるように電極を形成する技術として、シリコン基板上にゲート酸化膜、ゲートフィンガー電極、酸化膜、層間絶縁膜を形成した後、第１成膜層を厚く（１０μｍ以上）成膜し、第２成膜層を薄く（５μｍ程度）成膜した後、第１成膜層の中間までエッチングをする技術が開示されている（例えば、特許文献１参照）。
【０００６】
この技術では、エッチング後に適切な電極の厚さを残すために、第２成膜層の厚さを第１成膜層の厚さの半分にする必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−３６１５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、エッチングは、溶解時間や周囲の温度等の条件によって、溶解の進行が面内においてばらつきが大きい方法である。また、各電極の形成厚さは、数μｍ程度と薄いため、エッチングの進行をこの薄さの中で所望の位置に制御することは極めて困難である。
【０００９】
特許文献１に記載の技術では、エッチングを第１成膜層の中間位置で厳密に制御する必要があり、その際、エッチング量が少な過ぎると第２成膜層がゲート・エミッタ間に残存してゲート・エミッタ短絡が生じ、逆にエッチング量が多過ぎると第１成膜層の非加圧接触部の配線が薄くなることで断線が生じ易くなり、歩留まりを大幅に低下させてしまうという問題があった。
【００１０】
また、第１成膜層と第２成膜層の界面に形成される自然酸化膜層によって第１成膜層と第２成膜層間に密着性が低下し、冷熱サイクル時に膜剥がれが発生するなど、耐久信頼性が低下するという問題もあった。
【００１１】
本願発明は、上記状況に鑑みてなされたものであり、極めて薄い金属膜からなるエミッタ電極およびゲートフィンガー電極を有する圧接型ＩＧＢＴにおけるエッチングにおいて、エッチング厚さの厳密な制御を必要とすることなく、かつ所望の厚さを有するエミッタ電極およびゲートフィンガー電極を形成することができ、さらに、成膜層どうしの密着性にも問題のない半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本願発明は、圧接型半導体に用いる半導体装置の製造方法であって、シリコン基板上に第１アルミニウム層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１アルミニウム層の一部をエッチングする工程と、第１アルミニウム層上にアルミニウム以外の金属からなる下地層を形成する工程と、下地層上に第２アルミニウム層を形成する工程と、第２アルミニウム層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２アルミニウム層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有することを特徴としている。
【００１３】
本願発明においては、下地層を形成するアルミニウム以外の金属は、チタンまたはＭｏＳｉから選択される金属であることを好ましい態様としている。
【発明の効果】
【００１４】
本願発明によれば、第１アルミニウム層、下地層、第２アルミニウム層の順に成膜されているので、ゲートフィンガー電極部分では、最上層の第２アルミニウム層をエッチングする際にアルミニウムエッチング用薬液ではアルミニウムのみがエッチングされて、下地層を構成するアルミニウム以外の金属はエッチングされない。したがって、エッチング時間を十分に長く取っても、最下層の第１アルミニウム層は下地層に保護されるので、エッチングは第２アルミニウム層のみに制限することができる。
【００１５】
結果として、エミッタ電極は第１アルミニウム層＋下地層＋第２アルミニウム層の合計高さとし、ゲートフィンガー電極は第１アルミニウム層の高さと規定することができるので、エッチング条件に左右されずに所望の高さの電極を得ることができるという効果を奏する。また、従来技術のように、第１アルミニウム層が断線することもなく、高い歩留まりを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用することができる圧接型ＩＧＢＴチップの一例を示す平面図である。
【図２】図１の平面図におけるＡ−Ａ線断面図である。
【図３】図２における破線部（半導体装置の周縁部）の拡大図である。
【図４】本発明の半導体装置の製造工程を示す模式断面図である。
【発明を実施するための形態】
【００１７】
以下、本願発明の実施形態について更に詳細に説明する。
図１は、本発明を適用することができる圧接型ＩＧＢＴチップの一例を示す平面図であり、図２は、図１のＡ−Ａ線断面図である。ＩＧＢＴチップ１は、図に示すようにシリコン基板１０の両面に電極が形成されており、上面と下面に、図示しない外部電極を有する基板を挟み込んで、半導体装置として使用される。具体的には、ＩＧＢＴチップ１の上面にはエミッタ電極のセル１２が多数直列接続されて露出しており、下面にはコレクタ電極が露出している。
【００１８】
また、多数のセル１２の周囲には、ガードリング１１が設けられている。図３は、図２における破線部分の拡大図であるが、ガードリング１１は、加圧接続の際の支障とならないよう、エミッタ電極よりも低く形成されている。
【００１９】
図４は、本発明の半導体装置の製造工程を示す模式図である。
まず、（ａ）に示すシリコン基板２０に対して、熱酸化工程およびエッチング工程により、酸化膜層を、続いてゲート酸化膜層を形成する。次に、ポリシリコン成膜工程およびこの膜のエッチング工程により、ゲートフィンガー電極を形成する。また、ＣＶＤ成膜工程およびこの膜のエッチング工程により、層間絶縁膜を形成する。以上の工程は公知の技術であるため、図示を省略している。
【００２０】
続いて、上記の各工程を経た基板２０上に、スパッタリング等の方法によって第１アルミニウム層２１を形成する。この第１アルミニウム層２１が所望のエミッタ部およびゲート部の形状となるように、フォトリソグラフィー法等によってレジストを塗布してマスキングを行い、続いてエッチングを行い、（ｂ）に示すような基板２０上にエミッタ部２１ａおよびゲート部２１ｂが形成された状態となる。
【００２１】
次に、（ｂ）の状態の基板２０、エミッタ部２１ａおよびゲート部２１ｂの全体に、アルミニウム以外の金属からなる下地層２２を同じくスパッタリング等の方法によって成膜して、（ｃ）の状態を得、第１アルミニウム層と同様の方法で第２アルミニウム層２３を下地層２２上に成膜して、（ｄ）の状態を得る。
【００２２】
ここで、図示は省略されているが、エミッタ部２３ａの上にのみ選択的にレジストを塗布してマスキングを行う。さらに、アルミニウムのみを溶解させ下地層２２の構成金属を溶解させないエッチング薬液を使用してエッチングを行うことによって、（ｄ）における第２アルミニウム層２３のうち除去部２３ｂを除去し、マスキングされている残存部２３ａのみを残存させて、（ｅ）の状態を得る。
【００２３】
次に、下地層２２の構成金属のみを溶解させアルミニウムを溶解させないエッチング薬液を使用してエッチングを行うことによって、エミッタ部に含まれる下地層以外の露出している下地層２２を全て除去して、（ｆ）に示すような、エミッタ部がゲート部よりも高く形成され、外部電極によって加圧接続される際にエミッタ部のみが圧接されるようなＩＧＢＴチップの構造を得ることができる。最後に、ポリイミド層２４等によってエミッタ部を露出させた以外の部分は絶縁被覆を行い、さらに基板２０の裏面に裏面電極層（コレクタ）２５を形成する。
【００２４】
上記工程からなる本発明では、図４（ｇ）に示すように、最終的にはエミッタ部の高さは第１アルミニウム層２１ａ、下地層２２および第２アルミニウム層２３ａの合計厚さから決定され、ゲート部の高さは第１アルミニウム層２１ｂのみの厚さから決定される。したがって、スパッタリング等によるこれらの形成厚さを決定すれば、各層の厚さは、その後のエッチング工程の条件には左右されない。すなわち、従来技術のように層の形成厚さをエッチングによって制御するのは極めて困難であるが、スパッタリングはエッチングに比較して制御が容易であるので、エミッタ部およびゲート部を所望の厚さに制御することが可能である。
【００２５】
なお、図３に示すガードリング１１部分も圧接の支障とならないようエミッタ部の高さを越えないように形成する必要があるが、本発明の上記工程を適用することによって、容易に実現することができる。
【００２６】
本発明の下地層２２を構成する金属としては、アルミニウムエッチング用薬液で溶解しない金属であれば適用が可能であり、第１アルミニウム層および第２アルミニウム層との膜剥がれを考慮すると、具体的には、チタンまたはＭｏＳｉが好ましく、特に、チタンが好ましい。チタンは電気伝導性は勿論のこと、第１アルミニウム層と第２アルミニウム層との密着性が高く、耐久信頼性が向上する。
【００２７】
本発明の成膜工程は、ＩＧＢＴだけではなく、加圧接触する用途であればダイオード、ＭＯＳＦＥＴ等のパワー半導体全般に適用することが可能である。
【産業上の利用可能性】
【００２８】
高電流容量用途の圧接型ＩＧＢＴの製造に有望である。
【符号の説明】
【００２９】
１…半導体装置（ＩＧＢＴチップ）、
１０…基板、
１１…ガードリング、
１２…セル、
２０…基板、
２１…第１アルミニウム層、
２１ａ…第１アルミニウム層（エミッタ部）、
２１ｂ…第１アルミニウム層（ゲート部）、
２２…下地層、
２３…第２アルミニウム層、
２３ａ…第２アルミニウム層（残存部、エミッタ部）、
２３ｂ…第２アルミニウム層（除去部）、
２４…ポリイミド層、
２５…裏面電極層（コレクタ）。
【技術分野】
【０００１】
本発明は、圧接型の半導体装置の製造方法に係り、特に、半導体素子の主電極に対して安定した加圧接触ができる領域と、加圧接触しない領域との間の段差を形成する方法に関する。
【背景技術】
【０００２】
半導体素子の一種である絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略称する）は、主に電力制御の用途に使用されており、装置の電流容量を増加させるために、ＩＧＢＴ素子を多数積層することが要求されているが、ＩＧＢＴモジュールを導線によって接続する場合、多数のＩＧＢＴを接続することが煩雑であったり、導線の持つインダクタンス成分の問題があった。
【０００３】
そこで、ＩＧＢＴをチップ状に形成し、ＩＧＢＴチップの両面をＤＣＢ基板等の外部電極で挟み込むことにより、直接接触によって外部電極とＩＧＢＴチップの端子との接続を行う、圧接型ＩＧＢＴが用いられている。
【０００４】
圧接型ＩＧＢＴチップにおいては、一方の面にはエミッタ電極が露出し、他方の面にはコレクタ電極が露出しており、ＩＧＢＴチップの両面を挟み込むことでこれら電極と外部との接続を行っているが、チップのエミッタ電極側には、エミッタ電極とは絶縁体によって絶縁されたゲートフィンガー電極が存在しており、このゲートフィンガー電極は、外部電極との接触がなされないように、エミッタ電極の露出する高さよりも低く形成される必要がある。
【０００５】
このようにエミッタ電極よりもゲートフィンガー電極が低くなるように電極を形成する技術として、シリコン基板上にゲート酸化膜、ゲートフィンガー電極、酸化膜、層間絶縁膜を形成した後、第１成膜層を厚く（１０μｍ以上）成膜し、第２成膜層を薄く（５μｍ程度）成膜した後、第１成膜層の中間までエッチングをする技術が開示されている（例えば、特許文献１参照）。
【０００６】
この技術では、エッチング後に適切な電極の厚さを残すために、第２成膜層の厚さを第１成膜層の厚さの半分にする必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−３６１５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、エッチングは、溶解時間や周囲の温度等の条件によって、溶解の進行が面内においてばらつきが大きい方法である。また、各電極の形成厚さは、数μｍ程度と薄いため、エッチングの進行をこの薄さの中で所望の位置に制御することは極めて困難である。
【０００９】
特許文献１に記載の技術では、エッチングを第１成膜層の中間位置で厳密に制御する必要があり、その際、エッチング量が少な過ぎると第２成膜層がゲート・エミッタ間に残存してゲート・エミッタ短絡が生じ、逆にエッチング量が多過ぎると第１成膜層の非加圧接触部の配線が薄くなることで断線が生じ易くなり、歩留まりを大幅に低下させてしまうという問題があった。
【００１０】
また、第１成膜層と第２成膜層の界面に形成される自然酸化膜層によって第１成膜層と第２成膜層間に密着性が低下し、冷熱サイクル時に膜剥がれが発生するなど、耐久信頼性が低下するという問題もあった。
【００１１】
本願発明は、上記状況に鑑みてなされたものであり、極めて薄い金属膜からなるエミッタ電極およびゲートフィンガー電極を有する圧接型ＩＧＢＴにおけるエッチングにおいて、エッチング厚さの厳密な制御を必要とすることなく、かつ所望の厚さを有するエミッタ電極およびゲートフィンガー電極を形成することができ、さらに、成膜層どうしの密着性にも問題のない半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本願発明は、圧接型半導体に用いる半導体装置の製造方法であって、シリコン基板上に第１アルミニウム層を形成する工程と、所望のエミッタ電極およびゲートフィンガー電極形状となるよう第１アルミニウム層の一部をエッチングする工程と、第１アルミニウム層上にアルミニウム以外の金属からなる下地層を形成する工程と、下地層上に第２アルミニウム層を形成する工程と、第２アルミニウム層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、レジストを塗布した部分以外の第２アルミニウム層をエッチングする工程と、レジストを塗布した部分以外の下地層をエッチングする工程と、レジストを除去する工程とを有することを特徴としている。
【００１３】
本願発明においては、下地層を形成するアルミニウム以外の金属は、チタンまたはＭｏＳｉから選択される金属であることを好ましい態様としている。
【発明の効果】
【００１４】
本願発明によれば、第１アルミニウム層、下地層、第２アルミニウム層の順に成膜されているので、ゲートフィンガー電極部分では、最上層の第２アルミニウム層をエッチングする際にアルミニウムエッチング用薬液ではアルミニウムのみがエッチングされて、下地層を構成するアルミニウム以外の金属はエッチングされない。したがって、エッチング時間を十分に長く取っても、最下層の第１アルミニウム層は下地層に保護されるので、エッチングは第２アルミニウム層のみに制限することができる。
【００１５】
結果として、エミッタ電極は第１アルミニウム層＋下地層＋第２アルミニウム層の合計高さとし、ゲートフィンガー電極は第１アルミニウム層の高さと規定することができるので、エッチング条件に左右されずに所望の高さの電極を得ることができるという効果を奏する。また、従来技術のように、第１アルミニウム層が断線することもなく、高い歩留まりを実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用することができる圧接型ＩＧＢＴチップの一例を示す平面図である。
【図２】図１の平面図におけるＡ−Ａ線断面図である。
【図３】図２における破線部（半導体装置の周縁部）の拡大図である。
【図４】本発明の半導体装置の製造工程を示す模式断面図である。
【発明を実施するための形態】
【００１７】
以下、本願発明の実施形態について更に詳細に説明する。
図１は、本発明を適用することができる圧接型ＩＧＢＴチップの一例を示す平面図であり、図２は、図１のＡ−Ａ線断面図である。ＩＧＢＴチップ１は、図に示すようにシリコン基板１０の両面に電極が形成されており、上面と下面に、図示しない外部電極を有する基板を挟み込んで、半導体装置として使用される。具体的には、ＩＧＢＴチップ１の上面にはエミッタ電極のセル１２が多数直列接続されて露出しており、下面にはコレクタ電極が露出している。
【００１８】
また、多数のセル１２の周囲には、ガードリング１１が設けられている。図３は、図２における破線部分の拡大図であるが、ガードリング１１は、加圧接続の際の支障とならないよう、エミッタ電極よりも低く形成されている。
【００１９】
図４は、本発明の半導体装置の製造工程を示す模式図である。
まず、（ａ）に示すシリコン基板２０に対して、熱酸化工程およびエッチング工程により、酸化膜層を、続いてゲート酸化膜層を形成する。次に、ポリシリコン成膜工程およびこの膜のエッチング工程により、ゲートフィンガー電極を形成する。また、ＣＶＤ成膜工程およびこの膜のエッチング工程により、層間絶縁膜を形成する。以上の工程は公知の技術であるため、図示を省略している。
【００２０】
続いて、上記の各工程を経た基板２０上に、スパッタリング等の方法によって第１アルミニウム層２１を形成する。この第１アルミニウム層２１が所望のエミッタ部およびゲート部の形状となるように、フォトリソグラフィー法等によってレジストを塗布してマスキングを行い、続いてエッチングを行い、（ｂ）に示すような基板２０上にエミッタ部２１ａおよびゲート部２１ｂが形成された状態となる。
【００２１】
次に、（ｂ）の状態の基板２０、エミッタ部２１ａおよびゲート部２１ｂの全体に、アルミニウム以外の金属からなる下地層２２を同じくスパッタリング等の方法によって成膜して、（ｃ）の状態を得、第１アルミニウム層と同様の方法で第２アルミニウム層２３を下地層２２上に成膜して、（ｄ）の状態を得る。
【００２２】
ここで、図示は省略されているが、エミッタ部２３ａの上にのみ選択的にレジストを塗布してマスキングを行う。さらに、アルミニウムのみを溶解させ下地層２２の構成金属を溶解させないエッチング薬液を使用してエッチングを行うことによって、（ｄ）における第２アルミニウム層２３のうち除去部２３ｂを除去し、マスキングされている残存部２３ａのみを残存させて、（ｅ）の状態を得る。
【００２３】
次に、下地層２２の構成金属のみを溶解させアルミニウムを溶解させないエッチング薬液を使用してエッチングを行うことによって、エミッタ部に含まれる下地層以外の露出している下地層２２を全て除去して、（ｆ）に示すような、エミッタ部がゲート部よりも高く形成され、外部電極によって加圧接続される際にエミッタ部のみが圧接されるようなＩＧＢＴチップの構造を得ることができる。最後に、ポリイミド層２４等によってエミッタ部を露出させた以外の部分は絶縁被覆を行い、さらに基板２０の裏面に裏面電極層（コレクタ）２５を形成する。
【００２４】
上記工程からなる本発明では、図４（ｇ）に示すように、最終的にはエミッタ部の高さは第１アルミニウム層２１ａ、下地層２２および第２アルミニウム層２３ａの合計厚さから決定され、ゲート部の高さは第１アルミニウム層２１ｂのみの厚さから決定される。したがって、スパッタリング等によるこれらの形成厚さを決定すれば、各層の厚さは、その後のエッチング工程の条件には左右されない。すなわち、従来技術のように層の形成厚さをエッチングによって制御するのは極めて困難であるが、スパッタリングはエッチングに比較して制御が容易であるので、エミッタ部およびゲート部を所望の厚さに制御することが可能である。
【００２５】
なお、図３に示すガードリング１１部分も圧接の支障とならないようエミッタ部の高さを越えないように形成する必要があるが、本発明の上記工程を適用することによって、容易に実現することができる。
【００２６】
本発明の下地層２２を構成する金属としては、アルミニウムエッチング用薬液で溶解しない金属であれば適用が可能であり、第１アルミニウム層および第２アルミニウム層との膜剥がれを考慮すると、具体的には、チタンまたはＭｏＳｉが好ましく、特に、チタンが好ましい。チタンは電気伝導性は勿論のこと、第１アルミニウム層と第２アルミニウム層との密着性が高く、耐久信頼性が向上する。
【００２７】
本発明の成膜工程は、ＩＧＢＴだけではなく、加圧接触する用途であればダイオード、ＭＯＳＦＥＴ等のパワー半導体全般に適用することが可能である。
【産業上の利用可能性】
【００２８】
高電流容量用途の圧接型ＩＧＢＴの製造に有望である。
【符号の説明】
【００２９】
１…半導体装置（ＩＧＢＴチップ）、
１０…基板、
１１…ガードリング、
１２…セル、
２０…基板、
２１…第１アルミニウム層、
２１ａ…第１アルミニウム層（エミッタ部）、
２１ｂ…第１アルミニウム層（ゲート部）、
２２…下地層、
２３…第２アルミニウム層、
２３ａ…第２アルミニウム層（残存部、エミッタ部）、
２３ｂ…第２アルミニウム層（除去部）、
２４…ポリイミド層、
２５…裏面電極層（コレクタ）。
【特許請求の範囲】
【請求項１】
圧接型半導体に用いる半導体装置の製造方法であって、
シリコン基板上に第１アルミニウム層を形成する工程と、
所望のエミッタ電極およびゲートフィンガー電極形状となるよう前記第１アルミニウム層の一部をエッチングする工程と、
前記第１アルミニウム層上にアルミニウム以外の金属からなる下地層を形成する工程と、
前記下地層上に第２アルミニウム層を形成する工程と、
前記第２アルミニウム層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、
前記レジストを塗布した部分以外の第２アルミニウム層をエッチングする工程と、
前記レジストを塗布した部分以外の下地層をエッチングする工程と、
前記レジストを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記下地層を形成するアルミニウム以外の金属は、チタンまたはＭｏＳｉから選択される金属であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
圧接型半導体に用いる半導体装置の製造方法であって、
シリコン基板上に第１アルミニウム層を形成する工程と、
所望のエミッタ電極およびゲートフィンガー電極形状となるよう前記第１アルミニウム層の一部をエッチングする工程と、
前記第１アルミニウム層上にアルミニウム以外の金属からなる下地層を形成する工程と、
前記下地層上に第２アルミニウム層を形成する工程と、
前記第２アルミニウム層のうちエミッタ電極に相当する部分にレジストを塗布する工程と、
前記レジストを塗布した部分以外の第２アルミニウム層をエッチングする工程と、
前記レジストを塗布した部分以外の下地層をエッチングする工程と、
前記レジストを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記下地層を形成するアルミニウム以外の金属は、チタンまたはＭｏＳｉから選択される金属であることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２４９４３８（Ｐ２０１１−２４９４３８Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１１８９７０（Ｐ２０１０−１１８９７０）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００００５３２６）本田技研工業株式会社 (23,863)
【Ｆターム（参考）】
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