【課題】非平坦な表面を有する対象物体にインクジェット印刷法でパターンを設けること。
【解決手段】表面改質方法が、対象物体の表面上にＢＣＢ層を形成する工程Ａと、前記ＢＣＢ層の上面をＣＦ₄プラズマに曝す工程Ｂと、を含んでいる。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】チューブを絶縁層の開口形成領域上に絶縁層に接して配置し、そのチューブを通して処理剤（エッチングガス又はエッチング液）を絶縁層に吐出する。吐出（された処理剤（エッチングガス又はエッチング液）によって、絶縁層を選択的に除去し、絶縁層に開口を形成する。従って、導電層上に開口を有する絶縁層が形成され、絶縁層下の導電層が開口の底面に露出する。露出された導電層と接するように開口に導電膜を形成し、導電層と導電膜を絶縁層に設けられた開口において電気的に接続する。 （もっと読む）

【課題】ＣＭＰ（化学的機械研磨）法による金属膜の研磨をウエハ全体で過不足なく行うことが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、窪み５ａが設けられた絶縁膜５の上にバリア層６を形成する工程Ｓ５と、金属膜７の一部７ａが窪み５ａに埋め込まれるようにバリア層６の上に金属膜７を形成する工程Ｓ６と、一部７ａを残すように金属膜６をＣＭＰ法により研磨する工程Ｓ７とを具備する。バリア層６は、その配向性が半導体ウエハ１のウエハ面の全体で一様になるように形成される。よって、金属膜７の配向性がウエハ面の全体で一様になる。金属膜の結晶構造は、下地材料の表面状態の影響を受けるためである。金属膜の配向性の違いによりＣＭＰ法による研磨速度が異なるから、金属膜７の配向性がウエハ面の全体で一様であるとＣＭＰ法による研磨に過不足が生じることが防がれる。ゆえに、チップ歩留まりが向上する。 （もっと読む）

【課題】 ゲート絶縁膜の平坦性が優れた薄膜トランジスタ（ＴＦＴ）及びその製造方法を提供する。
【解決手段】 基板１０上の絶縁体層に溝を設け、この溝中にその表面が前記絶縁体層の表面とほぼ平坦になるようにゲート電極１２を形成し、該ゲート電極１２上にゲート絶縁膜１３を介して半導体層１４を配置し、該半導体層にソース電極１５およびドレイン電極の少なくとも一方を電気的に接続した半導体装置において、前記ゲート絶縁膜１３を前記ゲート電極１２上に設けた絶縁体塗布膜１３１とその上に形成された絶縁体ＣＶＤ膜１３２とを含んで構成した。 （もっと読む）

半導体デバイスは、導電層から形成された少なくとも３つの導電配線（２０２、２０４、２０６）に結合された少なくとも１つのトランジスタ（Ｔ１）を有する第１の回路部分（２００Ａ）を含む。３つの導電配線のうちの１つ（２０４）は前記少なくとも１つのトランジスタの制御端子を形成する。また、第２の回路部分（２００Ｂ）は、少なくとも２つのトランジスタ（Ｔ３−Ｔ６）を含む。該少なくとも２つのトランジスタの各々は、同一の導電層から形成された導電配線（２３４、２３６、２３８、２４０）によって形成された制御端子を有する。第１の回路部分の前記３つの導電配線は、第２の回路部分の導電配線群と同一のピッチパターンを有する。
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【課題】本発明の課題は、コンタクトホールの凹形状が電極表面に反映されない半導体装置を提供することである。
【解決手段】本発明のＭＯＳＦＥＴダイ１００は、ＰＳＧ等からなる層間絶縁膜３に設けれられたコンタクトホール４内に形成されたＷからなる埋め込み電極部１０２と、その上に形成されたＡｌからなる下層電極層５と、その上に形成されたＴｉ層，Ｎｉ層，Ａｇ層の積層体からなる上層電極層６とを備えたソース電極１０１を有している。 （もっと読む）

【課題】高誘電率絶縁膜（Ｈｉｇｈ−Ｋ）を有する半導体装置において、薄い換算酸化膜厚（ＥＯＴ）と平滑な表面のゲート絶縁膜を可能にする事を目的とする。
【解決手段】Ｈｉｇｈ−Ｋ膜の上界面と下界面どちらにも拡散防止膜がある場合には、物理膜厚を２．４ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。上界面もしくは下界面どちらか一方に拡散防止膜がある場合には、物理膜厚を２．８ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。上界面にも下界面どちらにも拡散防止膜がない場合には、物理膜厚を３．２ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。また、Ｈｉｇｈ−Ｋ膜とＳｉ基板界面には拡散防止膜としてのＳｉ窒化膜が存在し、かつ、Ｈｉｇｈ−Ｋ膜と電極界面には窒素を含む拡散防止膜が存在する場合には、ＥＯＴが０．７ｎｍ以上で使用することにより、理想的な安定したＥＯＴと低いリーク電流特性を実現できる。 （もっと読む）

【課題】導電パターンの角部の盛り上がりが少なく、絶縁層を介して積層配線構造とした場合でも絶縁特性の良好な配線パターンと、これを用いた電子素子等を提供する。
【解決手段】濡れ性変化層2に、エネルギーを付与して高表面エネルギー部3とし、その上に導電性液体により導電パターン5を形成して配線パターン1とする。その際、導電パターンの平面視形状は角部に面取りが施された矩形の配線形状とし、その断面視形状は該角部の盛り上がりが少なく、パターン中央部となだらかに連なり全体が略平坦な形状とする。配線パターン1を用いて積層配線パターン、積層配線基板を構成する。又は濡れ性変化層2の低表面エネルギー部に接して半導体層を設け、電子素子、有機半導体素子を構成する。 （もっと読む）

【課題】塗布形成が可能な有機電極であって、酸を含まず、電極表面の凹凸の小さなＦＥＴ用有機電極を得る。
【解決手段】ソース電極および／またはドレイン電極が共役系重合体とカーボンナノチューブを有する重合体コンポジットで形成されており、共役系重合体中にカーボンナノチューブを０．０１〜３重量％含む重合体コンポジットで半導体層が形成されている電界効果型トランジスタ。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。また、それらの表示装置を構成する配線等のパターンを、所望の形状で制御性よく形成できる技術を提供することも目的とする。
【解決手段】導電層を形成する際、形成したいパターンの外側（パターンの輪郭、端部に相当する）に液状の導電性材料を含む組成物を付着させ、枠状の第１の導電層（又は絶縁層）を形成する。枠状の第１の導電層の内側の空間を充填するように、液状の第２の導電性材料を含む組成物を付着させ第２の導電層を形成する。第１の導電層及び第２の導電層は接して形成され、第２の導電層の周囲を囲むように第１の導電層が形成されるので、第１の導電層及び第２の導電層は連続した一つの導電層として用いることができる。 （もっと読む）

【課題】簡単なプロセスで平坦性に優れた配線を得ることができる配線形成方法を提供する。
【解決手段】基体１１０の表面の凹部１１３内に埋め込まれた配線１１４を形成する配線形成方法であって、（Ａ）基体１１０の表面に、開口部１１２を備えたマスク材料層１１１を形成し、（Ｂ）マスク材料層１１１における開口部１１２の底部に位置する基体１１０をエッチングすることにより、基体１１０にマスク材料層１１１に対してアンダーカット形状の凹部１１３を形成し、その後、（Ｃ）マスク材料層１１１の開口部１１２内を含む全面に、配線材料層１１４をスパッタリング法により形成し、その後、（Ｄ）マスク材料層１１１及びマスク材料層１１１上の配線材料層１１４を基体１１０から除去し、凹部１１３内に配線材料層１１４を残し、以て、配線を得る工程を具備する。 （もっと読む）

【課題】ゲート電極を完全に埋め込むことが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に形成されたゲート電極２と、上記ゲート電極２の両側で上記半導体基板１上に配設されたソースドレイン電極３と、上記各ソースドレイン電極３間に塗布され、上記ゲート電極２を埋め込む埋め込み材４とを備えた半導体装置において、上記各ソースドレイン電極３の上記半導体基板１の表面から上端までの高さを、上記ゲート電極２の上記半導体基板１の表面から上端までの高さより高くした構成とする。 （もっと読む）

【課題】メモリセル部と周辺ロジック部とにおいて、ゲート電極の高さが等しい半導体装置及びその製造方法を提供する。
【解決手段】本発明の１態様による半導体装置は、メモリ装置及びロジック装置を具備する半導体装置であって、前記メモリ装置は、半導体基板上に形成された第１のゲート絶縁膜を介して形成された第１の導電体膜と、前記第１の導電体膜上に電極間絶縁膜を介して形成された第２の導電体膜とを具備する第１のゲート電極を具備し、前記ロジック装置は、前記半導体基板上に形成された第２の絶縁膜を介して形成された第２のゲート電極を具備し、前記第２のゲート電極は、第２の導電膜上に形成された第３の導電体膜を含み、前記第１のゲート電極と同等の高さを有する。 （もっと読む）

【課題】半導体装置においてシリサイドの低抵抗化を阻害することなくゲート電極を狭幅化できるようにする半導体装置の製造方法を提供する。
【解決手段】シリコン半導体基板１の表面領域の全面にポリシリコン膜４を形成し、このポリシリコン膜４をパターニングして、フィールド酸化膜２におけるポリシリコン膜４'の線幅が素子形成領域におけるポリシリコン膜４の線幅よりも大きくなるようにする。次いで、ＭＯＳＦＥＴのゲート幅を規定する１層目のポリシリコン膜４，４'の上、及び、側壁ＳｉＮ膜６の上にＳｉＯ2膜８を介して、ポリシリコン膜４，４'よりも幅広の２層目のポリシリコン膜を形成し、その２層目のポリシリコン膜をシリサイド化して、チタンシリサイド層１２を形成する。 （もっと読む）

トレンチゲート電界効果トランジスタ（ＦＥＴ）は以下のように形成される。複数のアクティブゲートトレンチ及び少なくとも１つのゲートランナートレンチは、１つのマスクを用いて、（ｉ）少なくとも１つのゲートランナートレンチの幅が複数のアクティブゲートトレンチのそれぞれの幅よりも広く、（ｉｉ）複数のアクティブゲートトレンチが少なくとも１つのゲートランナートレンチに隣接するように、シリコン領域に画定されて同時に形成される。
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【課題】 デバイス特性の良好な積層ゲート構造を含む半導体装置を高い歩留まりで製造する方法を提供する。
【解決手段】 半導体基板上にゲート絶縁膜、第一のシリコン膜及びマスク膜を形成する工程、前記半導体基板に達して、前記第一のシリコン膜及び前記マスク膜に複数の溝を形成する工程、前記複数の溝内にシリコン酸化膜を埋め込む工程、前記マスク膜を除去して、埋め込まれた前記シリコン酸化膜の間に前記第一のシリコン膜を露出する工程、前記第一のシリコン膜上に第二のシリコン膜を選択的に成長させる工程、研磨粒子とカチオン性界面活性剤とを含有し、ｐＨ１３以下のアルカリ性のスラリーを用いて前記第二のシリコン膜を平坦化し、第一のシリコン膜及び第二のシリコン膜からなるフローティングゲート電極膜を得る工程、前記フローティングゲート電極膜及び前記シリコン酸化膜上に電極間絶縁膜及びコントロールゲート電極膜を順次形成する工程を具備する。 （もっと読む）

【課題】粒状結晶シリコン膜の長所である小さなグレイン、良好な界面平坦性、ボロンのシリコン基板への拡散防止効果を維持しつつ、柱状結晶シリコン膜単層で形成した場合に匹敵する良好なカバレッジ特性を実現することが可能なように改良されたシリコン膜を有する半導体装置を提供することを主要な目的とする。
【解決手段】本発明にかかる半導体装置は、積層シリコン膜を有する半導体装置であって、上記積層シリコン膜は、粒状結晶のシリコン膜で形成された最上層２及び最下層１と、上記最上層２と上記最下層１との間に設けられ、柱状結晶のシリコン膜３ａを含む中間層３とを備える。 （もっと読む）

【課題】コンタクト構造形成時に生じ得る抵抗増加や導通不良の発生を抑制する。
【解決手段】ゲート電極１の上層に第１，第２の応力膜４，５を張り分けてからそのゲート電極１に通じるコンタクトホールを形成してコンタクト電極を形成する際、そのコンタクトホール形成領域９を第１の応力膜４側にレイアウトする。第１，第２の応力膜４，５の境界とコンタクトホール形成領域９をずらしてレイアウトすることにより、コンタクトホール形成時のシリサイド領域２やゲート電極１へのエッチングダメージや開口不良の発生を効果的に抑制することが可能になる。これにより、低抵抗コンタクト構造を有する、高性能の半導体装置が実現可能になる。 （もっと読む）

【課題】基板面内でゲート電極高さのばらつきが小さい半導体装置の製造方法を提供する。
【解決手段】半導体基板１における素子形成領域上に形成されたゲート電極４の上部にシリサイド層８を形成し、半導体装置の全体を覆うように保護膜（窒化シリコン膜）９を形成し、保護膜９上に第１の層間絶縁膜（酸化シリコン膜）１０を形成する。次いで、第１の層間絶縁膜１０をゲート電極４の反転パターンでエッチングし、基板表面の凹部、凸部の集中度合いを緩和した上で、保護膜９をエッチングストップ膜として第１の層間絶縁膜１０を平坦化し、ゲート電極４の上部の保護膜９を除去し、ゲート電極４の全体をシリサイド化してシリサイド化ゲート電極を形成し、シリサイド化ゲート電極の上部を含めて全体に第２の層間絶縁膜（酸化シリコン膜）１１を形成する。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）