【課題】特に薄型のセラミック電子部品において、実装時において加わる応力により生じ得るクラックを抑制する。
【解決手段】第１および第２の外部電極２３，２４は、セラミック素体２２の実装面側に向く主面２８上において、所定のギャップ領域を隔てて互いに対向するように配置されている。外部電極２３，２４は、下地層３５とこれを被覆するＣｕめっき層３６とを含む。下地層３５のギャップ領域側の端部位置におけるＣｕめっき層３６の厚みをｔ、下地層３５のギャップ領域側の端部からＣｕめっき層３６のギャップ領域側の端部までの距離をｄとしたとき、０．１≦ｔ／ｄ≦０．５とされる。このように、Ｃｕめっき層３６を伸ばすことにより、外部電極２３，２４の、主面２８上での先端部分への応力の集中を分散することが可能となり、実装時に生じ得るクラックを抑制することができる。 （もっと読む）

【課題】積層型電子部品に備える積層体の所定の面上であって、複数の内部電極の各端部が露出した箇所に、直接、電解めっきを施すことによって、複数の内部電極の各端部を互いに電気的に接続する外部電極を、良好な品質をもって形成できるようにする。
【解決手段】積層体５として、内部電極３ａ，３ｂが露出する端面６において、隣り合う内部電極３ａ，３ｂが互いに電気的に絶縁されているとともに、絶縁体層２の厚み方向に測定した、隣り合う内部電極３ａ，３ｂ間の間隔ｓが１０μｍ以下であり、かつ端面６に対する内部電極３ａ，３ｂの引っ込み長さｄが１μｍ以下であるものを用意する。電解めっき工程において、複数の内部電極３ａ，３ｂの端部に析出した電解めっき析出物が相互に接続されるように当該電解めっき析出物を成長させる。 （もっと読む）

【課題】簡単な構造で３端子コンデンサの等価直列インダクタンスを小さくすることができ、しかも、リフロー時におけるスルーホールへの半田の流出入を防止することができる３端子コンデンサ実装構造及び３端子コンデンサ実装方法を提供する。
【解決手段】半田１１１〜１１４を回路基板２上の信号用ランド２１，２２及びグランド用ランド２３に盛り、３端子コンデンサ１の信号用外部電極１３，１４及びグランド用外部電極１５，１６を、半田１１１〜１１４の上から信号用ランド２１，２２及びグランド用ランド２３に載置した後、リフローにより、半田１１１〜１１４を溶融させる。このとき、溶融した半田１１１，１１２が貫通スルーホール３に流入しないように、開口３１を熱硬化性接着剤４によって塞いでおく。 （もっと読む）

【課題】広い周波数帯域においてＥＳＲを制御することができる積層コンデンサを提供すること。
【解決手段】積層コンデンサ１は、コンデンサ素体１０と、第１の内部電極３０に接続される第１の端子電極２０と、第２の内部電極３１に接続される第２の端子電極２１と、第３の内部電極３５に接続される第３の端子電極２２と、第４の内部電極３６に接続される第４の端子電極２３とを備えている。コンデンサ素体１０はその内部に、第１及び第２の内部電極３０，３１が誘電体層１２ｂを介して隣接するように積層される第１のコンデンサ部３２と、第３及び第４の内部電極３５，３６が誘電体層１２ｃを介して隣接するように積層される第２のコンデンサ部３７とを有し、第１及び第２の端子電極２０，２１は、第３及び第４の端子電極２２，２３よりも電気抵抗が高い高抵抗層２０ｂ，２１ｂを有している。 （もっと読む）

【課題】低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品を提供する。
【解決手段】フェライトビーズインダクタ１２，１３は、磁性体層２４と内部電極２５ａ〜２５ｈとが実装基板に対して略垂直になるように主面１８ａの長辺方向に積層されているフェライトビーズ素体１８と、フェライトビーズ素体１８の主面１８ｂに互いに離間して配置される第１及び第２の外部電極１９ｂ，２０ｂとを備えている。内部電極２５ａ〜２５ｈは、主面１８ａの短辺方向に伸びる主電極部３１と、主電極部３１を第１及び第２の外部電極１９ｂ，２０ｂそれぞれに接続する引き出し電極部３３，３５とを有し、主面１８ａ，１８ｂの対向方向において主電極部３１の幅ｔ１がフェライトビーズ素体１８の厚みＴの５０％以上の長さとなっている。 （もっと読む）

【課題】低ＥＳＬ化を図ることができると共に、回路基板への実装の際にショートが発生することを抑制できる電子部品及び基板モジュールを提供することである。
【解決手段】積層体１１は、コンデンサを形成している容量導体１８，１９及び内部導体３２を内蔵している。外部電極１２ａ，１２ｂはそれぞれ、容量導体１８，１９に引き出し導体２０，２１を介して接続されている。内部導体３２は、容量導体１８，１９に対向している。外部電極１３，１４は、引き出し導体２２，２３を介して容量導体１８に接続されている。外部電極１５，１６は、引き出し導体２４，２５を介して容量導体１９に接続されている。 （もっと読む）

【課題】低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品を提供する。
【解決手段】フェライトビーズインダクタ１２，１３は、磁性体層２４と内部電極２５ａ〜２５ｄとが積層されるフェライトビーズ素体１８と、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに配置される第１及び第２の外部電極１９，２０とを備えている。内部電極２５ａ〜２５ｄは、長辺よりも短い短辺の方向に伸びて第１及び第２の外部電極１９，２０に接続される。また、フェライトビーズ素体１８は、磁性体層２４上において内部電極を形成可能な内部電極領域Ｓ内に、積層方向に隣接する磁性体層２４同士が接合するための空隙２７ａ〜２７ｃ（接合部）を有している。 （もっと読む）

【課題】いわゆるマルチ工法を用いて積層電子部品を製造する際に、シートアタック現象が発生せず、結果として得られる電子部品のショート不良率が少ない積層電子部品の製造方法と、その製造方法に用いられるグリーンシート塗料と、該グリーンシート塗料を用いた積層ユニットの製造方法を提供することである。
【解決手段】誘電体粉末と、バインダ樹脂と、２種以上の溶剤からなる混合溶剤とを含むグリーンシート塗料であって、前記混合溶剤の溶解パラメータ（δ_ｍｉｘ ）が９．３〜１０．３であり、前記バインダ樹脂がブチラール系樹脂であり、前記バインダ樹脂の含有量が、前記誘電体粉末１００重量部に対して、１０〜２６重量部であることを特徴とするグリーンシート塗料。 （もっと読む）

【課題】セラミック素体内部へ水分が浸入しにくく、かつ、外部からの熱的応力や機械的応力を緩和してセラミック素体へのクラックの発生を防止できるセラミック電子部品、セラミック電子部品の実装構造、およびセラミック電子部品の製造方法を提供する。
【解決手段】セラミック電子部品１０は、リフロー工法によって、ランド４２を有する実装基板４０の上にはんだ実装される。ここで、セラミック電子部品１０は、外部電極３０，３２の回り込み部３０ｂ、３２ｂにおいて、下地層３４の表面に露出したガラス粒子３５が、めっき層３６を貫通して外部電極３０，３２の外表面に露出しているが、ガラス粒子３５は、はんだ濡れが悪く、リフローの際に、はんだ４４内に空隙４６が形成される。すなわち、外部電極３０，３２の外表面にガラス粒子３５が露出した部分において、はんだ４４内に空隙４６が形成されている。 （もっと読む）

【課題】機械的強度が向上すると共に、信頼性の向上を図ることができる積層電子部品を提供すること。
【解決手段】内部電極層２と誘電体層３とが交互に積層された積層体を有する積層電子部品である。内部電極層３は不連続部分３ａを有し、誘電体層２と内部電極層３との界面には、ＭｇおよびＣｒを主成分として含む針状偏析物２ａ，２ａ１，２ａ２が存在し、針状偏析物２ａ，２ａ１，２ａ２が、内部電極層３に沿って不連続部分３ａを塞ぐように配置してある。 （もっと読む）

【課題】耐湿性を向上させ得るとともに、セラミック素体に対する固着力を向上させ得る外部電極を備える、積層セラミックコンデンサのような積層セラミック電子部品を提供する。
【解決手段】セラミック素体２の内部に配置される内部電極３，４は、端面１１，１２に露出する露出端１６，１９を有する。内部電極と電気的に接続されるようにして、端面上に配置された外部電極５，６は、露出端１６，１９を覆うが、側面９，１０には回り込まないようにして、端面上に配置された第１の導電部２０，２１と、第１の導電部を覆いながら、主面７，８および側面に回り込むようにして、端面上に配置された第２の導電部２６，２７とを含む。外部電極において、第１の導電部に隣接して、突起部２２〜２５が端面上に配置されることが、第２の導電部の形成時のセラミック素体の姿勢安定のために好ましい。 （もっと読む）

【課題】マイクロ超高容量積層型セラミックコンデンサに用いられ、誘電体の厚さを減らしてグリーンシートの横面での波形欠陥がないグリーンシートを提供する。
【解決手段】基材フィルム１１０上に離型層１２０を形成し、該離型層１２０の中央及び両端における表面エネルギーが異なるように表面エネルギーを変化させ、該離型層１２０にグリーンシート層１３０を形成する。 （もっと読む）

【課題】積層セラミックキャパシタの破壊電圧の高電圧化を提供する。
【解決手段】積層セラミックキャパシタにおいて、複数の内部能動電極を含む複数の電極層と、上部内部電極シールドおよび対向する下部内部電極シールドを有する複数の電極シールドとを備え、上部内部電極シールドおよび対向する下部内部電極シールドが、複数の内部能動電極の対向側部にあり、内部電極シールドの夫々が、対向端部の外部端子に向かって内向きに延長する。 （もっと読む）

【課題】本発明は、積層セラミック電子部品の内部電極用ナノ複合粉末及びその製造方法に関する。
【解決手段】本発明の一実施形態による積層セラミック電子部品の内部電極用ナノ複合粉末は、電気伝導性を有する第１金属粒子と、第１金属粒子の上部または下部に形成され、第１金属粒子より融点が高い第２金属コーティング層と、を含む。 （もっと読む）

【課題】電子部品の小型化を進めた場合であっても、電子部品チップを確実に所望の回転角度に回転させることを可能とする工程を備えた電子部品の製造方法を提供する。
【解決手段】対向し合う第１，第２の面を有する電子部品チップ１を用意する工程と、第１，第２のプレート１２，１５の第１，第２の弾性体層１４，１７間に、第１の面が第１の弾性体層１４に接触し、第２の面が第２の弾性体層１７に接触するように第１，第２のプレート１２，１５間に電子部品チップ１を挟持する工程と、第１，第２のプレート１２，１５を面方向において、面方向移動機構１９により相対的に移動させると共に、電子部品チップ１の回転軌跡に応じて第１及び第２のプレート１２，１５を面方向移動機構１９及び垂直方向移動機構１８により移動させ、それによって電子部品チップ１を回転させる工程とを備える、電子部品の製造方法。 （もっと読む）

【課題】簡単な製造プロセスおよびデカップリングデバイスの多数のキャパシター素子の比較的容易な堆積方式を有するデカップリングデバイスを提供する。
【解決手段】キャパシターユニットアセンブリーＣＵ１が多数のキャパシター素子１２０を含み、その多数のキャパシター素子が並列接続され、同一平面上に配列されるとともに、各キャパシター素子がリードフレーム１１０上に配置される。各キャパシター素子が互いに対向するカソード部分１２２ならびにアノード部分１２４を有する。キャパシター素子のカソード部分がカソード端子部分１１２に電気接続される。キャパシター素子のアノード部分がアノード端子部分１１４ａ，１１４ｂに電気接続される。多数のキャパシターユニットアセンブリーが存在する時、キャパシターユニットアセンブリーが堆積方式で配列される。 （もっと読む）

【課題】部品本体における複数の内部電極の露出端に析出しためっき析出物を成長させることによって、外部電極の少なくとも一部となるめっき膜を形成した後、熱処理すると、部品本体中のめっき液等の水分が蒸発除去されるが、めっき膜の存在により、水分の放出が妨げられるばかりでなく、めっき膜にブリスタ（膨れ不良）が生じることがある。
【解決手段】内部電極５，６の引出し部９，１２に、露出端１０，１３を複数の部分に分割するための切込み１５，１６を形成する。それによって、めっき膜１７，１８には、切込み１５，１６の位置において積層方向に延びるスリット１９，２０が形成される。スリット１９，２０は、水分の放出経路を提供し、熱処理の際、部品本体２の内部から水分をより抜けやすくし、めっき膜１７，１８にブリスタを生じにくくする。 （もっと読む）

【課題】厚みの厚い領域と薄い領域が存在する内部電極パターンを形成することが可能なグラビア印刷装置、および、表面の平坦性に優れ、かつ、引出部の厚みが厚く、層間剥離や密着不良などを引き起こすことのない積層セラミックコンデンサの製造方法を提供する。
【解決手段】グラビアロール１の印刷パターン２を、(ａ)印刷方向Ｑに沿って形成された印刷方向土手３と、直交する方向に沿って形成された直交方向土手４と、それらにより規定される、導電性ペーストが保持される複数のセル部５とを備えるとともに、(ｂ)単位平面面積当たりのセル部の平面面積の割合が、周方向に直交する方向についてみた場合に、他の領域Ｘにおける単位平面面積当たりのセル部の平面面積の割合よりも大きい領域Ｙを有し、かつ、領域Ｘおよび領域Ｙにおける単位平面面積当たりのセル部の平面面積の割合が、グラビアロールの周方向において一様となるように構成する。 （もっと読む）

【課題】広周波帯域においてＥＳＲを制御することができる積層コンデンサを提供する．
【解決手段】積層コンデンサ１は、静電容量部１０において、誘電体層７を介して対向する内部電極８ａ，８ｂが互いに異なる極性として対向して配置されており、ＥＳＲ制御部１１Ａ，１１Ｂにおいて、誘電体層７を介して対向する内部電極８ｃ〜８ｆが互いに異なる極性として対向して配置されており、静電容量部１０とＥＳＲ制御部１１Ａ，１１Ｂとの境界において、外部電極３，４と接続される静電容量部１０の内部電極８ｃ，８ｂと、外部電極３，４と接続されるＥＳＲ制御部１１Ａ，１１Ｂの内部電極８ｃ，８ｆとは、誘電体層７を介して異なる極性となるように対向して配置されていない。 （もっと読む）

【課題】実装の方向性を無くしつつ、高ＥＳＲ及び低ＥＳＬを図ると共に十分な静電容量を確保することができる積層コンデンサを提供する。
【解決手段】積層コンデンサ１は、第１の静電容量部１０と、第２の静電容量部１２Ａ，１２Ｂを含むＥＳＲ制御部１１Ａ，１１Ｂとを有する積層体２を備える。第１の静電容量部１０は、内部電極８ａ，８ｂが交互に積層されてなり、ＥＳＲ制御部１１Ａ，１１Ｂは、積層体２の積層方向において第１の静電容量部１０を挟んでそれぞれ配置されており、内部電極８ｃ〜８ｆを有する。内部電極８ｃ，８ｆの端子引出部８ｃＢ，８ｆＢの幅は、主電極部８ｃＡ，８ｆＡの幅よりも小さくなっており、内部電極８ｃ，８ｆの端子引出部８ｃＢ，８ｆＢの長さは、導体引出部８ｃＣ，８ｆＣの長さよりも長くなっている。 （もっと読む）