【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）

【課題】基板の温度が１００℃以下の低温環境下において、基板上の被処理膜をエッチングする際のマスクを所定のパターンに適切に形成する。
【解決手段】ウェハＷの被処理膜４００上に反射防止膜４０１とレジストパターン４０２が形成される（図１０（ａ））。レジストパターン４０２がトリミングされると共に、反射防止膜４０１がエッチングされる（図１０（ｂ））。ウェハＷの温度を１００℃以下に維持した状態でプラズマ処理を行い、レジストパターン４０２及び反射防止膜パターン４０３上に、１００ＭＰａ以下の膜ストレスを有するシリコン窒化膜４０４が成膜される（図１０（ｃ））。シリコン窒化膜４０４がエッチングされ、レジストパターン４０２及び反射防止膜パターン４０３が除去されて、被処理膜４００上にシリコン窒化膜パターン４０５が形成される（図１０（ｄ））。 （もっと読む）

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を覆うように半導体基板１上に引張応力膜としての窒化シリコン膜５を形成する。窒化シリコン膜５は窒化シリコン膜５ａ，５ｂ，５ｃの積層膜である。窒化シリコン膜５ａ，５ｂの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分よりも小さく、窒化シリコン膜５ａ，５ｂは、成膜後に紫外線照射処理を行って引張応力を増大させる。窒化シリコン膜５ａ，５ｂ，５ｃの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分以上であり、窒化シリコン膜５ｃに対しては紫外線照射処理を行わない。 （もっと読む）

【課題】コンタクトホールの形成領域が素子分離領域と重複しても、素子特性の劣化を抑制できるＳＯＩ基板とこのＳＯＩ基板を用いた半導体装置とを提供する。
【解決手段】半導体装置１は、半導体基材１１と埋め込み絶縁膜１２と半導体層１６とを有するＳＯＩ基板と、このＳＯＩ基板上に形成された半導体素子構造とを備える。埋め込み絶縁膜１２は、半導体基材１１から半導体層１６を電気的に絶縁分離する機能を有し、窒化膜１４を有する。 （もっと読む）

【課題】さらなるＤＲＡＭの大記憶容量化を図る。
【解決手段】半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 （もっと読む）

【課題】多結晶シリコンプラグと上層の導体プラグとの界面に十分な膜厚の金属シリサイド層を形成してコンタクト抵抗の低減を図る。
【解決手段】多結晶シリコンプラグを形成した後、多結晶シリコンプラグの表面からゲルマニウムイオン注入を実施してゲルマニウム含有多結晶シリコン１６Ｇとし、その後、シリサイド化可能な金属膜を成膜して金属シリサイド層１９を形成し、金属シリサイド１９上に導体膜（バリア膜２０、Ｗ膜２１）を形成する。 （もっと読む）

【課題】本実施形態は、配線形状の制御が容易になり、且つ、配線間を埋める絶縁膜表面の段差が回避できるような半導体装置及びその製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、配線領域と非配線領域とを有する第１の絶縁膜において、配線領域に溝を形成し、第１の絶縁膜の上面と溝の底面及び側壁とを覆うように配線材料を堆積し、配線材料をエッチングすることにより、溝中に、溝と平行に、且つ、側壁と離して配置された複数の配線を形成し、第１の絶縁膜の上面と複数の配線の上面とを覆い、且つ、配線の間と側壁と側壁に隣り合うように配置された配線との間とを埋め込むように、第２の絶縁膜を形成する。 （もっと読む）

【課題】シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】高密度版回路における電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは、高速版回路における電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２のピッチよりも小さいが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けることにより、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くする。 （もっと読む）

【課題】デュアルダマシン法による銅配線接続において、コンタクト抵抗の上昇を抑制する半導体装置の製造方法を提供する。
【解決手段】第１の配線２５上に積層された第１の拡散防止膜２７及び層間絶縁膜のうち、第１の層間絶縁膜２８をエッチングすることで第１のホールを形成する。第１の拡散防止膜がエッチングされにくい条件で、第１のホールの下方に位置する第１の層間絶縁膜をエッチングして第２のホールを形成する。第２のホールを埋め込むように、第１の層間絶縁膜よりもエッチング速度の速い第２の層間絶縁膜を形成する。第１の層間絶縁膜の上面が露出するまで第２の層間絶縁膜をエッチングすることで、第２のホールと一体とされた配線形成用溝を形成する。第２のホール内に残存する第２の層間絶縁膜を選択的に除去し、第２のホールの下方に位置する第１の拡散防止膜を選択的に除去する。 （もっと読む）

【課題】センサ基板と回路基板とを電極間で張り合わせてなる構成において電極間の接合面積を確保することが可能な３次元構造の固体撮像素子を提供する。
【解決手段】光電変換部２１が配列形成されたセンサ基板２と、光電変換部２１を駆動する回路が形成されセンサ基板２に対して積層された回路基板７と、センサ基板２における回路基板７側の界面に引き出されたセンサ側電極４５と、回路基板７におけるセンサ基板２側の界面に引き出された回路側電極６５とを備え、センサ側電極４５と回路側電極６５とは、凹型電極に凸型電極を嵌め合わせた状態で接合されていることを特徴とする固体撮像素子１である。 （もっと読む）

【課題】一定の大きさの領域内に形成するコンタクト部の数をより少なくできるようにした半導体装置、当該半導体装置を用いる表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】駆動トランジスタ２２及び書込みトランジスタ２３の少なくとも２つのトランジスタを有する画素２０が２次元配置されて成る有機ＥＬ表示装置において、中間層である書込みトランジスタ２３の半導体層２３２を、コンタクト部８１，８７の側壁部に対して電気的に接続する、所謂、サイドコンタクトの技術を用いることで、コンタクト部の数の削減を図る。 （もっと読む）

【課題】パッドと当該パッドの下地との密着性の向上および信頼性の向上を図ることが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１の一表面側に熱酸化膜１ｂとシリコン窒化膜３２と層間絶縁膜５０とパッシベーション膜６０との積層構造を有する半導体装置であって、熱酸化膜１ｂ上にパッド８０を形成してある。半導体装置の製造方法では、半導体基板１の上記一表面側に熱酸化膜１ｂと熱酸化膜１ｂの表面の一部を覆うシリコン窒化膜３２とを有する基本構造を形成してから、半導体基板１の上記一表面側に層間絶縁膜５０を形成する。基本構造の形成にあたっては、シリコン窒化膜３２のうち熱酸化膜１ｂにおけるパッド８０の形成予定領域に形成した部分を除去する。層間絶縁膜の形成後であってパッド８０の形成前に層間絶縁膜５０のうち熱酸化膜１ｂにおけるパッド８０の形成予定領域上に形成されている部分を除去する。 （もっと読む）

【課題】タングステン膜を使用した部分の抵抗を低減した半導体装置を提供する。
【解決手段】半導体装置の製造方法では、基板内に設けた開口部内、又は基板上にタングステン膜を形成する。タングステン膜の形成後、エッチバック又はエッチングを行う前にタングステン膜に対してアニール処理を行う。これにより、タングステン膜の結晶状態を変化させる。 （もっと読む）

【課題】 縦型ＭＯＳＦＥＴのオン抵抗及びスイッチング損失の低減。
【解決手段】 封止体と、前記封止体内に位置する半導体チップと、前記封止体の内外に亘って延在する複数のリードと、前記半導体チップの電極と前記封止体内に位置するリードの内端を電気的に接続する導電性のワイヤとを有し、前記半導体チップには縦型電界効果トランジスタセルが並列接続状態で複数組み込まれ、半導体チップの表面にはゲート電極とソース電極が交互に並んでそれぞれ複数配置されるとともに、前記各電極に対応してリードが並び、前記各電極と前記対応した各リードは前記ワイヤによって接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】ＤＲＡＭセルとロジックを混載したＬＳＩデバイスにおけるアスペクト比の大きいコンタクト構造において、素子分離絶縁膜および不純物拡散層のオーバエッチングを抑制して、接合リークを抑制することを課題とする。
【解決手段】周辺ＭＯＳトランジスタを覆う第１エッチングストッパ層１２１と、ＤＲＡＭメモリセルのキャパシタ部上層に第２エッチングストッパ層１２２が形成され、周辺ＭＯＳトランジスタの不純物拡散層１１３は、第１、第２エッチングストッパ層１２１、１２２を貫通する電極層１３１により、上記キャパシタ部上層に形成された金属配線層と接続され、不純物拡散層１１３の少なくとも一つは素子分離絶縁膜１０２の境界上に電極層１３１を接続し、素子分離絶縁膜１０２上に形成された電極層１３１の底部の不純物拡散層１１３表面からの深さ寸法は、不純物拡散層１１３の接合深さ寸法もより短く形成されたものである。 （もっと読む）

【課題】埋め込みビットラインの抵抗を減少させることができる半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板２０１に活性領域２０３を分離するトレンチ２０２をエッチングにより形成するステップと、活性領域２０３の何れか１つの側壁の一部を露出させた開口部２０７を有する絶縁膜２０５を形成するステップと、絶縁膜２０５上にトレンチ２０２を部分的に埋め込み、開口部２０７を埋め込むようにシリコン膜パターン２０８Ａを形成するステップと、シリコン膜パターン２０８Ａ上に金属膜２０９を形成するステップと、金属膜２０９及びシリコン膜パターン２０８Ａを反応させて、埋め込みビットラインとなる金属シリサイド膜２１１を形成するステップとを含む。 （もっと読む）

【課題】カーボンナノチューブによりビアプラグを構成する半導体装置の製造方法において、製造効率を向上させる製造方法を提供する。
【解決手段】絶縁膜中にビアホールを形成し、ビアホールの底に触媒粒子３ｃを付着させる。ビアホール中において触媒粒子を起点に、カーボンナノチューブを絶縁膜の表面を超えて成長させ、複数のカーボンナノチューブよりなるカーボンナノチューブの束を形成する。絶縁膜上に前記カーボンナノチューブの束を覆って、誘電体膜の塗布液を塗布し、絶縁膜上における塗布液の厚さを、絶縁膜上における塗布膜の表面の高さが絶縁膜表面におけるカーボンナノチューブの高さ以下になるように減少させる。厚さが低減された塗布膜を硬化させて誘電体膜４Ｄを形成し、誘電体膜を除去して絶縁膜の表面を露出させ、絶縁膜の表面に、カーボンナノチューブによりビアプラグ４ＶＡ，４ＶＢを形成する。 （もっと読む）

【課題】基板の大型化に対応し得る金属配線を作製する。
【解決手段】絶縁表面上に少なくとも一層の導電膜１２，１３を形成し、前記導電膜１２，１３上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、バイアス電力密度、ＩＣＰ電力密度、下部電極の温度、圧力、エッチングガスの総流量、エッチングガスにおける酸素または塩素の割合に応じてテーパー角αが制御された金属配線を形成する。このようにして形成された金属配線は、幅や長さのばらつきが低減されており、基板１０の大型化にも十分対応し得る。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）