半導体装置およびその製造方法
【課題】シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】高密度版回路における電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは、高速版回路における電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２のピッチよりも小さいが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けることにより、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くする。
【解決手段】高密度版回路における電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは、高速版回路における電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２のピッチよりも小さいが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けることにより、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電界効果トランジスタを構成するゲート電極と基板に形成された不純物領域との双方に達するシェアードコンタクト（Shared Contact）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばゲート電極の一方の側壁はサイドウォールに覆われ、上記一方の側壁の反対側の他方の側壁はサイドウォールに覆われておらず、上記他方の側壁側において、ゲート電極の上面、側面およびソース／ドレイン領域はシリサイド層によって覆われることで電気的に接続され、シリサイド層にはノードコンタクト電極が電気的に接続された構造の電界効果トランジスタが特開２００９−１６４４８号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の高集積化に伴う要求から、半導体素子は可能な限り小さく設計することが望ましい。これはシェアードコンタクトにおいても同様である。例えばＳＲＡＭ（Static Random Access Memory）のメモリセル等のように、基板上に複数の電界効果トランジスタが近接して形成される集積回路では、各ゲート電極のそれぞれのゲート長方向に沿った幅の縮小、ゲート長方向に隣接するゲート電極間の距離の縮小、または基板に形成された不純物領域の平面サイズの縮小などによりシェアードコンタクトに要する面積の縮小を図っている。
【０００５】
しかし、シェアードコンタクトホールが達する基板に形成された不純物領域の平面サイズが縮小すると、シェアードコンタクトホールと上記不純物領域との接触面積が小さくなり、シェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続せずに導通が得られない、またはシェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続しても電気抵抗が増大するなどの接触不良の問題が発生する。その結果、所望する電界効果トランジスタの動作特性を得ることができず、シェアードコンタクトを有する半導体装置の製造歩留まりは低下する。
【０００６】
本発明の目的は、シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【０００９】
この実施の形態は、半導体基板の主面の第１領域に、第１電界効果トランジスタと、第２電界効果トランジスタと、第１電界効果トランジスタおよび第２電界効果トランジスタを覆う第１絶縁膜と、第１絶縁膜に形成され、第１電界効果トランジスタの第１ゲート電極と第２電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第１シェアードコンタクトホールとを有し、半導体基板の主面の第２領域に、第３電界効果トランジスタと、第４電界効果トランジスタと、第３電界効果トランジスタおよび第４電界効果トランジスタを覆う第２絶縁膜と、第２絶縁膜に形成され、第３電界効果トランジスタの第３ゲート電極と第４電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第２シェアードコンタクトホールとを有する半導体装置である。第１領域においては、第１ゲート電極と第２電界効果トランジスタの第２ゲート電極とは所定の距離を空けて平行に配置され、第１ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第１ゲート電極の第１シェアードコンタクトホールが達する部分の一方側壁と第１ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、第２領域においては、第３ゲート電極と第４電界効果トランジスタの第４ゲート電極とは所定の距離を空けて平行に配置され、第３ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第３ゲート電極の第２シェアードコンタクトホールが達する部分の一方側壁が、平面視において第３ゲート電極のチャネル領域に位置する部分の一方側壁の仮想延長線よりも他方側壁側にずれて位置しており、第１領域における第１ゲート電極と第２ゲート電極とのピッチを、第２領域における第３ゲート電極と第４ゲート電極とのピッチよりも広く設定する。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１によるシェアードコンタクトを用いた電界効果トランジスタの構成を説明する図であり、（ａ）は高速化が要求される回路（高速版回路）に形成される電界効果トランジスタの平面レイアウト図、（ｂ）は高密度化が要求される回路（高密度版回路）に形成される電界効果トランジスタの平面レイアウト図である。
【図２】本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。
【図３】本発明の実施の形態１によるＳＲＡＭメモリセルの各種メモリセルの平面レイアウト構成を示す概略平面図である。
【図４】図３にビット線のレイアウトを重ねて示す概略平面図である。
【図５】図４にワード線のレイアウトを重ねて示す概略平面図である。
【図６】図３〜図５のＡ−Ａ線に沿った概略断面図である。
【図７】本発明の実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図８】本発明の実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図９】本発明の実施の形態１による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１１】本発明の実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【図１２】本発明の実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【図１３】図１０に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２０】本発明の実施の形態２による図５のＡ−Ａ線に沿った概略断面図（負荷用トランジスタの概略断面図）である。
【図２１】本発明の実施の形態２による図５のＢ−Ｂ線に沿った概略断面図（駆動用トランジスタの概略断面図）である。
【図２２】本発明の実施の形態２による図５のＣ−Ｃ′線に沿った概略断面図（駆動用トランジスタと負荷用トランジスタの概略断面図）である。
【図２３】（ａ）、（ｂ）は、本発明の実施の形態２による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図２４】（ａ）、（ｂ）は、図２３に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２５】（ａ）、（ｂ）は、図２４に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２６】（ａ）、（ｂ）は、図２５に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２７】（ａ）、（ｂ）は、図２６に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２８】（ａ）、（ｂ）は、図２７に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２９】（ａ）、（ｂ）は、図２８に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３０】（ａ）、（ｂ）は、図２９に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３１】（ａ）、（ｂ）は、図３０に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３２】（ａ）、（ｂ）は、図３１に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態１によるシェアードコンタクトを用いた電界効果トランジスタの構成について図１を用いて説明する。図１（ａ）は高速化が要求される回路（高速版回路）に形成される電界効果トランジスタの平面レイアウト図、図１（ｂ）は高密度化が要求される回路（高密度版回路）に形成される電界効果トランジスタの平面レイアウト図である。
【００１８】
半導体基板上に形成した複数の機能的回路から構成される半導体装置、例えはシステムオンチップ（ＳｏＣ：System on Chip）などでは、高速版回路と高密度版回路とが混載されており、各回路ではそれぞれの回路に要求される機能を満たすための各種半導体素子のレイアウト設計が行われている。
【００１９】
図１（ａ）は、高速版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。
【００２０】
半導体基板の主面に形成された電界効果トランジスタＴｒ１と、電界効果トランジスタＴｒ２とが所定の距離を隔てて配置されている。電界効果トランジスタＴｒ１のゲート電極Ｇ１のチャネル領域上および素子分離部上のゲート長方向に沿った幅Ｌａ１、ならびに電界効果トランジスタＴｒ２のゲート電極Ｇ２のチャネル領域上および素子分離部上のゲート長方向に沿った幅Ｌａ２はそれぞれ一定である。また、電界効果トランジスタＴｒ１のゲート電極Ｇ１および電界効果トランジスタＴｒ２のゲート電極Ｇ２はゲート幅方向に延在して、互いに平行となるように配置されている。上記ゲート電極Ｇ１の幅Ｌａ１と上記ゲート電極Ｇ２の幅Ｌａ２とは同じであってもよい。また、対向する電界効果トランジスタＴｒ１のゲート電極Ｇ１の側壁Ｅａ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２の側壁Ｅａ２との距離Ｓａは一定である。
【００２１】
また、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとを電気的に接続するために、電界効果トランジスタＴｒ１のゲート電極Ｇ１の素子分離部上に位置する部分と電界効果トランジスタＴｒ２のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成されている。
【００２２】
高速版回路では、電界効果トランジスタＴｒ１，Ｔｒ２に電流が多く流れることが要求されるため、ゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は細いことが望ましい。そこで、電界効果トランジスタＴｒ１，Ｔｒ２のそれぞれのゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は、例えば設計最小寸法（例えば３０ｎｍ）とする。
【００２３】
一方、高速版回路は、後述する高密度版回路よりもレイアウト設計に余裕があるので、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２とのピッチ（間隔）を後述する高密度版回路よりも広くとることが可能である。従って、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることができて、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００２４】
なお、電界効果トランジスタＴｒ１，Ｔｒ２のそれぞれのゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は、例えば設計最小寸法（例えば３０ｎｍ）としたが、設計最小寸法に限定されるものではなく、設計最小寸法よりも太くしてもよい。ゲート長方向に沿った幅Ｌａ１，Ｌａ２を太くしても電界効果トランジスタＴｒ１，Ｔｒ２のしきい値電圧の調整は可能であり、所望する動作特性を得ることができる。ただし、ゲート長方向に沿った幅Ｌａ１，Ｌａ２を太くすると素子間の特性ばらつきが生じる可能性はある。
【００２５】
図１（ｂ）は、高密度版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。
【００２６】
前述した高速版回路と同様に、半導体基板の主面に形成された電界効果トランジスタＴｒ３と電界効果トランジスタＴｒ４とが所定の距離を隔てて配置されている。また、電界効果トランジスタＴｒ３のゲート電極Ｇ３および電界効果トランジスタＴｒ４のゲート電極Ｇ４はゲート幅方向に延在して、互いに平行となるように配置されている。
【００２７】
また、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとを電気的に接続するために、電界効果トランジスタＴｒ３のゲート電極Ｇ３の素子分離部上に位置する部分と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成されている。
【００２８】
ところで、高密度版回路では、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチ（間隔）を狭くすることが望ましい。また、電界効果トランジスタＴｒ３，Ｔｒ４のゲート電極Ｇ３，Ｇ４のそれぞれのゲート長方向に沿った幅は動作特性に応じて最適に設定されるため、最小設計寸法よりも太く設計される場合がある。このため、単純に上記ピッチが狭くなると、ソース／ドレイン領域を構成する不純物領域Ｓ／Ｄの平面サイズが小さくなるため、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積は小さくなる。
【００２９】
そこで、図１（ｂ）に示すように、電界効果トランジスタＴｒ３のゲート電極Ｇ３の平面視における形状を、前述した高速版回路に形成された電界効果トランジスタＴｒ１のゲート電極Ｇ１の平面視における形状と異なるものとした。すなわち、素子分離部上に位置するゲート電極Ｇ３の長辺方向（ゲート幅方向）の端部であって、シェアードコンタクトホールＳＣが達する部分には、電界効果トランジスタＴｒ４のゲート電極Ｇ４に対向する電界効果トランジスタＴｒ３のゲート電極Ｇ３の側壁に切欠が設けられている。つまり、上記ゲート電極Ｇ３は、平面視において互いに対向する一方側壁Ｅｂ１，Ｅｂ２と他方側壁Ｅｂ３，Ｅｂ４とを有しており、平面視においてゲート電極Ｇ３のシェアードコンタクトホールＳＣが達する部分の一方側壁Ｅｂ２が、シェアードコンタクトホールＳＣが達しない他の部分、例えばチャネル領域における部分の一方側壁Ｅｂ１の仮想延長線ＤＥｂ１よりも他方側壁Ｅｂ３，Ｅｂ４側に退行するように、ずれて位置している。
【００３０】
また、ゲート電極Ｇ３の切欠が設けられた部分（以下、切欠部分と記す）は先細りの形状とはなっておらず、切欠部分のゲート長方向に沿った幅は実質的に一定の幅をＬｂ１有している。
【００３１】
これにより、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成される領域では、電界効果トランジスタＴｒ３のゲート電極Ｇ３の切欠部分の側壁Ｅｂ２と、これに対向する電界効果トランジスタＴｒ４のゲート電極Ｇ４の側壁Ｅｂ５との距離Ｓｂ１が、電界効果トランジスタＴｒ３のゲート電極Ｇ３の切欠が設けられていない他の部分の側壁Ｅｂ１と、これに対向する電界効果トランジスタＴｒ４のゲート電極Ｇ４の側壁Ｅｂ５との距離Ｓｂ２よりも広くなる。従って、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることができて、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３２】
電界効果トランジスタＴｒ３のゲート電極３の切欠部分におけるゲート長方向に沿った幅Ｌｂ１は、当然に、電界効果トランジスタＴｒ３のゲート電極３の切欠が設けられていない他の部分におけるゲート長方向に沿った幅Ｌｂ２よりも細くなる。しかし、加工精度の問題等から切欠部分の幅Ｌｂ１は設計最小寸法と同じか、またはそれよりも太くし、切欠が設けられていない他の部分の幅Ｌｂ２は切欠部分の幅Ｌｂ１よりも５ｎｍ以上太くする。例えば切欠部分の幅Ｌｂ１を３０ｎｍ、切欠が設けられていない他の部分の幅Ｌｂ２を３５〜４０ｎｍとする。
【００３３】
このように、本実施の形態１によれば、高速版回路では、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２とのピッチを高密度版回路よりも大きくして、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることにより、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３４】
一方、高密度版回路では、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは高速版回路よりも小さくなるが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けて、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることにより、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３５】
次に、本願発明をＳＲＡＭ（Static Random Access Memory）のメモリセルに適用した場合について説明する。ＳＲＡＭは、その書き込みおよび読み出しの高速性から、種々の演算装置などにおける主記憶装置として利用価値が高い。一方で、１ビットの情報を記憶する１ビットセル（単位ユニット）あたりに６素子（電界効果トランジスタ）を要することから、集積化には向かないとされていた。しかし、高密度化を実現することのできる製造技術の一つとして、配線の簡略化を実現することのできるシェアードコンタクトが採用されている。
【００３６】
図２は、ＳＲＡＭの１ビット分のメモリセル（１ビットセル）の等価回路図である。ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭのメモリセルは、例えば完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルである。
【００３７】
このＳＲＡＭではマトリックス（行列）状に配置された相捕型データ線（ビット線）ＢＬ，／ＢＬとワード線ＷＬとの交差部にメモリセルが配置される。このメモリセルは一対のインバータ回路からなるフリップフロップ回路および２個の情報転送用トランジスタＡＴ１，ＡＴ２で構成されている。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００３８】
一対の転送用トランジスタＡＴ１，ＡＴ２の各々は、例えばｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳと記す）よりなっている。転送用トランジスタＡＴ１のソース／ドレインの一方が記憶ノードＮ１に電気的に接続されており、ソース／ドレインの他方はビット線／ＢＬに電気的に接続されている。また、転送用トランジスタＡＴ２のソース／ドレインの一方は記憶ノードＮ２に電気的に接続されており、ソース／ドレインの他方はビット線ＢＬに電気的に接続されている。また、転送用トランジスタＡＴ１，ＡＴ２の各々のゲートはワード線ＷＬに電気的に接続されている。このワード線ＷＬにより転送用トランジスタＡＴ１，ＡＴ２の導通、非導通状態が制御される。
【００３９】
インバータ回路は１個の駆動用トランジスタＤＴ１（もしくはＤＴ２）および１個の負荷用トランジスタＬＴ１（もしくはＬＴ２）で構成されている。
【００４０】
一対の駆動用トランジスタＤＴ１，ＤＴ２の各々は、例えばｎＭＩＳよりなっている。一対の駆動用トランジスタＤＴ１，ＤＴ２の各々のソースは接地電位ＧＮＤに電気的に接続されている。また、駆動用トランジスタＤＴ１のドレインは記憶ノードＮ１に電気的に接続されており、駆動用トランジスタＤＴ２のドレインは記憶ノードＮ２に電気的に接続されている。さらに、駆動用トランジスタＤＴ１のゲートは記憶ノードＮ２に電気的に接続されており、駆動用トランジスタＤＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００４１】
一対の負荷用トランジスタＬＴ１，ＬＴ２の各々は、例えばｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳと記す）よりなっている。一対の負荷用トランジスタＬＴ１，ＬＴ２の各々のソースは電源電圧Ｖｄｄに電気的に接続されている。また、負荷用トランジスタＬＴ１のドレインは記憶ノードＮ１に電気的に接続されており、負荷用トランジスタＬＴ２のドレインは記憶ノードＮ２に電気的に接続されている。また、負荷用トランジスタＬＴ１のゲートは記憶ノードＮ２に電気的に接続されており、負荷用トランジスタＬＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００４２】
このメモリセルにデータを書き込むときは、ワード線ＷＬが選択されて転送用トランジスタＡＴ１，ＡＴ２が導通状態とされ、所望の論理値に応じてビット線対ＢＬ，／ＢＬに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。また、このメモリセルからデータを読み出すときは、転送用トランジスタＡＴ１，ＡＴ２が導通状態とされ、記憶ノードＮ１，Ｎ２の電位がビット線ＢＬ，／ＢＬに伝達される。
【００４３】
本実施の形態１による半導体装置の構成においては、負荷用トランジスタＬＴ１のゲート電極と負荷用トランジスタＬＴ２のドレイン領域とがシェアードコンタクトによる互いに電気的に接続されており、負荷用トランジスタＬＴ２のゲート電極と負荷用トランジスタＬＴ１のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。
【００４４】
図３〜図５は、本実施の形態１によるＳＲＡＭのメモリセルの平面レイアウト構成を示す概略平面図である。図３は、メモリセルを構成する各種トランジスタ（転送用トランジスタＡＴ１，ＡＴ２、駆動用トランジスタＤＴ１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２）の平面レイアウト構造を示す概略平面図、図４は、図３にビット線のレイアウトを重ねて示す概略平面図、図５は、さらに図４にワード線のレイアウトを重ねて示す概略平面図である。また、図６は、図５のＡ−Ａ線に沿った概略断面図である。
【００４５】
図３〜図６に示すように、半導体基板ＳＢの主面には、例えばＳＴＩ（Shallow Trench Isolation）よりなる素子分離部が形成されている。この素子分離部は、半導体基板ＳＢの主面に形成された分離用の溝ＴＲと、その溝ＴＲ内に埋め込まれた酸化シリコンよりなる充填物ＴＩとを有している。
【００４６】
この素子分離溝により分離された半導体基板ＳＢの主面に、複数のメモリセルが形成されている。１つのメモリセル領域ＭＣ（図３〜図５中の破線で囲った領域）には、一対の駆動用トランジスタＤＴ１，ＤＴ２、一対の転送用トランジスタＡＴ１，ＡＴ２、および一対の負荷用トランジスタＬＴ１，ＬＴ２が形成されている。
【００４７】
一対の駆動用トランジスタＤＴ１，ＤＴ２と一対の転送用トランジスタＡＴ１，ＡＴ２との各々は、例えばｎＭＩＳによりなっており、半導体基板ＳＢの主面のｐ型ウェル領域ＰＷ１，ＰＷ２に形成されている。また、一対の負荷用トランジスタＬＴ１，ＬＴ２の各々は、例えばｐＭＩＳよりなっており、半導体基板ＳＢの主面のｎ型ウェル領域ＮＷに形成されている。
【００４８】
駆動用トランジスタＤＴ１は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ１とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ１内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ１は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００４９】
駆動用トランジスタＤＴ２は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ２とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ２内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ２は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５０】
転送用トランジスタＡＴ１は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ３とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ１内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ３は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５１】
転送用トランジスタＡＴ２は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ４とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ２内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ４は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５２】
負荷用トランジスタＬＴ１は、一対のソース／ドレイン領域となる一対のｐ型不純物領域ＰＩＲ，ＰＩＲと、ゲート電極ＧＥ１とを有している。一対のｐ型不純物領域ＰＩＲ，ＰＩＲの各々は、ｎ型ウェル領域ＮＷ内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ１は、一対のｐ型不純物領域ＰＩＲ，ＰＩＲに挟まれるチャネル領域ＣＨＮ１上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５３】
負荷用トランジスタＬＴ２は、一対のソース／ドレイン領域となる一対のｐ型不純物領域ＰＩＲ，ＰＩＲと、ゲート電極ＧＥ２とを有している。一対のｐ型不純物領域ＰＩＲ，ＰＩＲの各々は、ｎ型ウェル領域ＮＷ内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ２は、一対のｐ型不純物領域ＰＩＲ，ＰＩＲに挟まれるチャネル領域ＣＨＮ２上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５４】
駆動用トランジスタＤＴ１のドレイン領域と転送用トランジスタＡＴ１の一対のソース／ドレイン領域の一方とは、同一のｎ型不純物領域ＮＩＲにより形成されている。また、駆動用トランジスタＤＴ２のドレイン領域と転送用トランジスタＡＴ２の一対のソース／ドレイン領域の一方とは、互いに同一のｎ型不純物領域ＮＩＲにより形成されている。
【００５５】
駆動用トランジスタＤＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ１のゲート電極ＧＥ１とは、互いに同一の導電膜により形成されている。また、駆動用トランジスタＤＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ２のゲート電極ＧＥ２とは、互いに同一の導電膜により形成されている。
【００５６】
主に図６に示すように、これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極、ソース／ドレイン領域に接するようにシリサイド膜ＳＣＬが形成されている。また、これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極、ソース／ドレイン領域などを覆うように半導体基板ＳＢ上にライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１が順に積層して形成されている。ここで、層間絶縁膜ＩＩ１は、例えば酸化シリコンよりなる。ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、複数のコンタクトホールＣＨ１〜ＣＨ１０および複数のシェアードコンタクトホールＳＣ１，ＳＣ２が形成されている。
【００５７】
主に図３に示すように、具体的には、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、駆動用トランジスタＤＴ１，ＤＴ２の各々のソース領域に達するコンタクトホールＣＨ１，ＣＨ２が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース／ドレイン領域の一方（駆動用トランジスタＤＴ１，ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ３，ＣＨ４が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース／ドレイン領域の他方に達するコンタクトホールＣＨ５，ＣＨ６が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ１，ＬＴ２の各々のソース領域に達するコンタクトホールＣＨ７，ＣＨ８が形成されている。
【００５８】
また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【００５９】
主に図６に示すように、上記の複数のコンタクトホールＣＨ１〜ＣＨ１０およびシェアードコンタクトホールＳＣ１，ＳＣ２の各々の内部には導電膜ＰＬ１（図６）が充填されている。層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１と層間絶縁膜ＩＩ２とが順に積層して形成されている。ここで、絶縁膜ＢＬ１は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ２は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ１および層間絶縁膜ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電膜（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電膜ＣＬ１により導電膜パターンが構成されている。
【００６０】
主に図３に示すように、この導電膜ＣＬ１によりシェアードコンタクトホールＳＣ１内の導電膜ＰＬ１とコンタクトホールＣＨ４内の導電膜ＰＬ１とが電気的に接続されている。これにより、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と、負荷用トランジスタＬＴ２のドレイン領域と、駆動用トランジスタＤＴ２のドレイン領域と、転送用トランジスタＡＴ２の一対のソース／ドレイン領域の一方とが電気的に接続されている。
【００６１】
また、導電膜ＣＬ１によりシェアードコンタクトホールＳＣ２内の導電膜ＰＬ１とコンタクトホールＣＨ３内の導電膜ＰＬ１とが電気的に接続されている。これにより、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と、負荷用トランジスタＬＴ１のドレイン領域と、駆動用トランジスタＤＴ１のドレイン領域と、転送用トランジスタＡＴ１の一対のソース／ドレイン領域の一方とが電気的に接続されている。
【００６２】
また、コンタクトホールＣＨ１，ＣＨ２，ＣＨ５〜ＣＨ１０の各々の内部の導電膜ＰＬ１も個別に導電膜ＣＬ１と電気的に接続されている。
【００６３】
主に図６に示すように、層間絶縁膜ＩＩ２上には、絶縁膜ＢＬ２と層間絶縁膜ＩＩ３とが順に積層して形成されている。ここで、絶縁膜ＢＬ２は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ３は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ２および層間絶縁膜ＩＩ３には複数のビアホールＶＨ１１〜ＶＨ１８が形成されており、複数のビアホールＶＨ１１〜ＶＨ１８の各々に連通するように層間絶縁膜ＩＩ３の表面に導電膜埋め込み用の溝が形成されている。
【００６４】
複数のビアホールＶＨ１１〜ＶＨ１８の各々には、導電膜ＰＬ２が埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜（第２メタル層）ＣＬ２の各々が埋め込まれている。これら複数の導電膜ＣＬ２により導電膜パターンが形成されている。
【００６５】
主に図４に示すように、ビアホールＶＨ１３およびコンタクトホールＣＨ５を介して転送用トランジスタＡＴ１の一対のソース／ドレイン領域の他方の電気的に接続される導電膜ＣＬ２はビット線／ＢＬとして機能する。また、ビアホールＶＨ１４およびコンタクトホールＣＨ６を介して転送用トランジスタＡＴ２の一対のソース／ドレイン領域の他方に電気的に接続される導電膜ＣＬ２はビット線ＢＬとして機能する。また、ビアホールＶＨ１５およびコンタクトホールＣＨ７を介して負荷用トランジスタＬＴ１のソース領域に電気的に接続され、かつビアホールＶＨ１６およびコンタクトホールＣＨ８を介して負荷用トランジスタＬＴ２のソース領域に電気的に接続される導電膜ＣＬ２は電源（Ｖｄｄ）線として機能する。これらのビット線ＢＬ，／ＢＬおよび電源（Ｖｄｄ）線は、図中縦方向に沿って互いに並走するように延びている。
【００６６】
また、ビアホールＶＨ１１，ＶＨ１２，ＶＨ１７，ＶＨ１８の各々の内部の導電膜ＰＬ２も個別に導電膜ＣＬ２と電気的に接続されている。
【００６７】
主に図６に示すように、層間絶縁膜ＩＩ３上には、絶縁膜ＢＬ３と層間絶縁膜ＩＩ４とが順に積層して形成されている。ここで、絶縁膜ＢＬ３は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ４は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ３および層間絶縁膜ＩＩ４には複数のビアホールＶＨ２１〜ＶＨ２４（図５）が形成されており、複数のビアホールＶＨ２１〜ＶＨ２４の各々に連通するように層間絶縁膜ＩＩ４の表面に導電膜埋め込み用の溝が形成されている。
【００６８】
複数のビアホールＶＨ２１〜ＶＨ２４の各々には、導電膜（図示せず）が埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜（第３メタル層）ＣＬ３の各々が埋め込まれている。これら複数の導電膜ＣＬ３により導電膜パターンが形成されている。
【００６９】
主に図５に示すように、ビアホールＶＨ２１、ビアホールＶＨ１１およびコンタクトホールＣＨ１を介して駆動用トランジスタＤＴ１のソース領域に電気的に接続される導電膜ＣＬ３はＧＮＤ線として機能する。また、ビアホールＶＨ２２、ビアホールＶＨ１２およびコンタクトホールＣＨ２を介して駆動用トランジスタＤＴ２のソース領域に電気的に接続される導電膜ＣＬ３はＧＮＤ線として機能する。また、ビアホールＶＨ２３、ビアホールＶＨ１７およびコンタクトホールＣＨ９を介して転送用トランジスタＡＴ１のゲート電極ＧＥ３に電気的に接続され、かつビアホールＶＨ２４、ビアホールＶＨ１８およびコンタクトホールＣＨ１０を介して転送用トランジスタＡＴ２のゲート電極ＧＥ４に電気的に接続される導電膜ＣＬ３はワード線ＷＬとして機能する。これらのＧＮＤ線およびワード線ＷＬは、図中横方向に沿って互いに並走するように延びている。
【００７０】
次に、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトの構成を説明する。図７は、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【００７１】
図７に示すように、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。また。シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。
【００７２】
ゲート電極ＧＥ１は、平面視において互いに対向する一方側壁Ｅ１，Ｅ２と他方側壁Ｅ３，Ｅ４とを有している。平面視においてゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の一方側壁Ｅ２が、ゲート電極ＧＥ１の負荷用トランジスタＬＴ１のチャネル領域ＣＨＮ１上に位置する部分の一方側壁Ｅ１の仮想延長線Ｅ１ａ上よりも他方側壁Ｅ３，Ｅ４側にずれて位置している。
【００７３】
上記の一方側壁Ｅ１の仮想延長線Ｅ１ａに対する一方側壁Ｅ２の位置ずれは、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が合する部分に切欠を設けることにより生じている。つまり、平面視においてゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して上記の他方側壁Ｅ３側に退行するような切欠を有している。
【００７４】
また、一方側壁Ｅ２は一方側壁Ｅ１と実質的に平行である。また、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４とゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の他方側壁Ｅ３とは実質的に同一直線上に位置している。また、平面視において負荷用トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲの端部と一方側壁Ｅ２との最短の距離Ｌは５ｎｍ以上であることが好ましい。
【００７５】
また、ゲート電極ＧＥ１の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタＡＴ２のゲート電極ＧＥ４と対向するゲート電極ＧＥ１の切欠部分の端部の側壁Ｅ５は、ゲート長方向に沿って平行に形成されている。ゲート電極ＧＥ１の一方側壁Ｅ２と他方側壁Ｅ４との距離、すなわちゲート電極ＧＥ１の切欠部分におけるゲート長方向の幅は、実質的に一定である。
【００７６】
また、ゲート電極ＧＥ２もゲート電極ＧＥ１と同様の構成を有している。
【００７７】
次に、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトの構成の他の例を説明する。前述の図７に示したＳＲＡＭのメモリセルにおいては、ゲート電極ＧＥ１（またはＧＥ２）のシェアードコンタクトホールＳＣ１（またはＳＣ２）が達する部分の他方側壁Ｅ４が、ゲート電極ＧＥ１（またはＧＥ２）のチャネル領域ＣＨＮ１（またはＣＨＮ２）上に位置する部分の他方側壁Ｅ３と同一直線上にある場合について説明した。しかし、本願発明は、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は他方側壁Ｅ３と同一直線上にある必要はない。そこで、ここでは、ゲート電極ＧＥ１の他方側壁Ｅ４が他方側壁Ｅ３の仮想延長線Ｅ３ａから一方側壁Ｅ２側（対向するゲート電極ＧＥ２）とは反対側へずれた場合について説明する。
【００７８】
図８は、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す他の例の概略平面図である。
【００７９】
図８に示すように、他の例のＳＲＡＭのメモリセルは、前述の図７に示したＳＲＡＭのメモリセルの構成と比較して、他方側壁Ｅ４が他方側壁Ｅ３の仮想延長線Ｅ３ａからはずれている点において異なる。
【００８０】
ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は、ゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の他方側壁Ｅ３の仮想延長線Ｅ３ａから一方側壁Ｅ２側（対向するゲート電極ＧＥ２）とは反対側にずれて位置し、かつ他方側壁Ｅ３に対して平行に延びていない。
【００８１】
また、ゲート電極ＧＥ１の切欠部分の幅Ｄ１は、ゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の幅Ｄ２よりも細くなっている。また、ゲート電極ＧＥ１の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタＡＴ２のゲート電極ＧＥ４と対向するゲート電極ＧＥ１の切欠部分の端部の側壁Ｅ５は、ゲート長方向に沿って平行に形成されている。また、ゲート電極ＧＥ２もゲート電極ＧＥ１と同様の構成を有している。これ以外の構成については、前述の図７に示したＳＲＡＭのメモリセルの構成とほぼ同じである。
【００８２】
次に、本実施の形態１による半導体装置の製造方法について図９〜図１９を用いて工程順に説明する。
【００８３】
図９、図１０、および図１３〜図１９は、本実施の形態１による半導体装置の製造方法を工程順に示す要部断面図であり、図６の断面に対応する断面図である。図１１および図１２は、本実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【００８４】
まず、図９に示すように、半導体基板ＳＢの主面に分離用の溝ＴＲを形成し、その溝ＴＲ内に酸化シリコンよりなる充填物ＴＩを埋め込むことによりＳＴＩよりなる素子分離部を形成する。また、ここでは図示は省略するが、半導体基板ＳＢにｐ型ウェルＰＷ１，ＰＷ２およびｎ型ウェルＮＷを形成する。
【００８５】
次に、図１０に示すように、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩとゲート電極用導電膜ＧＥを形成する。続いて、このゲート電極用導電膜ＧＥ上に、例えばポジ型のフォトレジストＰＲを塗布する。
【００８６】
このフォトレジストＰＲに、図１１に示すフォトマスクＰＭ１のパターンを露光する（１回目の露光）。このフォトマスクＰＭ１は、露光光を透過する基板ＴＳと、その基板ＴＳ上に形成された、露光光の透過を遮るための複数の遮光パターン（例えばクロム膜）ＬＳとを有している。
【００８７】
フォトマスクＰＭ１には、ゲート電極のパターンに対応する位置に遮光部などが位置するように複数の遮光パターンＬＳが形成される。
【００８８】
例えば遮光部ＬＳ１は、第１パターン部分ＬＳ１ａと、第２パターン部分ＬＳ１ｂと、第３パターン部分ＬＳ１ｃと、第４パターン部分ＬＤ１ｄとから構成される。第１パターン部分ＬＳ１ａは、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１の部分に対応している。第２パターン部分ＬＳ１ｂは、転送用トランジスタＡＴ２のゲート電極ＧＥ４の部分に対応している。第３パターン部分ＬＳ１ｃは、第１パターン部分ＬＳ１ａと第２パターン部分ＬＳ１ｂとに挟まれる部分に対応している。第４パターン部分ＬＳ１ｄは、隣接するゲート電極ＧＥ１の間の部分に対応している。第１パターン部分ＬＳ１ａおよび第３パターン部分ＬＳ１ｃには、ゲート電極ＧＥ１の切欠部分に対応するように切欠を有している。
【００８９】
また、遮光部ＬＳ２は、第１パターン部分ＬＳ２ａと、第２パターン部分ＬＳ２ｂと、第３パターン部分ＬＳ２ｃと、第４パターン部分ＬＳ２ｄとから構成される。第１パターン部分ＬＳ２ａは、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２の部分に対応している。第２パターン部分ＬＳ２ｂは、転送用トランジスタＡＴ１のゲート電極ＧＥ３の部分に対応している。第３パターン部分ＬＳ２ｃは、第１パターン部分ＬＳ２ａと第２パターン部分ＬＳ２ｂとに挟まれる部分に対応している。第４パターン部分ＬＳ２ｄは、隣接するゲート電極ＧＥ２の間の部分に対応している。第１パターン部分ＬＳ２ａおよび第３パターン部分ＬＳ２ｃには、ゲート電極ＧＥ２の切欠が形成される部分に対応するように切欠を有している。
【００９０】
続いて、フォトレジストＰＲに、図１２に示すフォトマスクＰＭ２のパターンを露光する（２回目の露光）。このフォトマスクＰＭ２は、露光光を透過する基板ＴＳと、その基板ＴＳ上に形成された、露光光の透過を遮るための複数の遮光パターン（例えばクロム膜）ＬＳとを有している。
【００９１】
フォトマスクＰＭ２には、例えばフォトマスクＰＭ１に形成された遮光部ＬＳ１の第３パターン部分ＬＳ１ｃと第４パターン部分ＬＳ１ｄ、および遮光部ＬＳ２の第３パターン部分ＬＳ２ｃと第４パターン部分ＬＳ２ｄに対応する位置に開口部ＯＳが位置するように遮光パターンＬＳが形成される。開口部ＯＳは、例えば四角形状（短冊状、矩形状）である。
【００９２】
フォトマスクＰＭ１を用いた１回目の露光およびフォトマスクＰＭ２を用いた２回目の露光の後、フォトレジストＰＲが現像される。ここでは、フォトマスクＰＭ１を用いて１回目の露光を行い、フォトマスクＰＭ２を用いて２回目の露光を行ったが、フォトマスクＰＭ２を用いて１回目の露光を行い、フォトマスクＰＭ１を用いて２回目の露光を行ってもよい。
【００９３】
次に、図１３に示すように、上記の現像により、露光光が照射されたフォトレジストＰＲの領域を除去して、フォトレジストＰＲをパターニングする。これにより、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１の部分に対応したレジストパターンと、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２の部分に対応したレジストパターンと、転送用トランジスタＡＴ１のゲート電極（ＧＥ３）の部分に対応したレジストパターンと、転送用トランジスタＡＴ２のゲート電極（ＧＥ４）の部分に対応したレジストパターンとが形成される。
【００９４】
ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分に対応する位置のレジストパターンおよびゲート電極ＧＥ２のシェアードコンタクトホールＳＣ２が達する部分に対応する位置のレジストパターンは、それぞれ切欠を有している。また、各々のゲート電極ＧＥ１〜ＧＥ４のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。
【００９５】
このフォトレジストＰＲのパターニングをマスクとして、ゲート電極用導電膜ＧＥにエッチングを施す。これにより、ゲート電極用導電膜ＧＥがパターニングされて、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２、転送用トランジスタＡＴ１のゲート電極ＧＥ３、転送用トランジスタＡＴ２のゲート電極ＧＥ４などが形成される。この後、フォトレジストＰＲのパターンをアッシングなどにより除去する。
【００９６】
次に、図１４に示すように、ゲート電極ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の低濃度領域を形成する。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型低濃度領域とｐ型低濃度領域ＰＩＲＬとが形成される。
【００９７】
次に、図１５に示すように、ゲート電極ＧＥ１〜ＧＥ４上を覆うようにサイドウォール用の絶縁膜を形成する。この絶縁膜の材料としては、酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンを形成してもよい。この後、半導体基板ＳＢの主面が露出するまで全面エッチバックを施すことにより、ゲート電極ＧＥ１〜ＧＥ４の各々の側壁にサイドウォール用の絶縁膜が残存して、サイドウォールＳＷが形成される。
【００９８】
このサイドウォールＳＷとゲート電極ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の高濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型高濃度領域とｐ型高濃度領域ＰＩＲＨとが形成される。
【００９９】
このようにしてｎ型低濃度領域とｎ型高濃度領域とによりＬＤＤ（Lightly Doped Drain）構造を有するソース／ドレイン領域となるｎ型不純物領域ＮＩＲが形成される。また、ｐ型低濃度領域ＰＩＲＬとｐ型高濃度領域ＰＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｐ型不純物領域ＰＩＲが形成される。
【０１００】
次に、図１６に示すように、半導体基板ＳＢの主面上に高融点金属膜を形成し、熱処置を施すことにより、ゲート電極ＧＥ１〜ＧＥ４上および半導体基板ＳＢの主面上にシリサイド膜ＳＣＬを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はＮｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｈｆ、Ｖ、Ｅｒ、Ｉｒ、Ｙｂもしくはこれらから選択した２つ以上の材料を用いてもよい。
【０１０１】
次に、図１７に示すように、ゲート電極ＧＥ１〜ＧＥ４、サイドウォールＳＷなどを覆うように半導体基板ＳＢの主面上にライナー窒化膜ＬＮおよび酸化シリコンよりなる層間絶縁膜ＩＩ１を順に積層して形成する。
【０１０２】
次に、図１８に示すように、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１に、フォトリソグラフィ技術およびエッチング技術を用いてシェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを形成する。
【０１０３】
ここで、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。また、シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。
【０１０４】
次に、図１９に示すように、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込むように、例えばＣＶＤ（Chemical Vapor Deposition）によりタングステン（Ｗ）よりなる導電膜を層間絶縁膜ＩＩ１上に形成する。この後、層間絶縁膜ＩＩ１の表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込む、コンタクトプラグとしての導電膜ＰＬ１が形成される。
【０１０５】
この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図６に示す本実施の形態１によるＳＲＡＭのメモリセルが製造される。
【０１０６】
なお、本実施の形態１では、フォトレジストＰＲに対して２回の露光（フォトマスクＰＭ１を用いた１回目の露光とフォトマスクＰＭ２を用いた２回目の露光）を行い、そして現像を行うことによりフォトレジストＰＲをパターニングし、このレジストパターンをマスクとして、ゲート電極用導電膜ＧＥにエッチングを施したが、この方法に限定されるものではない。例えば、まず、第１フォトレジストに対して１回目の露光（フォトマスクＰＭ１を用いた露光）および現像を行うことにより第１レジストパターンを形成し、この第１レジストパターンをマスクとしてゲート電極用導電膜ＧＥをエッチングする。続いて、第１フォトレジストを除去した後、第２フォトレジストに対して２回目の露光（フォトマスクＰＭ２を用いた露光）および現像を行うことにより第２レジストパターンを形成し、この第２レジストパターンをマスクとしてゲート電極用導電膜ＧＥをエッチングしてもよい。
【０１０７】
このように、負荷用トランジスタＬＴ１のゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、平面視において、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行しているので、一方側壁Ｅ２と一方側壁Ｅ１とが同一線上に位置した場合よりも、シェアードコンタクトホールＳＣ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの接触面積を広くとることができる。また、負荷用トランジスタＬＴ１のゲート電極ＧＥ１を形成する際には、２回露光を用いてレジストパターンＰＲ１を形成している。これにより、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、平面視において、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行しても、先細り形状とならず、ゲート長方向に沿った一定の幅を有することができる。これは、負荷用トランジスタＬＴ２のゲート電極ＧＥ２のシェアードコンタクトホールＳＣ２が達する部分についても同じである。
【０１０８】
これらのことから、シェアードコンタクトホールＳＣ１，ＳＣ２の内部に埋め込まれる導電膜ＰＬ１と負荷用トランジスタＬＴ１，ＬＴ２のドレイン領域ＰＩＲとの導通、およびシェアードコンタクトホールＳＣ１，ＳＣ２の内部に埋め込まれる導電膜ＰＬ１と負荷用トランジスタＬＴ１，ＬＴ２のゲート電極ＧＥ１，ＧＥ２との導通を安定して得ることができる。
【０１０９】
（実施の形態２）
前述した実施の形態１によるＳＲＡＭのメモリセルを構成する各種トランジスタ（転送用トランジスタＡＴ１，ＡＴ２、駆動用トランジスタＤＴ１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２）では、例えば前述の図６および図９〜図１９を用いて説明したように、ゲート絶縁膜およびゲート電極を形成した後に、ソース／ドレイン領域を形成した。しかし、ソース／ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することもできる。ソース／ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することにより、ゲート電極をメタル材料のみで形成することが可能となり、ＳＲＡＭのメモリセルの高密度化に加えてＳＲＡＭのさらなる高速化を実現することができる。
【０１１０】
本実施の形態２によるＳＲＡＭのメモリセルの構成の一例を図２０〜図２２を用いて説明する。図２０は、前述の図３〜図５（前述した実施の形態１によるＳＲＡＭのメモリセルの平面レイアウト構成を示す概略平面図）のＡ−Ａ線に沿った概略断面図（負荷用トランジスタの概略断面図）、図２１は、前述の図３〜図５のＢ−Ｂ線に沿った概略断面図（駆動用トランジスタの概略断面図）、図２２は、前述の図３〜図５のＣ−Ｃ′線に沿った概略断面図（駆動用トランジスタと負荷用トランジスタの概略断面図）である。
【０１１１】
ここでは、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する各種トランジスタについて説明する。ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用することにより、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることができるので、電界効果トランジスタの駆動能力を上げることができる。
【０１１２】
本実施の形態２によるＳＲＡＭのメモリセルを構成する各種トランジスタと前述したＳＲＡＭのメモリセルを構成する各種トランジスタとが互いに相違する点は、主にゲート電極の構造である。以下に、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のそれぞれのゲート電極の構造、ならびにｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のそれぞれのゲート電極の構造について説明する。
【０１１３】
まず、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のそれぞれのゲート構造について図２１および図２２を用いて説明する。図２１および図２２には、駆動用トランジスタＤＴ１，ＤＴ２を記載するが、転送用トランジスタＡＴ１，ＡＴ２も同様である。
【０１１４】
図２１および図２２に示すように、半導体基板ＳＢの主面に形成されたｐ型ウェル領域ＰＷ１，ＰＷ２上には、酸化膜１ｓと高誘電体膜Ｈｎとの積層膜からなるゲート絶縁膜ＧＩｎが形成されている。酸化膜１ｓは、例えばＳｉＯ２膜である。半導体基板ＳＢと高誘電体膜Ｈｎとが直接接した場合、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の移動度が低下する恐れがあるが、半導体基板ＳＢと高誘電体膜Ｈｎとの間に酸化膜１ｓを介在させることにより、上記移動度の低下を防ぐことができる。高誘電体膜Ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望する転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜Ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。
【０１１５】
ゲート絶縁膜ＧＩｎ上には、キャップ膜Ｃｎが形成されている。このキャップ膜Ｃｎは、例えばＬａＯ膜であり、高誘電体膜Ｈｎを構成するハフニウム系絶縁膜に、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜Ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜Ｃｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜Ｃｎを構成する金属元素が全て高誘電体膜Ｈｎに添加される場合もある。
【０１１６】
キャップ膜Ｃｎ上には、複数の金属膜を積層したゲート電極ＧＥ１，ＧＥ２が形成されている。このゲート電極ＧＥ１，ＧＥ２は、例えば下層ゲート電極２Ｄと中層ゲート電極２Ｍと上層ゲート電極２Ｕとを積層した３層構造を有している。下層ゲート電極２Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極２Ｍは、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極２Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極ＧＥ１，ＧＥ２上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１１７】
次に、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のゲート構造について図２０および図２２を用いて説明する。
【０１１８】
図２０および図２２に示すように、半導体基板ＳＢの主面に形成されたｎ型ウェル領域ＮＷ上には、酸化膜１ｓと高誘電体膜Ｈｃとの積層膜からなるゲート絶縁膜ＧＩｃが形成されている。高誘電体膜Ｈｃとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。
【０１１９】
ゲート絶縁膜ＧＩｃ上には、ゲート電極ＧＥ１，ＧＥ２が形成されている。このゲート電極ＧＥ１，ＧＥ２は、例えば中層ゲート電極２Ｍと上層ゲート電極２Ｕとを積層した２層構造を有している。高誘電体膜Ｈｃ上に形成される中層ゲート電極２Ｍによって仕事関数を調整して、負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整することができる。ゲート電極ＧＥ１，ＧＥ２上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２０】
次に、本実施の形態２による半導体装置の製造方法について図２３〜図３２を用いて工程順に説明する。図２３〜図３２は、図２０および図２１の断面に対応する断面図である。
【０１２１】
まず、図２３に示すように、前述した実施の形態１と同様の製造工程によって、半導体基板ＳＢにｐ型ウェル領域ＰＷ１，ＰＷ２およびｎ型ウェル領域ＮＷを形成し、さらに、素子分離部および酸化膜１ｓを形成する。
【０１２２】
次に、半導体基板ＳＢの主面上に、例えばＨｆＯＮ膜３を形成する。ＨｆＯＮ膜３は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜３に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【０１２３】
続いて、窒化処理を施した後、ＨｆＯＮ膜３上に、例えばＬａＯ膜４（キャップ膜Ｃｎ）を堆積する。ＬａＯ膜４は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＬａＯ膜４上に、例えばＴｉＮ膜５を堆積する。ＴｉＮ膜５は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、ＴｉＮ膜５上に、例えば第１多結晶Ｓｉ膜６を堆積する。
【０１２４】
次に、図２４に示すように、ｎ型ウェルＮＷの第１多結晶Ｓｉ膜６、ＴｉＮ膜５、およびＬａＯ膜４を除去した後、半導体基板ＳＢの主面上に、例えば第２多結晶Ｓｉ膜７を堆積する。第２多結晶Ｓｉ膜７は、第１多結晶Ｓｉ膜６よりも厚く形成される。続いて、第２多結晶Ｓｉ膜７の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して、その表面を平坦化した後、例えば窒化シリコン、酸化シリコン、または酸窒化シリコンからなるダミー絶縁膜８を第２多結晶Ｓｉ膜７上に形成する。
【０１２５】
次に、図２５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜８、第２多結晶Ｓｉ膜７、第１多結晶Ｓｉ膜６、ＴｉＮ膜５、ＬａＯ膜４、ＨｆＯＮ膜３、および酸化膜１ｓを順次加工する。
【０１２６】
これにより、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３との積層膜からなるゲート絶縁膜、ＬａＯ膜４、ＴｉＮ膜５と第１多結晶Ｓｉ膜６と第２多結晶Ｓｉ膜（７）との積層膜からなるダミーゲート電極、およびダミー絶縁膜８により構成されるダミーゲートが形成される。また、負荷用トランジスタＬＴ１，ＬＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜７からなるダミーゲート電極、およびダミー絶縁膜８により構成されるダミーゲートが形成される。
【０１２７】
ここで、前述した実施の形態１において説明した２枚のフォトマスクＰＭ１，ＰＭ２を用いた２回露光により、フォトレジストはパターニングされる。これにより、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のダミーゲートの部分に対応したレジストパターンと、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタＡＴ１のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタＡＴ２のダミーゲートの部分に対応したレジストパターンとが形成される。
【０１２８】
負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のダミーゲートのシェアードコンタクトホールＳＣ１が達する部分に対応する位置のレジストパターン、および負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のダミーゲートのシェアードコンタクトホールＳＣ２が達する部分に対応する位置のレジストパターンは、それぞれ切欠部分を有している。また、各々のゲート電極ＧＥ１〜ＧＥ４のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。
【０１２９】
次に、図２６に示すように、各ダミーゲートのそれぞれの側壁にオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成された窒化シリコンまたは酸化シリコンからなり、その厚さは、例えば５ｎｍ程度である。
【０１３０】
続いて、ダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の低濃度領域を形成する。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型低濃度領域ＮＩＲＬとｐ型低濃度領域ＰＩＲＬとが形成される。
【０１３１】
次に、図２７に示すように、ダミーゲートの各々の側壁にオフセットサイドウォール９ａを介してサイドウォールＳＷを形成する。半導体基板ＳＢの主面上に、例えば酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンからなる絶縁膜を形成した後、半導体基板ＳＢの主面が露出するまで全面エッチバックを施すことにより、各ダミーゲートのそれぞれの側壁にサイドウォールＳＷが形成される。
【０１３２】
このサイドウォールＳＷとダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の高濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型高濃度領域ＮＩＲＨとｐ型高濃度領域ＰＩＲＨとが形成される。
【０１３３】
続いて、熱処理を行う。この熱処理により、ｎ型低濃度領域ＮＩＲＬおよびｎ型高濃度領域ＮＩＲＨに導入されたｎ型不純物が活性化され、ｐ型低濃度領域ＰＩＲＬおよびｐ型高濃度領域ＰＩＲＨに導入されたｐ型不純物が活性化される。このようにして、ｎ型低濃度領域ＮＩＲＬとｎ型高濃度領域ＮＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｎ型不純物領域ＮＩＲが形成される。また、ｐ型低濃度領域ＰＩＲＬとｐ型高濃度領域ＰＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｐ型不純物領域ＰＩＲが形成される。
【０１３４】
また、同時に、この熱処理により、ＬａＯ膜４からＬａがＨｆＯＮ膜３へ熱拡散して、ｐ型ウェル領域ＰＷ２のＨｆＯＮ膜３はＨｆＬａＯＮ膜３ｎ（高誘電体Ｈｎ）となる。このとき、ＬａＯ膜４が残るように熱処理を行っても良いが、ＬａＯ膜４のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜４が一部残る場合を図示している。
【０１３５】
次に、図２８に示すように、半導体基板ＳＢの主面上に高融点金属膜を形成し、熱処置を施すことにより、半導体基板ＳＢの主面上にシリサイド膜ＳＣＬを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はＮｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｈｆ、Ｖ、Ｅｒ、Ｉｒ、Ｙｂもしくはこれらから選択した２つ以上の材料を用いてもよい。
【０１３６】
次に、ダミーゲート、サイドウォールＳＷなどを覆うように半導体基板ＳＢの主面上にライナー窒化膜ＬＮおよび酸化シリコンよりなる層間絶縁膜ＩＩ１を順に積層して形成する。
【０１３７】
次に、図２９に示すように、第２多結晶Ｓｉ膜７が露出するまで、層間絶縁膜ＩＩ１、ライナー窒化膜ＬＮ、およびダミー絶縁膜８を、例えばＣＭＰ法を用いて研磨する。
【０１３８】
続いて、露出した第１多結晶Ｓｉ膜６および第２多結晶Ｓｉ膜７を除去する。これにより、ダミーゲートが形成された箇所には凹部１０が形成され、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域の凹部１０の底面にはＴｉＮ膜５が露出しており、負荷用トランジスタＬＴ１，ＬＴ２の形成領域の凹部１０の底面にはＨｆＯＮ膜３が露出している。
【０１３９】
次に、図３０に示すように、半導体基板ＳＢの主面上に、負荷用トランジスタＬＴ１，ＬＴ２の仕事関数を調整するための第１金属膜１１を堆積する。第１金属膜１１は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部１０の内部を完全に埋め込まない厚さである。続いて、第１金属膜１１上に、凹部１０の内部を埋め込むように第２金属膜１２を形成する。第２金属膜１２は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１４０】
次に、図３１に示すように、第１金属膜１１および第２金属膜１２を、例えばＣＭＰ法を用いて研磨することにより、凹部１０の内部に第１金属膜１１および第２金属膜１２を埋め込む。
【０１４１】
これにより、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域に、酸化膜１ｓとＨｆＬａＯ膜３ｎ（高誘電体膜Ｈｎ）との積層膜からなるゲート絶縁膜ＧＩｎ、ＬａＯ膜４（キャップ膜Ｃｎ）、およびＴｉＮ膜５（下層ゲート電極２Ｄ）と第１金属膜１１（中層ゲート電極２Ｍ）と第２金属膜１２（上層ゲート電極２Ｕ）との積層膜からなるゲート電極ＧＥ１，ＧＥ２により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、負荷用トランジスタＬＴ１，ＬＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３（高誘電体膜Ｈｃ）との積層膜からなるゲート絶縁膜ＧＩｃ、および第１金属膜１１（中層ゲート電極２Ｍ）と第２金属膜１２（上層ゲート電極２Ｕ）との積層膜からなるゲート電極ＧＥ１，ＧＥ２により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１４２】
次に、図３２に示すように、半導体基板ＳＢの主面上に層間絶縁膜ＩＩ１ａを形成した後、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１，ＩＩ１ａに、フォトリソグラフィ法およびドライエッチング法を用いてシェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを形成する。
【０１４３】
ここで、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。また、シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。
【０１４４】
次に、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込むように、例えばＣＶＤ法によりタングステン（Ｗ）よりなる導電膜を層間絶縁膜ＩＩ１ａ上に形成する。この後、層間絶縁膜ＩＩ１ａの表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込む、コンタクトプラグとしての導電膜ＰＬ１が形成される。
【０１４５】
この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図２０〜図２２に示す本実施の形態２によるＳＲＡＭのメモリセルが製造される。
【０１４６】
なお、本実施の形態２では、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域にＬａを含むキャップ膜Ｃｎを形成して、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を調整し、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧はゲート電極ＧＥ１，ＧＥ２を構成する第１金属膜１１により調整する構成としたが、これに限定されるものではない。例えば負荷用トランジスタＬＴ１，ＬＴ２の形成領域にＡｌを含むキャップ膜を形成して負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整し、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧はゲート電極ＧＥ１，ＧＥ２を構成する金属膜により調整する構成とすることができる。
【０１４７】
このように、本実施の形態２によれば、前述した実施の形態１の効果に加えて、各種トランジスタの各々のゲート電極がメタル材料のみで形成されるので、ＳＲＡＭのメモリセルの高密度化に加えてＳＲＡＭのさらなる高速化を実現することができる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４９】
本発明は、ゲート電極と不純物領域との双方に達するシェアードコンタクトを有する半導体装置に適用することができる。
【符号の説明】
【０１５０】
１ｓ 酸化膜
２Ｄ 下層ゲート電極
２Ｍ 中層ゲート電極
２Ｕ 上層ゲート電極
３ ＨｆＯＮ膜
３ｎ ＨｆＬａＯ膜
４ ＬａＯ膜
５ ＴｉＮ膜
６ 第１多結晶Ｓｉ膜
７ 第２多結晶Ｓｉ膜
８ ダミー絶縁膜
９ａ オフセットサイドウォール
１０ 凹部
１１ 第１金属膜
１２ 第２金属膜
ＡＴ１，ＡＴ２ 転送用トランジスタ
ＢＬ，／ＢＬ ビット線
ＢＬ１〜ＢＬ３ 絶縁膜
ＣＨ１〜ＣＨ１０ コンタクトホール
ＣＨＮ１，ＣＨＮ２ チャネル領域
ＣＬ１〜ＣＬ３ 導電膜
Ｃｎ キャップ膜
ＤＥｂ１ 仮想延長線
ＤＴ１，ＤＴ２ 駆動用トランジスタ
Ｅ１〜Ｅ５ 側壁
Ｅ１ａ，Ｅ３ａ 仮想延長線
Ｅａ１，Ｅａ２，Ｅｂ１〜Ｅｂ５ 側壁
Ｇ１〜Ｇ４ ゲート電極
ＧＥ ゲート電極用導電膜
ＧＥ１〜ＧＥ４ ゲート電極
ＧＩ ゲート絶縁膜
ＧＮＤ 接地電位
ＧＩｃ，ＧＩｎ ゲート絶縁膜
Ｈｃ，Ｈｎ 高誘電体膜
ＩＩ１〜ＩＩ４、ＩＩ１ａ 層間絶縁膜
Ｌ 距離
Ｌａ１，Ｌａ２，Ｌｂ１，Ｌｂ２ ゲート電極のゲート長方向に沿った幅
ＬＮ ライナー窒化膜
ＬＳ 遮光パターン
ＬＳ１，ＬＳ２ 遮光部
ＬＳ１ａ〜ＬＳ１ｄ，ＬＳ２ａ〜ＬＳ２ｄ パターン部分
ＬＴ１，ＬＴ２ 負荷用トランジスタ
ＭＣ メモリセル領域
Ｎ１，Ｎ２ 記憶ノード
ＮＩＲ ｎ型不純物領域
ＮＩＲＨ ｎ型高濃度領域
ＮＩＲＬ ｎ型低濃度領域
ＮＷ ｎ型ウェル領域
ＯＳ 開口部
ＰＩＲ ｐ型不純物領域
ＰＩＲＨ ｐ型高濃度領域
ＰＩＲＬ ｐ型低濃度領域
ＰＷ１，ＰＷ２ ｐ型ウェル領域
ＰＬ１，ＰＬ２ 導電膜
ＰＭ１，ＰＭ２ フォトマスク
ＰＲ フォトレジスト
ＰＷ１，ＰＷ２ ｐ型ウェル領域
Ｓａ，Ｓｂ１，Ｓｂ２ ２つのゲート電極間の距離
ＳＢ 半導体基板
ＳＣ，ＳＣ１，ＳＣ２ シェアードコンタクトホール
ＳＣＬ シリサイド膜
Ｓ／Ｄ 不純物領域
ＳＷ サイドウォール
ＴＩ 充填物
Ｔｒ１〜Ｔｒ４ 電界効果トランジスタ
ＴＲ 溝
ＴＳ 基板
Ｖｄｄ 電源電圧
ＶＨ１１〜ＶＨ１８、ＶＨ２１〜ＶＨ２４ ビアホール
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電界効果トランジスタを構成するゲート電極と基板に形成された不純物領域との双方に達するシェアードコンタクト（Shared Contact）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばゲート電極の一方の側壁はサイドウォールに覆われ、上記一方の側壁の反対側の他方の側壁はサイドウォールに覆われておらず、上記他方の側壁側において、ゲート電極の上面、側面およびソース／ドレイン領域はシリサイド層によって覆われることで電気的に接続され、シリサイド層にはノードコンタクト電極が電気的に接続された構造の電界効果トランジスタが特開２００９−１６４４８号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の高集積化に伴う要求から、半導体素子は可能な限り小さく設計することが望ましい。これはシェアードコンタクトにおいても同様である。例えばＳＲＡＭ（Static Random Access Memory）のメモリセル等のように、基板上に複数の電界効果トランジスタが近接して形成される集積回路では、各ゲート電極のそれぞれのゲート長方向に沿った幅の縮小、ゲート長方向に隣接するゲート電極間の距離の縮小、または基板に形成された不純物領域の平面サイズの縮小などによりシェアードコンタクトに要する面積の縮小を図っている。
【０００５】
しかし、シェアードコンタクトホールが達する基板に形成された不純物領域の平面サイズが縮小すると、シェアードコンタクトホールと上記不純物領域との接触面積が小さくなり、シェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続せずに導通が得られない、またはシェアードコンタクトホールの内部に埋め込む導電膜と上記不純物領域とが接続しても電気抵抗が増大するなどの接触不良の問題が発生する。その結果、所望する電界効果トランジスタの動作特性を得ることができず、シェアードコンタクトを有する半導体装置の製造歩留まりは低下する。
【０００６】
本発明の目的は、シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【０００９】
この実施の形態は、半導体基板の主面の第１領域に、第１電界効果トランジスタと、第２電界効果トランジスタと、第１電界効果トランジスタおよび第２電界効果トランジスタを覆う第１絶縁膜と、第１絶縁膜に形成され、第１電界効果トランジスタの第１ゲート電極と第２電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第１シェアードコンタクトホールとを有し、半導体基板の主面の第２領域に、第３電界効果トランジスタと、第４電界効果トランジスタと、第３電界効果トランジスタおよび第４電界効果トランジスタを覆う第２絶縁膜と、第２絶縁膜に形成され、第３電界効果トランジスタの第３ゲート電極と第４電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第２シェアードコンタクトホールとを有する半導体装置である。第１領域においては、第１ゲート電極と第２電界効果トランジスタの第２ゲート電極とは所定の距離を空けて平行に配置され、第１ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第１ゲート電極の第１シェアードコンタクトホールが達する部分の一方側壁と第１ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、第２領域においては、第３ゲート電極と第４電界効果トランジスタの第４ゲート電極とは所定の距離を空けて平行に配置され、第３ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、第３ゲート電極の第２シェアードコンタクトホールが達する部分の一方側壁が、平面視において第３ゲート電極のチャネル領域に位置する部分の一方側壁の仮想延長線よりも他方側壁側にずれて位置しており、第１領域における第１ゲート電極と第２ゲート電極とのピッチを、第２領域における第３ゲート電極と第４ゲート電極とのピッチよりも広く設定する。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
シェアードコンタクトの接触不良を防止して、半導体装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１によるシェアードコンタクトを用いた電界効果トランジスタの構成を説明する図であり、（ａ）は高速化が要求される回路（高速版回路）に形成される電界効果トランジスタの平面レイアウト図、（ｂ）は高密度化が要求される回路（高密度版回路）に形成される電界効果トランジスタの平面レイアウト図である。
【図２】本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。
【図３】本発明の実施の形態１によるＳＲＡＭメモリセルの各種メモリセルの平面レイアウト構成を示す概略平面図である。
【図４】図３にビット線のレイアウトを重ねて示す概略平面図である。
【図５】図４にワード線のレイアウトを重ねて示す概略平面図である。
【図６】図３〜図５のＡ−Ａ線に沿った概略断面図である。
【図７】本発明の実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図８】本発明の実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【図９】本発明の実施の形態１による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１１】本発明の実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【図１２】本発明の実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【図１３】図１０に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１５】図１４に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図９と同じ箇所の要部断面図である。
【図２０】本発明の実施の形態２による図５のＡ−Ａ線に沿った概略断面図（負荷用トランジスタの概略断面図）である。
【図２１】本発明の実施の形態２による図５のＢ−Ｂ線に沿った概略断面図（駆動用トランジスタの概略断面図）である。
【図２２】本発明の実施の形態２による図５のＣ−Ｃ′線に沿った概略断面図（駆動用トランジスタと負荷用トランジスタの概略断面図）である。
【図２３】（ａ）、（ｂ）は、本発明の実施の形態２による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図２４】（ａ）、（ｂ）は、図２３に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２５】（ａ）、（ｂ）は、図２４に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２６】（ａ）、（ｂ）は、図２５に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２７】（ａ）、（ｂ）は、図２６に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２８】（ａ）、（ｂ）は、図２７に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２９】（ａ）、（ｂ）は、図２８に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３０】（ａ）、（ｂ）は、図２９に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３１】（ａ）、（ｂ）は、図３０に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図３２】（ａ）、（ｂ）は、図３１に続く、半導体装置の製造工程中の図２３と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態１によるシェアードコンタクトを用いた電界効果トランジスタの構成について図１を用いて説明する。図１（ａ）は高速化が要求される回路（高速版回路）に形成される電界効果トランジスタの平面レイアウト図、図１（ｂ）は高密度化が要求される回路（高密度版回路）に形成される電界効果トランジスタの平面レイアウト図である。
【００１８】
半導体基板上に形成した複数の機能的回路から構成される半導体装置、例えはシステムオンチップ（ＳｏＣ：System on Chip）などでは、高速版回路と高密度版回路とが混載されており、各回路ではそれぞれの回路に要求される機能を満たすための各種半導体素子のレイアウト設計が行われている。
【００１９】
図１（ａ）は、高速版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。
【００２０】
半導体基板の主面に形成された電界効果トランジスタＴｒ１と、電界効果トランジスタＴｒ２とが所定の距離を隔てて配置されている。電界効果トランジスタＴｒ１のゲート電極Ｇ１のチャネル領域上および素子分離部上のゲート長方向に沿った幅Ｌａ１、ならびに電界効果トランジスタＴｒ２のゲート電極Ｇ２のチャネル領域上および素子分離部上のゲート長方向に沿った幅Ｌａ２はそれぞれ一定である。また、電界効果トランジスタＴｒ１のゲート電極Ｇ１および電界効果トランジスタＴｒ２のゲート電極Ｇ２はゲート幅方向に延在して、互いに平行となるように配置されている。上記ゲート電極Ｇ１の幅Ｌａ１と上記ゲート電極Ｇ２の幅Ｌａ２とは同じであってもよい。また、対向する電界効果トランジスタＴｒ１のゲート電極Ｇ１の側壁Ｅａ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２の側壁Ｅａ２との距離Ｓａは一定である。
【００２１】
また、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとを電気的に接続するために、電界効果トランジスタＴｒ１のゲート電極Ｇ１の素子分離部上に位置する部分と電界効果トランジスタＴｒ２のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成されている。
【００２２】
高速版回路では、電界効果トランジスタＴｒ１，Ｔｒ２に電流が多く流れることが要求されるため、ゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は細いことが望ましい。そこで、電界効果トランジスタＴｒ１，Ｔｒ２のそれぞれのゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は、例えば設計最小寸法（例えば３０ｎｍ）とする。
【００２３】
一方、高速版回路は、後述する高密度版回路よりもレイアウト設計に余裕があるので、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２とのピッチ（間隔）を後述する高密度版回路よりも広くとることが可能である。従って、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることができて、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００２４】
なお、電界効果トランジスタＴｒ１，Ｔｒ２のそれぞれのゲート電極Ｇ１，Ｇ２のゲート長方向に沿った幅Ｌａ１，Ｌａ２は、例えば設計最小寸法（例えば３０ｎｍ）としたが、設計最小寸法に限定されるものではなく、設計最小寸法よりも太くしてもよい。ゲート長方向に沿った幅Ｌａ１，Ｌａ２を太くしても電界効果トランジスタＴｒ１，Ｔｒ２のしきい値電圧の調整は可能であり、所望する動作特性を得ることができる。ただし、ゲート長方向に沿った幅Ｌａ１，Ｌａ２を太くすると素子間の特性ばらつきが生じる可能性はある。
【００２５】
図１（ｂ）は、高密度版回路に形成される電界効果トランジスタの平面レイアウト図の一例である。
【００２６】
前述した高速版回路と同様に、半導体基板の主面に形成された電界効果トランジスタＴｒ３と電界効果トランジスタＴｒ４とが所定の距離を隔てて配置されている。また、電界効果トランジスタＴｒ３のゲート電極Ｇ３および電界効果トランジスタＴｒ４のゲート電極Ｇ４はゲート幅方向に延在して、互いに平行となるように配置されている。
【００２７】
また、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとを電気的に接続するために、電界効果トランジスタＴｒ３のゲート電極Ｇ３の素子分離部上に位置する部分と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成されている。
【００２８】
ところで、高密度版回路では、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチ（間隔）を狭くすることが望ましい。また、電界効果トランジスタＴｒ３，Ｔｒ４のゲート電極Ｇ３，Ｇ４のそれぞれのゲート長方向に沿った幅は動作特性に応じて最適に設定されるため、最小設計寸法よりも太く設計される場合がある。このため、単純に上記ピッチが狭くなると、ソース／ドレイン領域を構成する不純物領域Ｓ／Ｄの平面サイズが小さくなるため、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積は小さくなる。
【００２９】
そこで、図１（ｂ）に示すように、電界効果トランジスタＴｒ３のゲート電極Ｇ３の平面視における形状を、前述した高速版回路に形成された電界効果トランジスタＴｒ１のゲート電極Ｇ１の平面視における形状と異なるものとした。すなわち、素子分離部上に位置するゲート電極Ｇ３の長辺方向（ゲート幅方向）の端部であって、シェアードコンタクトホールＳＣが達する部分には、電界効果トランジスタＴｒ４のゲート電極Ｇ４に対向する電界効果トランジスタＴｒ３のゲート電極Ｇ３の側壁に切欠が設けられている。つまり、上記ゲート電極Ｇ３は、平面視において互いに対向する一方側壁Ｅｂ１，Ｅｂ２と他方側壁Ｅｂ３，Ｅｂ４とを有しており、平面視においてゲート電極Ｇ３のシェアードコンタクトホールＳＣが達する部分の一方側壁Ｅｂ２が、シェアードコンタクトホールＳＣが達しない他の部分、例えばチャネル領域における部分の一方側壁Ｅｂ１の仮想延長線ＤＥｂ１よりも他方側壁Ｅｂ３，Ｅｂ４側に退行するように、ずれて位置している。
【００３０】
また、ゲート電極Ｇ３の切欠が設けられた部分（以下、切欠部分と記す）は先細りの形状とはなっておらず、切欠部分のゲート長方向に沿った幅は実質的に一定の幅をＬｂ１有している。
【００３１】
これにより、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のソース／ドレイン領域を構成する不純物領域Ｓ／Ｄとの双方に達するシェアードコンタクトホールＳＣが形成される領域では、電界効果トランジスタＴｒ３のゲート電極Ｇ３の切欠部分の側壁Ｅｂ２と、これに対向する電界効果トランジスタＴｒ４のゲート電極Ｇ４の側壁Ｅｂ５との距離Ｓｂ１が、電界効果トランジスタＴｒ３のゲート電極Ｇ３の切欠が設けられていない他の部分の側壁Ｅｂ１と、これに対向する電界効果トランジスタＴｒ４のゲート電極Ｇ４の側壁Ｅｂ５との距離Ｓｂ２よりも広くなる。従って、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることができて、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３２】
電界効果トランジスタＴｒ３のゲート電極３の切欠部分におけるゲート長方向に沿った幅Ｌｂ１は、当然に、電界効果トランジスタＴｒ３のゲート電極３の切欠が設けられていない他の部分におけるゲート長方向に沿った幅Ｌｂ２よりも細くなる。しかし、加工精度の問題等から切欠部分の幅Ｌｂ１は設計最小寸法と同じか、またはそれよりも太くし、切欠が設けられていない他の部分の幅Ｌｂ２は切欠部分の幅Ｌｂ１よりも５ｎｍ以上太くする。例えば切欠部分の幅Ｌｂ１を３０ｎｍ、切欠が設けられていない他の部分の幅Ｌｂ２を３５〜４０ｎｍとする。
【００３３】
このように、本実施の形態１によれば、高速版回路では、電界効果トランジスタＴｒ１のゲート電極Ｇ１と電界効果トランジスタＴｒ２のゲート電極Ｇ２とのピッチを高密度版回路よりも大きくして、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることにより、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３４】
一方、高密度版回路では、電界効果トランジスタＴｒ３のゲート電極Ｇ３と電界効果トランジスタＴｒ４のゲート電極Ｇ４とのピッチは高速版回路よりも小さくなるが、シェアードコンタクトホールＳＣが達する部分のゲート電極Ｇ３に切欠を設けて、シェアードコンタクトホールＳＣと不純物領域Ｓ／Ｄとの接触面積を広くとることにより、シェアードコンタクトホールＳＣの内部に埋め込まれる導電膜と不純物領域Ｓ／Ｄとの導通を安定して得ることができる。
【００３５】
次に、本願発明をＳＲＡＭ（Static Random Access Memory）のメモリセルに適用した場合について説明する。ＳＲＡＭは、その書き込みおよび読み出しの高速性から、種々の演算装置などにおける主記憶装置として利用価値が高い。一方で、１ビットの情報を記憶する１ビットセル（単位ユニット）あたりに６素子（電界効果トランジスタ）を要することから、集積化には向かないとされていた。しかし、高密度化を実現することのできる製造技術の一つとして、配線の簡略化を実現することのできるシェアードコンタクトが採用されている。
【００３６】
図２は、ＳＲＡＭの１ビット分のメモリセル（１ビットセル）の等価回路図である。ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭのメモリセルは、例えば完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルである。
【００３７】
このＳＲＡＭではマトリックス（行列）状に配置された相捕型データ線（ビット線）ＢＬ，／ＢＬとワード線ＷＬとの交差部にメモリセルが配置される。このメモリセルは一対のインバータ回路からなるフリップフロップ回路および２個の情報転送用トランジスタＡＴ１，ＡＴ２で構成されている。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００３８】
一対の転送用トランジスタＡＴ１，ＡＴ２の各々は、例えばｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳと記す）よりなっている。転送用トランジスタＡＴ１のソース／ドレインの一方が記憶ノードＮ１に電気的に接続されており、ソース／ドレインの他方はビット線／ＢＬに電気的に接続されている。また、転送用トランジスタＡＴ２のソース／ドレインの一方は記憶ノードＮ２に電気的に接続されており、ソース／ドレインの他方はビット線ＢＬに電気的に接続されている。また、転送用トランジスタＡＴ１，ＡＴ２の各々のゲートはワード線ＷＬに電気的に接続されている。このワード線ＷＬにより転送用トランジスタＡＴ１，ＡＴ２の導通、非導通状態が制御される。
【００３９】
インバータ回路は１個の駆動用トランジスタＤＴ１（もしくはＤＴ２）および１個の負荷用トランジスタＬＴ１（もしくはＬＴ２）で構成されている。
【００４０】
一対の駆動用トランジスタＤＴ１，ＤＴ２の各々は、例えばｎＭＩＳよりなっている。一対の駆動用トランジスタＤＴ１，ＤＴ２の各々のソースは接地電位ＧＮＤに電気的に接続されている。また、駆動用トランジスタＤＴ１のドレインは記憶ノードＮ１に電気的に接続されており、駆動用トランジスタＤＴ２のドレインは記憶ノードＮ２に電気的に接続されている。さらに、駆動用トランジスタＤＴ１のゲートは記憶ノードＮ２に電気的に接続されており、駆動用トランジスタＤＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００４１】
一対の負荷用トランジスタＬＴ１，ＬＴ２の各々は、例えばｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳと記す）よりなっている。一対の負荷用トランジスタＬＴ１，ＬＴ２の各々のソースは電源電圧Ｖｄｄに電気的に接続されている。また、負荷用トランジスタＬＴ１のドレインは記憶ノードＮ１に電気的に接続されており、負荷用トランジスタＬＴ２のドレインは記憶ノードＮ２に電気的に接続されている。また、負荷用トランジスタＬＴ１のゲートは記憶ノードＮ２に電気的に接続されており、負荷用トランジスタＬＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００４２】
このメモリセルにデータを書き込むときは、ワード線ＷＬが選択されて転送用トランジスタＡＴ１，ＡＴ２が導通状態とされ、所望の論理値に応じてビット線対ＢＬ，／ＢＬに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。また、このメモリセルからデータを読み出すときは、転送用トランジスタＡＴ１，ＡＴ２が導通状態とされ、記憶ノードＮ１，Ｎ２の電位がビット線ＢＬ，／ＢＬに伝達される。
【００４３】
本実施の形態１による半導体装置の構成においては、負荷用トランジスタＬＴ１のゲート電極と負荷用トランジスタＬＴ２のドレイン領域とがシェアードコンタクトによる互いに電気的に接続されており、負荷用トランジスタＬＴ２のゲート電極と負荷用トランジスタＬＴ１のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。
【００４４】
図３〜図５は、本実施の形態１によるＳＲＡＭのメモリセルの平面レイアウト構成を示す概略平面図である。図３は、メモリセルを構成する各種トランジスタ（転送用トランジスタＡＴ１，ＡＴ２、駆動用トランジスタＤＴ１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２）の平面レイアウト構造を示す概略平面図、図４は、図３にビット線のレイアウトを重ねて示す概略平面図、図５は、さらに図４にワード線のレイアウトを重ねて示す概略平面図である。また、図６は、図５のＡ−Ａ線に沿った概略断面図である。
【００４５】
図３〜図６に示すように、半導体基板ＳＢの主面には、例えばＳＴＩ（Shallow Trench Isolation）よりなる素子分離部が形成されている。この素子分離部は、半導体基板ＳＢの主面に形成された分離用の溝ＴＲと、その溝ＴＲ内に埋め込まれた酸化シリコンよりなる充填物ＴＩとを有している。
【００４６】
この素子分離溝により分離された半導体基板ＳＢの主面に、複数のメモリセルが形成されている。１つのメモリセル領域ＭＣ（図３〜図５中の破線で囲った領域）には、一対の駆動用トランジスタＤＴ１，ＤＴ２、一対の転送用トランジスタＡＴ１，ＡＴ２、および一対の負荷用トランジスタＬＴ１，ＬＴ２が形成されている。
【００４７】
一対の駆動用トランジスタＤＴ１，ＤＴ２と一対の転送用トランジスタＡＴ１，ＡＴ２との各々は、例えばｎＭＩＳによりなっており、半導体基板ＳＢの主面のｐ型ウェル領域ＰＷ１，ＰＷ２に形成されている。また、一対の負荷用トランジスタＬＴ１，ＬＴ２の各々は、例えばｐＭＩＳよりなっており、半導体基板ＳＢの主面のｎ型ウェル領域ＮＷに形成されている。
【００４８】
駆動用トランジスタＤＴ１は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ１とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ１内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ１は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００４９】
駆動用トランジスタＤＴ２は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ２とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ２内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ２は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５０】
転送用トランジスタＡＴ１は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ３とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ１内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ３は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５１】
転送用トランジスタＡＴ２は、一対のソース／ドレイン領域となる一対のｎ型不純物領域ＮＩＲ，ＮＩＲと、ゲート電極ＧＥ４とを有している。一対のｎ型不純物領域ＮＩＲ，ＮＩＲの各々は、ｐ型ウェル領域ＰＷ２内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ４は、一対のｎ型不純物領域ＮＩＲ，ＮＩＲに挟まれるチャネル領域上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５２】
負荷用トランジスタＬＴ１は、一対のソース／ドレイン領域となる一対のｐ型不純物領域ＰＩＲ，ＰＩＲと、ゲート電極ＧＥ１とを有している。一対のｐ型不純物領域ＰＩＲ，ＰＩＲの各々は、ｎ型ウェル領域ＮＷ内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ１は、一対のｐ型不純物領域ＰＩＲ，ＰＩＲに挟まれるチャネル領域ＣＨＮ１上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５３】
負荷用トランジスタＬＴ２は、一対のソース／ドレイン領域となる一対のｐ型不純物領域ＰＩＲ，ＰＩＲと、ゲート電極ＧＥ２とを有している。一対のｐ型不純物領域ＰＩＲ，ＰＩＲの各々は、ｎ型ウェル領域ＮＷ内の半導体基板ＳＢの主面に互いに間隔をあけて形成されている。ゲート電極ＧＥ２は、一対のｐ型不純物領域ＰＩＲ，ＰＩＲに挟まれるチャネル領域ＣＨＮ２上にゲート絶縁膜（図示せず）を挟んで形成されている。
【００５４】
駆動用トランジスタＤＴ１のドレイン領域と転送用トランジスタＡＴ１の一対のソース／ドレイン領域の一方とは、同一のｎ型不純物領域ＮＩＲにより形成されている。また、駆動用トランジスタＤＴ２のドレイン領域と転送用トランジスタＡＴ２の一対のソース／ドレイン領域の一方とは、互いに同一のｎ型不純物領域ＮＩＲにより形成されている。
【００５５】
駆動用トランジスタＤＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ１のゲート電極ＧＥ１とは、互いに同一の導電膜により形成されている。また、駆動用トランジスタＤＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ２のゲート電極ＧＥ２とは、互いに同一の導電膜により形成されている。
【００５６】
主に図６に示すように、これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極、ソース／ドレイン領域に接するようにシリサイド膜ＳＣＬが形成されている。また、これらのトランジスタＤＴ１，ＤＴ２，ＡＴ１，ＡＴ２，ＬＴ１，ＬＴ２の各々のゲート電極、ソース／ドレイン領域などを覆うように半導体基板ＳＢ上にライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１が順に積層して形成されている。ここで、層間絶縁膜ＩＩ１は、例えば酸化シリコンよりなる。ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、複数のコンタクトホールＣＨ１〜ＣＨ１０および複数のシェアードコンタクトホールＳＣ１，ＳＣ２が形成されている。
【００５７】
主に図３に示すように、具体的には、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、駆動用トランジスタＤＴ１，ＤＴ２の各々のソース領域に達するコンタクトホールＣＨ１，ＣＨ２が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース／ドレイン領域の一方（駆動用トランジスタＤＴ１，ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ３，ＣＨ４が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、転送用トランジスタＡＴ１，ＡＴ２の各々の一対のソース／ドレイン領域の他方に達するコンタクトホールＣＨ５，ＣＨ６が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ１，ＬＴ２の各々のソース領域に達するコンタクトホールＣＨ７，ＣＨ８が形成されている。
【００５８】
また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。また、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１には、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【００５９】
主に図６に示すように、上記の複数のコンタクトホールＣＨ１〜ＣＨ１０およびシェアードコンタクトホールＳＣ１，ＳＣ２の各々の内部には導電膜ＰＬ１（図６）が充填されている。層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１と層間絶縁膜ＩＩ２とが順に積層して形成されている。ここで、絶縁膜ＢＬ１は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ２は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ１および層間絶縁膜ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電膜（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電膜ＣＬ１により導電膜パターンが構成されている。
【００６０】
主に図３に示すように、この導電膜ＣＬ１によりシェアードコンタクトホールＳＣ１内の導電膜ＰＬ１とコンタクトホールＣＨ４内の導電膜ＰＬ１とが電気的に接続されている。これにより、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と、負荷用トランジスタＬＴ２のドレイン領域と、駆動用トランジスタＤＴ２のドレイン領域と、転送用トランジスタＡＴ２の一対のソース／ドレイン領域の一方とが電気的に接続されている。
【００６１】
また、導電膜ＣＬ１によりシェアードコンタクトホールＳＣ２内の導電膜ＰＬ１とコンタクトホールＣＨ３内の導電膜ＰＬ１とが電気的に接続されている。これにより、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と、負荷用トランジスタＬＴ１のドレイン領域と、駆動用トランジスタＤＴ１のドレイン領域と、転送用トランジスタＡＴ１の一対のソース／ドレイン領域の一方とが電気的に接続されている。
【００６２】
また、コンタクトホールＣＨ１，ＣＨ２，ＣＨ５〜ＣＨ１０の各々の内部の導電膜ＰＬ１も個別に導電膜ＣＬ１と電気的に接続されている。
【００６３】
主に図６に示すように、層間絶縁膜ＩＩ２上には、絶縁膜ＢＬ２と層間絶縁膜ＩＩ３とが順に積層して形成されている。ここで、絶縁膜ＢＬ２は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ３は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ２および層間絶縁膜ＩＩ３には複数のビアホールＶＨ１１〜ＶＨ１８が形成されており、複数のビアホールＶＨ１１〜ＶＨ１８の各々に連通するように層間絶縁膜ＩＩ３の表面に導電膜埋め込み用の溝が形成されている。
【００６４】
複数のビアホールＶＨ１１〜ＶＨ１８の各々には、導電膜ＰＬ２が埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜（第２メタル層）ＣＬ２の各々が埋め込まれている。これら複数の導電膜ＣＬ２により導電膜パターンが形成されている。
【００６５】
主に図４に示すように、ビアホールＶＨ１３およびコンタクトホールＣＨ５を介して転送用トランジスタＡＴ１の一対のソース／ドレイン領域の他方の電気的に接続される導電膜ＣＬ２はビット線／ＢＬとして機能する。また、ビアホールＶＨ１４およびコンタクトホールＣＨ６を介して転送用トランジスタＡＴ２の一対のソース／ドレイン領域の他方に電気的に接続される導電膜ＣＬ２はビット線ＢＬとして機能する。また、ビアホールＶＨ１５およびコンタクトホールＣＨ７を介して負荷用トランジスタＬＴ１のソース領域に電気的に接続され、かつビアホールＶＨ１６およびコンタクトホールＣＨ８を介して負荷用トランジスタＬＴ２のソース領域に電気的に接続される導電膜ＣＬ２は電源（Ｖｄｄ）線として機能する。これらのビット線ＢＬ，／ＢＬおよび電源（Ｖｄｄ）線は、図中縦方向に沿って互いに並走するように延びている。
【００６６】
また、ビアホールＶＨ１１，ＶＨ１２，ＶＨ１７，ＶＨ１８の各々の内部の導電膜ＰＬ２も個別に導電膜ＣＬ２と電気的に接続されている。
【００６７】
主に図６に示すように、層間絶縁膜ＩＩ３上には、絶縁膜ＢＬ３と層間絶縁膜ＩＩ４とが順に積層して形成されている。ここで、絶縁膜ＢＬ３は、例えば窒化シリコン、炭化シリコン、炭酸化シリコンもしくは炭窒化シリコンよりなり、層間絶縁膜ＩＩ４は、例えば酸化シリコンよりなる。この絶縁膜ＢＬ３および層間絶縁膜ＩＩ４には複数のビアホールＶＨ２１〜ＶＨ２４（図５）が形成されており、複数のビアホールＶＨ２１〜ＶＨ２４の各々に連通するように層間絶縁膜ＩＩ４の表面に導電膜埋め込み用の溝が形成されている。
【００６８】
複数のビアホールＶＨ２１〜ＶＨ２４の各々には、導電膜（図示せず）が埋め込まれている。また、複数の導電膜埋め込み用の溝の各々には、複数の導電膜（第３メタル層）ＣＬ３の各々が埋め込まれている。これら複数の導電膜ＣＬ３により導電膜パターンが形成されている。
【００６９】
主に図５に示すように、ビアホールＶＨ２１、ビアホールＶＨ１１およびコンタクトホールＣＨ１を介して駆動用トランジスタＤＴ１のソース領域に電気的に接続される導電膜ＣＬ３はＧＮＤ線として機能する。また、ビアホールＶＨ２２、ビアホールＶＨ１２およびコンタクトホールＣＨ２を介して駆動用トランジスタＤＴ２のソース領域に電気的に接続される導電膜ＣＬ３はＧＮＤ線として機能する。また、ビアホールＶＨ２３、ビアホールＶＨ１７およびコンタクトホールＣＨ９を介して転送用トランジスタＡＴ１のゲート電極ＧＥ３に電気的に接続され、かつビアホールＶＨ２４、ビアホールＶＨ１８およびコンタクトホールＣＨ１０を介して転送用トランジスタＡＴ２のゲート電極ＧＥ４に電気的に接続される導電膜ＣＬ３はワード線ＷＬとして機能する。これらのＧＮＤ線およびワード線ＷＬは、図中横方向に沿って互いに並走するように延びている。
【００７０】
次に、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトの構成を説明する。図７は、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す概略平面図である。
【００７１】
図７に示すように、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。また。シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域（ｐ型不純物領域）ＰＩＲとの双方に達している。
【００７２】
ゲート電極ＧＥ１は、平面視において互いに対向する一方側壁Ｅ１，Ｅ２と他方側壁Ｅ３，Ｅ４とを有している。平面視においてゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の一方側壁Ｅ２が、ゲート電極ＧＥ１の負荷用トランジスタＬＴ１のチャネル領域ＣＨＮ１上に位置する部分の一方側壁Ｅ１の仮想延長線Ｅ１ａ上よりも他方側壁Ｅ３，Ｅ４側にずれて位置している。
【００７３】
上記の一方側壁Ｅ１の仮想延長線Ｅ１ａに対する一方側壁Ｅ２の位置ずれは、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が合する部分に切欠を設けることにより生じている。つまり、平面視においてゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して上記の他方側壁Ｅ３側に退行するような切欠を有している。
【００７４】
また、一方側壁Ｅ２は一方側壁Ｅ１と実質的に平行である。また、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４とゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の他方側壁Ｅ３とは実質的に同一直線上に位置している。また、平面視において負荷用トランジスタＬＴ２のドレイン領域（ｐ型不純物領域）ＰＩＲの端部と一方側壁Ｅ２との最短の距離Ｌは５ｎｍ以上であることが好ましい。
【００７５】
また、ゲート電極ＧＥ１の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタＡＴ２のゲート電極ＧＥ４と対向するゲート電極ＧＥ１の切欠部分の端部の側壁Ｅ５は、ゲート長方向に沿って平行に形成されている。ゲート電極ＧＥ１の一方側壁Ｅ２と他方側壁Ｅ４との距離、すなわちゲート電極ＧＥ１の切欠部分におけるゲート長方向の幅は、実質的に一定である。
【００７６】
また、ゲート電極ＧＥ２もゲート電極ＧＥ１と同様の構成を有している。
【００７７】
次に、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトの構成の他の例を説明する。前述の図７に示したＳＲＡＭのメモリセルにおいては、ゲート電極ＧＥ１（またはＧＥ２）のシェアードコンタクトホールＳＣ１（またはＳＣ２）が達する部分の他方側壁Ｅ４が、ゲート電極ＧＥ１（またはＧＥ２）のチャネル領域ＣＨＮ１（またはＣＨＮ２）上に位置する部分の他方側壁Ｅ３と同一直線上にある場合について説明した。しかし、本願発明は、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は他方側壁Ｅ３と同一直線上にある必要はない。そこで、ここでは、ゲート電極ＧＥ１の他方側壁Ｅ４が他方側壁Ｅ３の仮想延長線Ｅ３ａから一方側壁Ｅ２側（対向するゲート電極ＧＥ２）とは反対側へずれた場合について説明する。
【００７８】
図８は、本実施の形態１によるＳＲＡＭのメモリセルにおけるシェアードコンタクトホール付近を拡大して示す他の例の概略平面図である。
【００７９】
図８に示すように、他の例のＳＲＡＭのメモリセルは、前述の図７に示したＳＲＡＭのメモリセルの構成と比較して、他方側壁Ｅ４が他方側壁Ｅ３の仮想延長線Ｅ３ａからはずれている点において異なる。
【００８０】
ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分の他方側壁Ｅ４は、ゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の他方側壁Ｅ３の仮想延長線Ｅ３ａから一方側壁Ｅ２側（対向するゲート電極ＧＥ２）とは反対側にずれて位置し、かつ他方側壁Ｅ３に対して平行に延びていない。
【００８１】
また、ゲート電極ＧＥ１の切欠部分の幅Ｄ１は、ゲート電極ＧＥ１のチャネル領域ＣＨＮ１上の部分の幅Ｄ２よりも細くなっている。また、ゲート電極ＧＥ１の切欠部分の端部は先細りの形状とはなっておらず、転送用トランジスタＡＴ２のゲート電極ＧＥ４と対向するゲート電極ＧＥ１の切欠部分の端部の側壁Ｅ５は、ゲート長方向に沿って平行に形成されている。また、ゲート電極ＧＥ２もゲート電極ＧＥ１と同様の構成を有している。これ以外の構成については、前述の図７に示したＳＲＡＭのメモリセルの構成とほぼ同じである。
【００８２】
次に、本実施の形態１による半導体装置の製造方法について図９〜図１９を用いて工程順に説明する。
【００８３】
図９、図１０、および図１３〜図１９は、本実施の形態１による半導体装置の製造方法を工程順に示す要部断面図であり、図６の断面に対応する断面図である。図１１および図１２は、本実施の形態１による半導体装置の製造方法に用いるフォトマスクの構成を概略的に示す平面図である。
【００８４】
まず、図９に示すように、半導体基板ＳＢの主面に分離用の溝ＴＲを形成し、その溝ＴＲ内に酸化シリコンよりなる充填物ＴＩを埋め込むことによりＳＴＩよりなる素子分離部を形成する。また、ここでは図示は省略するが、半導体基板ＳＢにｐ型ウェルＰＷ１，ＰＷ２およびｎ型ウェルＮＷを形成する。
【００８５】
次に、図１０に示すように、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩとゲート電極用導電膜ＧＥを形成する。続いて、このゲート電極用導電膜ＧＥ上に、例えばポジ型のフォトレジストＰＲを塗布する。
【００８６】
このフォトレジストＰＲに、図１１に示すフォトマスクＰＭ１のパターンを露光する（１回目の露光）。このフォトマスクＰＭ１は、露光光を透過する基板ＴＳと、その基板ＴＳ上に形成された、露光光の透過を遮るための複数の遮光パターン（例えばクロム膜）ＬＳとを有している。
【００８７】
フォトマスクＰＭ１には、ゲート電極のパターンに対応する位置に遮光部などが位置するように複数の遮光パターンＬＳが形成される。
【００８８】
例えば遮光部ＬＳ１は、第１パターン部分ＬＳ１ａと、第２パターン部分ＬＳ１ｂと、第３パターン部分ＬＳ１ｃと、第４パターン部分ＬＤ１ｄとから構成される。第１パターン部分ＬＳ１ａは、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１の部分に対応している。第２パターン部分ＬＳ１ｂは、転送用トランジスタＡＴ２のゲート電極ＧＥ４の部分に対応している。第３パターン部分ＬＳ１ｃは、第１パターン部分ＬＳ１ａと第２パターン部分ＬＳ１ｂとに挟まれる部分に対応している。第４パターン部分ＬＳ１ｄは、隣接するゲート電極ＧＥ１の間の部分に対応している。第１パターン部分ＬＳ１ａおよび第３パターン部分ＬＳ１ｃには、ゲート電極ＧＥ１の切欠部分に対応するように切欠を有している。
【００８９】
また、遮光部ＬＳ２は、第１パターン部分ＬＳ２ａと、第２パターン部分ＬＳ２ｂと、第３パターン部分ＬＳ２ｃと、第４パターン部分ＬＳ２ｄとから構成される。第１パターン部分ＬＳ２ａは、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２の部分に対応している。第２パターン部分ＬＳ２ｂは、転送用トランジスタＡＴ１のゲート電極ＧＥ３の部分に対応している。第３パターン部分ＬＳ２ｃは、第１パターン部分ＬＳ２ａと第２パターン部分ＬＳ２ｂとに挟まれる部分に対応している。第４パターン部分ＬＳ２ｄは、隣接するゲート電極ＧＥ２の間の部分に対応している。第１パターン部分ＬＳ２ａおよび第３パターン部分ＬＳ２ｃには、ゲート電極ＧＥ２の切欠が形成される部分に対応するように切欠を有している。
【００９０】
続いて、フォトレジストＰＲに、図１２に示すフォトマスクＰＭ２のパターンを露光する（２回目の露光）。このフォトマスクＰＭ２は、露光光を透過する基板ＴＳと、その基板ＴＳ上に形成された、露光光の透過を遮るための複数の遮光パターン（例えばクロム膜）ＬＳとを有している。
【００９１】
フォトマスクＰＭ２には、例えばフォトマスクＰＭ１に形成された遮光部ＬＳ１の第３パターン部分ＬＳ１ｃと第４パターン部分ＬＳ１ｄ、および遮光部ＬＳ２の第３パターン部分ＬＳ２ｃと第４パターン部分ＬＳ２ｄに対応する位置に開口部ＯＳが位置するように遮光パターンＬＳが形成される。開口部ＯＳは、例えば四角形状（短冊状、矩形状）である。
【００９２】
フォトマスクＰＭ１を用いた１回目の露光およびフォトマスクＰＭ２を用いた２回目の露光の後、フォトレジストＰＲが現像される。ここでは、フォトマスクＰＭ１を用いて１回目の露光を行い、フォトマスクＰＭ２を用いて２回目の露光を行ったが、フォトマスクＰＭ２を用いて１回目の露光を行い、フォトマスクＰＭ１を用いて２回目の露光を行ってもよい。
【００９３】
次に、図１３に示すように、上記の現像により、露光光が照射されたフォトレジストＰＲの領域を除去して、フォトレジストＰＲをパターニングする。これにより、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１の部分に対応したレジストパターンと、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２の部分に対応したレジストパターンと、転送用トランジスタＡＴ１のゲート電極（ＧＥ３）の部分に対応したレジストパターンと、転送用トランジスタＡＴ２のゲート電極（ＧＥ４）の部分に対応したレジストパターンとが形成される。
【００９４】
ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分に対応する位置のレジストパターンおよびゲート電極ＧＥ２のシェアードコンタクトホールＳＣ２が達する部分に対応する位置のレジストパターンは、それぞれ切欠を有している。また、各々のゲート電極ＧＥ１〜ＧＥ４のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。
【００９５】
このフォトレジストＰＲのパターニングをマスクとして、ゲート電極用導電膜ＧＥにエッチングを施す。これにより、ゲート電極用導電膜ＧＥがパターニングされて、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のゲート電極ＧＥ１、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のゲート電極ＧＥ２、転送用トランジスタＡＴ１のゲート電極ＧＥ３、転送用トランジスタＡＴ２のゲート電極ＧＥ４などが形成される。この後、フォトレジストＰＲのパターンをアッシングなどにより除去する。
【００９６】
次に、図１４に示すように、ゲート電極ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の低濃度領域を形成する。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型低濃度領域とｐ型低濃度領域ＰＩＲＬとが形成される。
【００９７】
次に、図１５に示すように、ゲート電極ＧＥ１〜ＧＥ４上を覆うようにサイドウォール用の絶縁膜を形成する。この絶縁膜の材料としては、酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンを形成してもよい。この後、半導体基板ＳＢの主面が露出するまで全面エッチバックを施すことにより、ゲート電極ＧＥ１〜ＧＥ４の各々の側壁にサイドウォール用の絶縁膜が残存して、サイドウォールＳＷが形成される。
【００９８】
このサイドウォールＳＷとゲート電極ＧＥ１〜ＧＥ４などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の高濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型高濃度領域とｐ型高濃度領域ＰＩＲＨとが形成される。
【００９９】
このようにしてｎ型低濃度領域とｎ型高濃度領域とによりＬＤＤ（Lightly Doped Drain）構造を有するソース／ドレイン領域となるｎ型不純物領域ＮＩＲが形成される。また、ｐ型低濃度領域ＰＩＲＬとｐ型高濃度領域ＰＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｐ型不純物領域ＰＩＲが形成される。
【０１００】
次に、図１６に示すように、半導体基板ＳＢの主面上に高融点金属膜を形成し、熱処置を施すことにより、ゲート電極ＧＥ１〜ＧＥ４上および半導体基板ＳＢの主面上にシリサイド膜ＳＣＬを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はＮｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｈｆ、Ｖ、Ｅｒ、Ｉｒ、Ｙｂもしくはこれらから選択した２つ以上の材料を用いてもよい。
【０１０１】
次に、図１７に示すように、ゲート電極ＧＥ１〜ＧＥ４、サイドウォールＳＷなどを覆うように半導体基板ＳＢの主面上にライナー窒化膜ＬＮおよび酸化シリコンよりなる層間絶縁膜ＩＩ１を順に積層して形成する。
【０１０２】
次に、図１８に示すように、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１に、フォトリソグラフィ技術およびエッチング技術を用いてシェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを形成する。
【０１０３】
ここで、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。また、シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。
【０１０４】
次に、図１９に示すように、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込むように、例えばＣＶＤ（Chemical Vapor Deposition）によりタングステン（Ｗ）よりなる導電膜を層間絶縁膜ＩＩ１上に形成する。この後、層間絶縁膜ＩＩ１の表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込む、コンタクトプラグとしての導電膜ＰＬ１が形成される。
【０１０５】
この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図６に示す本実施の形態１によるＳＲＡＭのメモリセルが製造される。
【０１０６】
なお、本実施の形態１では、フォトレジストＰＲに対して２回の露光（フォトマスクＰＭ１を用いた１回目の露光とフォトマスクＰＭ２を用いた２回目の露光）を行い、そして現像を行うことによりフォトレジストＰＲをパターニングし、このレジストパターンをマスクとして、ゲート電極用導電膜ＧＥにエッチングを施したが、この方法に限定されるものではない。例えば、まず、第１フォトレジストに対して１回目の露光（フォトマスクＰＭ１を用いた露光）および現像を行うことにより第１レジストパターンを形成し、この第１レジストパターンをマスクとしてゲート電極用導電膜ＧＥをエッチングする。続いて、第１フォトレジストを除去した後、第２フォトレジストに対して２回目の露光（フォトマスクＰＭ２を用いた露光）および現像を行うことにより第２レジストパターンを形成し、この第２レジストパターンをマスクとしてゲート電極用導電膜ＧＥをエッチングしてもよい。
【０１０７】
このように、負荷用トランジスタＬＴ１のゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、平面視において、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行しているので、一方側壁Ｅ２と一方側壁Ｅ１とが同一線上に位置した場合よりも、シェアードコンタクトホールＳＣ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの接触面積を広くとることができる。また、負荷用トランジスタＬＴ１のゲート電極ＧＥ１を形成する際には、２回露光を用いてレジストパターンＰＲ１を形成している。これにより、ゲート電極ＧＥ１のシェアードコンタクトホールＳＣ１が達する部分は、平面視において、その部分の一方側壁Ｅ２が一方側壁Ｅ１の仮想延長線Ｅ１ａに対して他方側壁Ｅ３側に退行しても、先細り形状とならず、ゲート長方向に沿った一定の幅を有することができる。これは、負荷用トランジスタＬＴ２のゲート電極ＧＥ２のシェアードコンタクトホールＳＣ２が達する部分についても同じである。
【０１０８】
これらのことから、シェアードコンタクトホールＳＣ１，ＳＣ２の内部に埋め込まれる導電膜ＰＬ１と負荷用トランジスタＬＴ１，ＬＴ２のドレイン領域ＰＩＲとの導通、およびシェアードコンタクトホールＳＣ１，ＳＣ２の内部に埋め込まれる導電膜ＰＬ１と負荷用トランジスタＬＴ１，ＬＴ２のゲート電極ＧＥ１，ＧＥ２との導通を安定して得ることができる。
【０１０９】
（実施の形態２）
前述した実施の形態１によるＳＲＡＭのメモリセルを構成する各種トランジスタ（転送用トランジスタＡＴ１，ＡＴ２、駆動用トランジスタＤＴ１，ＤＴ２、負荷用トランジスタＬＴ１，ＬＴ２）では、例えば前述の図６および図９〜図１９を用いて説明したように、ゲート絶縁膜およびゲート電極を形成した後に、ソース／ドレイン領域を形成した。しかし、ソース／ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することもできる。ソース／ドレイン領域を形成した後に、ゲート絶縁膜およびゲート電極を形成することにより、ゲート電極をメタル材料のみで形成することが可能となり、ＳＲＡＭのメモリセルの高密度化に加えてＳＲＡＭのさらなる高速化を実現することができる。
【０１１０】
本実施の形態２によるＳＲＡＭのメモリセルの構成の一例を図２０〜図２２を用いて説明する。図２０は、前述の図３〜図５（前述した実施の形態１によるＳＲＡＭのメモリセルの平面レイアウト構成を示す概略平面図）のＡ−Ａ線に沿った概略断面図（負荷用トランジスタの概略断面図）、図２１は、前述の図３〜図５のＢ−Ｂ線に沿った概略断面図（駆動用トランジスタの概略断面図）、図２２は、前述の図３〜図５のＣ−Ｃ′線に沿った概略断面図（駆動用トランジスタと負荷用トランジスタの概略断面図）である。
【０１１１】
ここでは、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する各種トランジスタについて説明する。ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用することにより、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることができるので、電界効果トランジスタの駆動能力を上げることができる。
【０１１２】
本実施の形態２によるＳＲＡＭのメモリセルを構成する各種トランジスタと前述したＳＲＡＭのメモリセルを構成する各種トランジスタとが互いに相違する点は、主にゲート電極の構造である。以下に、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のそれぞれのゲート電極の構造、ならびにｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のそれぞれのゲート電極の構造について説明する。
【０１１３】
まず、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のそれぞれのゲート構造について図２１および図２２を用いて説明する。図２１および図２２には、駆動用トランジスタＤＴ１，ＤＴ２を記載するが、転送用トランジスタＡＴ１，ＡＴ２も同様である。
【０１１４】
図２１および図２２に示すように、半導体基板ＳＢの主面に形成されたｐ型ウェル領域ＰＷ１，ＰＷ２上には、酸化膜１ｓと高誘電体膜Ｈｎとの積層膜からなるゲート絶縁膜ＧＩｎが形成されている。酸化膜１ｓは、例えばＳｉＯ２膜である。半導体基板ＳＢと高誘電体膜Ｈｎとが直接接した場合、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の移動度が低下する恐れがあるが、半導体基板ＳＢと高誘電体膜Ｈｎとの間に酸化膜１ｓを介在させることにより、上記移動度の低下を防ぐことができる。高誘電体膜Ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望する転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜Ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。
【０１１５】
ゲート絶縁膜ＧＩｎ上には、キャップ膜Ｃｎが形成されている。このキャップ膜Ｃｎは、例えばＬａＯ膜であり、高誘電体膜Ｈｎを構成するハフニウム系絶縁膜に、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜Ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜Ｃｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜Ｃｎを構成する金属元素が全て高誘電体膜Ｈｎに添加される場合もある。
【０１１６】
キャップ膜Ｃｎ上には、複数の金属膜を積層したゲート電極ＧＥ１，ＧＥ２が形成されている。このゲート電極ＧＥ１，ＧＥ２は、例えば下層ゲート電極２Ｄと中層ゲート電極２Ｍと上層ゲート電極２Ｕとを積層した３層構造を有している。下層ゲート電極２Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極２Ｍは、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極２Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極ＧＥ１，ＧＥ２上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１１７】
次に、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のゲート構造について図２０および図２２を用いて説明する。
【０１１８】
図２０および図２２に示すように、半導体基板ＳＢの主面に形成されたｎ型ウェル領域ＮＷ上には、酸化膜１ｓと高誘電体膜Ｈｃとの積層膜からなるゲート絶縁膜ＧＩｃが形成されている。高誘電体膜Ｈｃとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。
【０１１９】
ゲート絶縁膜ＧＩｃ上には、ゲート電極ＧＥ１，ＧＥ２が形成されている。このゲート電極ＧＥ１，ＧＥ２は、例えば中層ゲート電極２Ｍと上層ゲート電極２Ｕとを積層した２層構造を有している。高誘電体膜Ｈｃ上に形成される中層ゲート電極２Ｍによって仕事関数を調整して、負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整することができる。ゲート電極ＧＥ１，ＧＥ２上には、前述した実施の形態１のようなシリサイド膜は形成されていない。
【０１２０】
次に、本実施の形態２による半導体装置の製造方法について図２３〜図３２を用いて工程順に説明する。図２３〜図３２は、図２０および図２１の断面に対応する断面図である。
【０１２１】
まず、図２３に示すように、前述した実施の形態１と同様の製造工程によって、半導体基板ＳＢにｐ型ウェル領域ＰＷ１，ＰＷ２およびｎ型ウェル領域ＮＷを形成し、さらに、素子分離部および酸化膜１ｓを形成する。
【０１２２】
次に、半導体基板ＳＢの主面上に、例えばＨｆＯＮ膜３を形成する。ＨｆＯＮ膜３は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜３に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
【０１２３】
続いて、窒化処理を施した後、ＨｆＯＮ膜３上に、例えばＬａＯ膜４（キャップ膜Ｃｎ）を堆積する。ＬａＯ膜４は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＬａＯ膜４上に、例えばＴｉＮ膜５を堆積する。ＴｉＮ膜５は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、ＴｉＮ膜５上に、例えば第１多結晶Ｓｉ膜６を堆積する。
【０１２４】
次に、図２４に示すように、ｎ型ウェルＮＷの第１多結晶Ｓｉ膜６、ＴｉＮ膜５、およびＬａＯ膜４を除去した後、半導体基板ＳＢの主面上に、例えば第２多結晶Ｓｉ膜７を堆積する。第２多結晶Ｓｉ膜７は、第１多結晶Ｓｉ膜６よりも厚く形成される。続いて、第２多結晶Ｓｉ膜７の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して、その表面を平坦化した後、例えば窒化シリコン、酸化シリコン、または酸窒化シリコンからなるダミー絶縁膜８を第２多結晶Ｓｉ膜７上に形成する。
【０１２５】
次に、図２５に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜８、第２多結晶Ｓｉ膜７、第１多結晶Ｓｉ膜６、ＴｉＮ膜５、ＬａＯ膜４、ＨｆＯＮ膜３、および酸化膜１ｓを順次加工する。
【０１２６】
これにより、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３との積層膜からなるゲート絶縁膜、ＬａＯ膜４、ＴｉＮ膜５と第１多結晶Ｓｉ膜６と第２多結晶Ｓｉ膜（７）との積層膜からなるダミーゲート電極、およびダミー絶縁膜８により構成されるダミーゲートが形成される。また、負荷用トランジスタＬＴ１，ＬＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜７からなるダミーゲート電極、およびダミー絶縁膜８により構成されるダミーゲートが形成される。
【０１２７】
ここで、前述した実施の形態１において説明した２枚のフォトマスクＰＭ１，ＰＭ２を用いた２回露光により、フォトレジストはパターニングされる。これにより、負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のダミーゲートの部分に対応したレジストパターンと、負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタＡＴ１のダミーゲートの部分に対応したレジストパターンと、転送用トランジスタＡＴ２のダミーゲートの部分に対応したレジストパターンとが形成される。
【０１２８】
負荷用トランジスタＬＴ１および駆動用トランジスタＤＴ１に共通のダミーゲートのシェアードコンタクトホールＳＣ１が達する部分に対応する位置のレジストパターン、および負荷用トランジスタＬＴ２および駆動用トランジスタＤＴ２に共通のダミーゲートのシェアードコンタクトホールＳＣ２が達する部分に対応する位置のレジストパターンは、それぞれ切欠部分を有している。また、各々のゲート電極ＧＥ１〜ＧＥ４のゲート幅方向の両端部に対応する位置のレジストパターンでは、その側壁がゲート長方向に沿って平行に形成されている。
【０１２９】
次に、図２６に示すように、各ダミーゲートのそれぞれの側壁にオフセットサイドウォール９ａを形成する。オフセットサイドウォール９ａは、例えばＣＶＤ法を用いて形成された窒化シリコンまたは酸化シリコンからなり、その厚さは、例えば５ｎｍ程度である。
【０１３０】
続いて、ダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の低濃度領域を形成する。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型低濃度領域ＮＩＲＬとｐ型低濃度領域ＰＩＲＬとが形成される。
【０１３１】
次に、図２７に示すように、ダミーゲートの各々の側壁にオフセットサイドウォール９ａを介してサイドウォールＳＷを形成する。半導体基板ＳＢの主面上に、例えば酸化シリコンのみ、もしくは酸化シリコン形成後に窒化シリコンからなる絶縁膜を形成した後、半導体基板ＳＢの主面が露出するまで全面エッチバックを施すことにより、各ダミーゲートのそれぞれの側壁にサイドウォールＳＷが形成される。
【０１３２】
このサイドウォールＳＷとダミーゲートなどをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主面にソース／ドレイン領域の高濃度領域が形成される。この際、ｎ型不純物とｐ型不純物とが別々に注入されて、ｎ型高濃度領域ＮＩＲＨとｐ型高濃度領域ＰＩＲＨとが形成される。
【０１３３】
続いて、熱処理を行う。この熱処理により、ｎ型低濃度領域ＮＩＲＬおよびｎ型高濃度領域ＮＩＲＨに導入されたｎ型不純物が活性化され、ｐ型低濃度領域ＰＩＲＬおよびｐ型高濃度領域ＰＩＲＨに導入されたｐ型不純物が活性化される。このようにして、ｎ型低濃度領域ＮＩＲＬとｎ型高濃度領域ＮＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｎ型不純物領域ＮＩＲが形成される。また、ｐ型低濃度領域ＰＩＲＬとｐ型高濃度領域ＰＩＲＨとによりＬＤＤ構造を有するソース／ドレイン領域となるｐ型不純物領域ＰＩＲが形成される。
【０１３４】
また、同時に、この熱処理により、ＬａＯ膜４からＬａがＨｆＯＮ膜３へ熱拡散して、ｐ型ウェル領域ＰＷ２のＨｆＯＮ膜３はＨｆＬａＯＮ膜３ｎ（高誘電体Ｈｎ）となる。このとき、ＬａＯ膜４が残るように熱処理を行っても良いが、ＬａＯ膜４のすべてが反応するように熱処理を行っても良い。以降の図では、ＬａＯ膜４が一部残る場合を図示している。
【０１３５】
次に、図２８に示すように、半導体基板ＳＢの主面上に高融点金属膜を形成し、熱処置を施すことにより、半導体基板ＳＢの主面上にシリサイド膜ＳＣＬを形成する。この後、シリサイドにならなかった高融点金属膜の部分を除去する。ここで、高融点金属膜の材料はＮｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｈｆ、Ｖ、Ｅｒ、Ｉｒ、Ｙｂもしくはこれらから選択した２つ以上の材料を用いてもよい。
【０１３６】
次に、ダミーゲート、サイドウォールＳＷなどを覆うように半導体基板ＳＢの主面上にライナー窒化膜ＬＮおよび酸化シリコンよりなる層間絶縁膜ＩＩ１を順に積層して形成する。
【０１３７】
次に、図２９に示すように、第２多結晶Ｓｉ膜７が露出するまで、層間絶縁膜ＩＩ１、ライナー窒化膜ＬＮ、およびダミー絶縁膜８を、例えばＣＭＰ法を用いて研磨する。
【０１３８】
続いて、露出した第１多結晶Ｓｉ膜６および第２多結晶Ｓｉ膜７を除去する。これにより、ダミーゲートが形成された箇所には凹部１０が形成され、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域の凹部１０の底面にはＴｉＮ膜５が露出しており、負荷用トランジスタＬＴ１，ＬＴ２の形成領域の凹部１０の底面にはＨｆＯＮ膜３が露出している。
【０１３９】
次に、図３０に示すように、半導体基板ＳＢの主面上に、負荷用トランジスタＬＴ１，ＬＴ２の仕事関数を調整するための第１金属膜１１を堆積する。第１金属膜１１は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部１０の内部を完全に埋め込まない厚さである。続いて、第１金属膜１１上に、凹部１０の内部を埋め込むように第２金属膜１２を形成する。第２金属膜１２は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
【０１４０】
次に、図３１に示すように、第１金属膜１１および第２金属膜１２を、例えばＣＭＰ法を用いて研磨することにより、凹部１０の内部に第１金属膜１１および第２金属膜１２を埋め込む。
【０１４１】
これにより、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域に、酸化膜１ｓとＨｆＬａＯ膜３ｎ（高誘電体膜Ｈｎ）との積層膜からなるゲート絶縁膜ＧＩｎ、ＬａＯ膜４（キャップ膜Ｃｎ）、およびＴｉＮ膜５（下層ゲート電極２Ｄ）と第１金属膜１１（中層ゲート電極２Ｍ）と第２金属膜１２（上層ゲート電極２Ｕ）との積層膜からなるゲート電極ＧＥ１，ＧＥ２により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、負荷用トランジスタＬＴ１，ＬＴ２の形成領域に、酸化膜１ｓとＨｆＯＮ膜３（高誘電体膜Ｈｃ）との積層膜からなるゲート絶縁膜ＧＩｃ、および第１金属膜１１（中層ゲート電極２Ｍ）と第２金属膜１２（上層ゲート電極２Ｕ）との積層膜からなるゲート電極ＧＥ１，ＧＥ２により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
【０１４２】
次に、図３２に示すように、半導体基板ＳＢの主面上に層間絶縁膜ＩＩ１ａを形成した後、ライナー窒化膜ＬＮおよび層間絶縁膜ＩＩ１，ＩＩ１ａに、フォトリソグラフィ法およびドライエッチング法を用いてシェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを形成する。
【０１４３】
ここで、シェアードコンタクトホールＳＣ１は、負荷用トランジスタＬＴ１のゲート電極ＧＥ１と負荷用トランジスタＬＴ２のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。また、シェアードコンタクトホールＳＣ２は、負荷用トランジスタＬＴ２のゲート電極ＧＥ２と負荷用トランジスタＬＴ１のドレイン領域ＰＩＲとの双方に達するように（双方の表面を露出するように）形成する。
【０１４４】
次に、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込むように、例えばＣＶＤ法によりタングステン（Ｗ）よりなる導電膜を層間絶縁膜ＩＩ１ａ上に形成する。この後、層間絶縁膜ＩＩ１ａの表面が露出するまで導電膜をエッチバックする。これにより、シェアードコンタクトホールＳＣ１，ＳＣ２、コンタクトホールＣＨ１〜ＣＨ１０などを埋め込む、コンタクトプラグとしての導電膜ＰＬ１が形成される。
【０１４５】
この後、絶縁膜の形成と導電膜の形成とが繰り返されて、前述の図２０〜図２２に示す本実施の形態２によるＳＲＡＭのメモリセルが製造される。
【０１４６】
なお、本実施の形態２では、ｎＭＩＳからなる転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２の形成領域にＬａを含むキャップ膜Ｃｎを形成して、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧を調整し、ｐＭＩＳからなる負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧はゲート電極ＧＥ１，ＧＥ２を構成する第１金属膜１１により調整する構成としたが、これに限定されるものではない。例えば負荷用トランジスタＬＴ１，ＬＴ２の形成領域にＡｌを含むキャップ膜を形成して負荷用トランジスタＬＴ１，ＬＴ２のしきい値電圧を調整し、転送用トランジスタＡＴ１，ＡＴ２および駆動用トランジスタＤＴ１，ＤＴ２のしきい値電圧はゲート電極ＧＥ１，ＧＥ２を構成する金属膜により調整する構成とすることができる。
【０１４７】
このように、本実施の形態２によれば、前述した実施の形態１の効果に加えて、各種トランジスタの各々のゲート電極がメタル材料のみで形成されるので、ＳＲＡＭのメモリセルの高密度化に加えてＳＲＡＭのさらなる高速化を実現することができる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４９】
本発明は、ゲート電極と不純物領域との双方に達するシェアードコンタクトを有する半導体装置に適用することができる。
【符号の説明】
【０１５０】
１ｓ 酸化膜
２Ｄ 下層ゲート電極
２Ｍ 中層ゲート電極
２Ｕ 上層ゲート電極
３ ＨｆＯＮ膜
３ｎ ＨｆＬａＯ膜
４ ＬａＯ膜
５ ＴｉＮ膜
６ 第１多結晶Ｓｉ膜
７ 第２多結晶Ｓｉ膜
８ ダミー絶縁膜
９ａ オフセットサイドウォール
１０ 凹部
１１ 第１金属膜
１２ 第２金属膜
ＡＴ１，ＡＴ２ 転送用トランジスタ
ＢＬ，／ＢＬ ビット線
ＢＬ１〜ＢＬ３ 絶縁膜
ＣＨ１〜ＣＨ１０ コンタクトホール
ＣＨＮ１，ＣＨＮ２ チャネル領域
ＣＬ１〜ＣＬ３ 導電膜
Ｃｎ キャップ膜
ＤＥｂ１ 仮想延長線
ＤＴ１，ＤＴ２ 駆動用トランジスタ
Ｅ１〜Ｅ５ 側壁
Ｅ１ａ，Ｅ３ａ 仮想延長線
Ｅａ１，Ｅａ２，Ｅｂ１〜Ｅｂ５ 側壁
Ｇ１〜Ｇ４ ゲート電極
ＧＥ ゲート電極用導電膜
ＧＥ１〜ＧＥ４ ゲート電極
ＧＩ ゲート絶縁膜
ＧＮＤ 接地電位
ＧＩｃ，ＧＩｎ ゲート絶縁膜
Ｈｃ，Ｈｎ 高誘電体膜
ＩＩ１〜ＩＩ４、ＩＩ１ａ 層間絶縁膜
Ｌ 距離
Ｌａ１，Ｌａ２，Ｌｂ１，Ｌｂ２ ゲート電極のゲート長方向に沿った幅
ＬＮ ライナー窒化膜
ＬＳ 遮光パターン
ＬＳ１，ＬＳ２ 遮光部
ＬＳ１ａ〜ＬＳ１ｄ，ＬＳ２ａ〜ＬＳ２ｄ パターン部分
ＬＴ１，ＬＴ２ 負荷用トランジスタ
ＭＣ メモリセル領域
Ｎ１，Ｎ２ 記憶ノード
ＮＩＲ ｎ型不純物領域
ＮＩＲＨ ｎ型高濃度領域
ＮＩＲＬ ｎ型低濃度領域
ＮＷ ｎ型ウェル領域
ＯＳ 開口部
ＰＩＲ ｐ型不純物領域
ＰＩＲＨ ｐ型高濃度領域
ＰＩＲＬ ｐ型低濃度領域
ＰＷ１，ＰＷ２ ｐ型ウェル領域
ＰＬ１，ＰＬ２ 導電膜
ＰＭ１，ＰＭ２ フォトマスク
ＰＲ フォトレジスト
ＰＷ１，ＰＷ２ ｐ型ウェル領域
Ｓａ，Ｓｂ１，Ｓｂ２ ２つのゲート電極間の距離
ＳＢ 半導体基板
ＳＣ，ＳＣ１，ＳＣ２ シェアードコンタクトホール
ＳＣＬ シリサイド膜
Ｓ／Ｄ 不純物領域
ＳＷ サイドウォール
ＴＩ 充填物
Ｔｒ１〜Ｔｒ４ 電界効果トランジスタ
ＴＲ 溝
ＴＳ 基板
Ｖｄｄ 電源電圧
ＶＨ１１〜ＶＨ１８、ＶＨ２１〜ＶＨ２４ ビアホール
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に、第１電界効果トランジスタと、第２電界効果トランジスタと、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタを覆う第１絶縁膜と、前記第１絶縁膜に形成され、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第１シェアードコンタクトホールとを有し、
前記半導体基板の主面の前記第１領域と異なる第２領域に、第３電界効果トランジスタと、第４電界効果トランジスタと、前記第３電界効果トランジスタおよび前記第４電界効果トランジスタを覆う第２絶縁膜と、前記第２絶縁膜に形成され、前記第３電界効果トランジスタの第３ゲート電極と前記第４電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第２シェアードコンタクトホールとを有する半導体装置であって、
前記第１領域において前記第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とは所定の距離を空けて平行に配置され、前記第１ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第１ゲート電極の前記第１シェアードコンタクトホールが達する部分の前記一方側壁と、前記第１ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、
前記第２領域において前記第３ゲート電極と前記第４電界効果トランジスタの第４ゲート電極とは所定の距離を空けて平行に配置され、前記第３ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第３ゲート電極の前記第２シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記第３ゲート電極のチャネル領域に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、
前記第１領域における前記第１ゲート電極と前記第２ゲート電極とのピッチが、前記第２領域における前記第３ゲート電極と前記第４ゲート電極とのピッチよりも広いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１ゲート電極の前記第１シェアードコンタクトホールが達する部分のゲート長方向に沿った第１幅は、前記第１ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第２幅と同じであり、前記第３ゲート電極の前記第２シェアードコンタクトホールが達する部分のゲート長方向に沿った第３幅は、前記第３ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第４幅よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第３幅は前記第４幅よりも５ｎｍ以上短いことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第３幅は一定であることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、前記第１幅、前記第２幅、および前記第３幅は同じであることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、および前記第４ゲート電極の各々のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。
【請求項７】
半導体基板の主面に形成された不純物領域と、
前記半導体基板の主面に形成され、一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域に挟まれるチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極とから構成される電界効果トランジスタと、
前記不純物領域および前記電界効果トランジスタを覆う絶縁膜と
前記電界効果トランジスタのゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールと、
を有する半導体装置であって、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、
前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極のチャネル領域上のゲート長方向に沿った幅よりも５ｎｍ以上短いことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は一定であることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、前記ゲート電極のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面に素子分離部に囲まれた第１活性領域および第２活性領域をそれぞれ形成する工程と、
（ｂ）前記第１活性領域および前記第２活性領域のそれぞれの表面に第１絶縁膜を形成した後、前記半導体基板の主面上に第１導電体膜を形成する工程と、
（ｃ）前記第１導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第１方向に延在する複数の第１パターンを有する第１フォトマスクを用いて前記レジストに対する第１露光と、前記第１パターンを複数の箇所で切断するように設けられた複数の四角形状の第２パターンを有する第２フォトマスクを用いて前記レジストに対する第２露光とを行う工程と、
（ｄ）前記レジストに対して現像を行い、レジストパターンを形成する工程と、
（ｅ）前記レジストパターンをマスクとして、前記第１導電体膜および前記第１絶縁膜をエッチングすることにより、前記第１活性領域にチャネル領域を有する前記第１導電体膜からなるゲート電極を形成する工程と、
（ｆ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｇ）前記第２活性領域に不純物を導入して不純物領域を形成する工程と、
（ｈ）前記半導体基板の主面上に第２絶縁膜を堆積する工程と、
（ｉ）前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第２絶縁膜に形成する工程と、
（ｊ）前記シェアードコンタクトホールの内部に第２導電体膜を埋め込む工程と、
を有し、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の主面に素子分離部に囲まれた第１活性領域および第２活性領域をそれぞれ形成する工程と、
（ｂ）前記第１活性領域の表面に第１絶縁膜を形成した後、前記半導体基板の主面上に第１導電体膜を形成する工程と、
（ｃ）前記第１導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第１方向に延在する複数の第１パターンを有する第１フォトマスクを用いて前記レジストに対する第１露光と、前記第１パターンを複数の箇所で切断するように設けられた複数の四角形状の第２パターンを有する第２フォトマスクを用いて前記レジストに対する第２露光とを行う工程と、
（ｄ）前記レジストに対して現像を行い、レジストパターンを形成する工程と、
（ｅ）前記レジストパターンをマスクとして、前記第１導電体膜および前記第１絶縁膜をエッチングすることにより、前記第１活性領域にチャネル領域を有する前記第１導電体膜からなるダミーゲートを形成する工程と、
（ｆ）前記ダミーゲートの側壁にサイドウォールを形成する工程と、
（ｇ）前記第２活性領域に不純物を導入して不純物領域を形成する工程と、
（ｈ）前記半導体基板の主面上に第２絶縁膜を堆積する工程と、
（ｉ）前記ダミーゲートを構成する前記第１導電体膜の上面が露出するまで前記第２絶縁膜を研磨した後、前記第１導電体膜を除去する工程と、
（ｊ）前記第１導体膜が除去された凹部を埋め込むように、前記半導体基板上に金属膜を堆積する工程と、
（ｋ）前記金属膜を研磨して、前記金属膜からなるゲート電極を前記凹部の内部に形成する工程と、
（ｌ）前記半導体基板の主面上に第３絶縁膜を形成する工程と、
（ｍ）前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第２絶縁膜および前記第３絶縁膜に形成する工程と、
（ｎ）前記シェアードコンタクトホールの内部に第２導電体膜を埋め込む工程と、
を有し、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主面の第１領域に、第１電界効果トランジスタと、第２電界効果トランジスタと、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタを覆う第１絶縁膜と、前記第１絶縁膜に形成され、前記第１電界効果トランジスタの第１ゲート電極と前記第２電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第１シェアードコンタクトホールとを有し、
前記半導体基板の主面の前記第１領域と異なる第２領域に、第３電界効果トランジスタと、第４電界効果トランジスタと、前記第３電界効果トランジスタおよび前記第４電界効果トランジスタを覆う第２絶縁膜と、前記第２絶縁膜に形成され、前記第３電界効果トランジスタの第３ゲート電極と前記第４電界効果トランジスタのソース／ドレイン領域を構成する不純物領域との双方に達する第２シェアードコンタクトホールとを有する半導体装置であって、
前記第１領域において前記第１ゲート電極と前記第２電界効果トランジスタの第２ゲート電極とは所定の距離を空けて平行に配置され、前記第１ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第１ゲート電極の前記第１シェアードコンタクトホールが達する部分の前記一方側壁と、前記第１ゲート電極のチャネル領域上に位置する部分の前記一方側壁とが平面視において同一直線上に位置しており、
前記第２領域において前記第３ゲート電極と前記第４電界効果トランジスタの第４ゲート電極とは所定の距離を空けて平行に配置され、前記第３ゲート電極は平面視において互いに対向する一方側面と他方側面とを有し、前記第３ゲート電極の前記第２シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記第３ゲート電極のチャネル領域に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、
前記第１領域における前記第１ゲート電極と前記第２ゲート電極とのピッチが、前記第２領域における前記第３ゲート電極と前記第４ゲート電極とのピッチよりも広いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１ゲート電極の前記第１シェアードコンタクトホールが達する部分のゲート長方向に沿った第１幅は、前記第１ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第２幅と同じであり、前記第３ゲート電極の前記第２シェアードコンタクトホールが達する部分のゲート長方向に沿った第３幅は、前記第３ゲート電極の前記チャネル領域上に位置する部分のゲート長方向に沿った第４幅よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記第３幅は前記第４幅よりも５ｎｍ以上短いことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第３幅は一定であることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、前記第１幅、前記第２幅、および前記第３幅は同じであることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、および前記第４ゲート電極の各々のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。
【請求項７】
半導体基板の主面に形成された不純物領域と、
前記半導体基板の主面に形成され、一対のソース／ドレイン領域と、前記一対のソース／ドレイン領域に挟まれるチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極とから構成される電界効果トランジスタと、
前記不純物領域および前記電界効果トランジスタを覆う絶縁膜と
前記電界効果トランジスタのゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールと、
を有する半導体装置であって、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置しており、
前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極のチャネル領域上のゲート長方向に沿った幅よりも５ｎｍ以上短いことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は一定であることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、前記ゲート電極のゲート幅方向の両端部では、その側壁がゲート長方向に沿って平行に形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面に素子分離部に囲まれた第１活性領域および第２活性領域をそれぞれ形成する工程と、
（ｂ）前記第１活性領域および前記第２活性領域のそれぞれの表面に第１絶縁膜を形成した後、前記半導体基板の主面上に第１導電体膜を形成する工程と、
（ｃ）前記第１導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第１方向に延在する複数の第１パターンを有する第１フォトマスクを用いて前記レジストに対する第１露光と、前記第１パターンを複数の箇所で切断するように設けられた複数の四角形状の第２パターンを有する第２フォトマスクを用いて前記レジストに対する第２露光とを行う工程と、
（ｄ）前記レジストに対して現像を行い、レジストパターンを形成する工程と、
（ｅ）前記レジストパターンをマスクとして、前記第１導電体膜および前記第１絶縁膜をエッチングすることにより、前記第１活性領域にチャネル領域を有する前記第１導電体膜からなるゲート電極を形成する工程と、
（ｆ）前記ゲート電極の側壁にサイドウォールを形成する工程と、
（ｇ）前記第２活性領域に不純物を導入して不純物領域を形成する工程と、
（ｈ）前記半導体基板の主面上に第２絶縁膜を堆積する工程と、
（ｉ）前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第２絶縁膜に形成する工程と、
（ｊ）前記シェアードコンタクトホールの内部に第２導電体膜を埋め込む工程と、
を有し、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の主面に素子分離部に囲まれた第１活性領域および第２活性領域をそれぞれ形成する工程と、
（ｂ）前記第１活性領域の表面に第１絶縁膜を形成した後、前記半導体基板の主面上に第１導電体膜を形成する工程と、
（ｃ）前記第１導電体膜上にレジストを塗布した後、所定の幅で、所定のピッチにより配置された第１方向に延在する複数の第１パターンを有する第１フォトマスクを用いて前記レジストに対する第１露光と、前記第１パターンを複数の箇所で切断するように設けられた複数の四角形状の第２パターンを有する第２フォトマスクを用いて前記レジストに対する第２露光とを行う工程と、
（ｄ）前記レジストに対して現像を行い、レジストパターンを形成する工程と、
（ｅ）前記レジストパターンをマスクとして、前記第１導電体膜および前記第１絶縁膜をエッチングすることにより、前記第１活性領域にチャネル領域を有する前記第１導電体膜からなるダミーゲートを形成する工程と、
（ｆ）前記ダミーゲートの側壁にサイドウォールを形成する工程と、
（ｇ）前記第２活性領域に不純物を導入して不純物領域を形成する工程と、
（ｈ）前記半導体基板の主面上に第２絶縁膜を堆積する工程と、
（ｉ）前記ダミーゲートを構成する前記第１導電体膜の上面が露出するまで前記第２絶縁膜を研磨した後、前記第１導電体膜を除去する工程と、
（ｊ）前記第１導体膜が除去された凹部を埋め込むように、前記半導体基板上に金属膜を堆積する工程と、
（ｋ）前記金属膜を研磨して、前記金属膜からなるゲート電極を前記凹部の内部に形成する工程と、
（ｌ）前記半導体基板の主面上に第３絶縁膜を形成する工程と、
（ｍ）前記ゲート電極と前記不純物領域との双方に達するシェアードコンタクトホールを前記第２絶縁膜および前記第３絶縁膜に形成する工程と、
（ｎ）前記シェアードコンタクトホールの内部に第２導電体膜を埋め込む工程と、
を有し、
前記ゲート電極は平面視において互いに対向する一方側壁と他方側壁とを有しており、前記ゲート電極の前記シェアードコンタクトホールが達する部分の前記一方側壁が、平面視において前記ゲート電極の前記チャネル領域上に位置する部分の前記一方側壁の仮想延長線よりも前記他方側壁側にずれて位置するように、前記ゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記ゲート電極の前記シェアードコンタクトホールが達する部分のゲート長方向に沿った幅は、前記ゲート電極の前記チャネル領域上のゲート長方向に沿った幅よりも短く形成されていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−１５６２２９（Ｐ２０１２−１５６２２９Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１２７７７（Ｐ２０１１−１２７７７）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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