【課題】半導体チップ内の銅配線が一部消失することを防ぐ。
【解決手段】上層プラグ一本当たりの下層の配線の面積が１００００μｍ^２以上になるような大面積の多層配線を有する半導体装置において、前記多層配線が半導体基板１Ｓの主面においてｎ型拡散層ＮＳを介してｐウエルＰＷに接続される構造を形成せず、前記多層配線をｐ型拡散層ＰＳを介してｐウエルＰＷに接続する構造、前記多層配線をｐ型拡散層ＰＳを介してｎ型拡散層ＮＳに接続する構造、前記多層配線をｎ型拡散層ＮＳを介してｎウエルに接続する構造、または半導体基板１Ｓ上に形成されたＭＩＳＦＥＴのゲート電極に接続する構造を形成する。 （もっと読む）

【課題】 チップ面積を縮小可能な半導体装置を提供する。
【解決手段】 電源配線１０５とパッド１０３とは第１の配線層に配される。そして、電源配線１０５とパッド１０３とは互いに重ならないように配される。信号配線１０６ａ、１０６ｂは第２の配線層に配される。信号配線１０７は第２の配線層とは異なる層に配される。信号配線１０７は、パッド１０３と重なるように、パッド１０３の下部に配される。信号配線１０６と信号配線１０７とは、プラグ１０８によって互いに接続される。パッド１０３と信号配線１０７との間に緩衝部１０９が配される。 （もっと読む）

【課題】高出力の高周波信号の影響を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、電子回路が設けられた主面を有する半導体基板１０と、前記主面の上に絶縁膜２，３，４を介して設けられたパッシブ回路３０と、を備える。そして、前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙４５を有した第１の導体層４０と、前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙５５を有し、前記パッシブ回路から見た前記第１の導体層の間隙を覆う第２の導体層５０と、を備える。 （もっと読む）

【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。 （もっと読む）

【課題】本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板に設けられ、Ｙ方向に延在する第１の溝１５と、半導体基板に設けられ、第１の溝１５と交差するＸの方向に延在する第２の溝２５と、第１及び第２の溝１５，２５に囲まれ、第２の溝２５に露出された対向する第１及び第２の側面２６ａ，２６ｂを有するピラー２６と、ゲート絶縁膜２８を介して、ピラー２６の第２の側面２６ｂに接触するように、第２の溝２５の下部に設けられた１つのゲート電極２９と、ゲート電極２９の側面とピラーの第１の側面２６ａとの間に配置された空隙と、を有する。 （もっと読む）

【課題】誘電率が２．７以下であり、弾性計数および硬度の改善等、機械的特性を向上させた超低誘電率（ｋ）膜、および膜の製造方法を提供する。
【解決手段】多相超低ｋ誘電膜４４は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．４以下であり、ナノサイズの孔または空隙を有し、弾性係数が約５以上であり、硬度が約０．７以上である。好適な多相超低ｋ誘電膜４４は、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含み、誘電率が約２．２以下であり、ナノサイズの孔または空隙を有し、弾性係数が約３以上であり、硬度が約０．３以上である。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】レンチ２内に埋め込まれた埋め込み絶縁膜３の一部を除去することで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成し、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成する。 （もっと読む）

【課題】パターン疎密差の影響を受けないハードマスク形成法を提供する。
【解決手段】基板１０１上に、第１から第３の膜１１１，１１２，１１３およびレジスト層１１４を形成した後、疎部Ｒ１と密部Ｒ２が存在するパターンを前記レジスト層に形成して前記第３の膜をエッチングする。次に、前記第３の膜及び前記レジスト層をマスクとして、密部Ｒ２内では前記第２の膜が残存するが、疎部Ｒ１内では前記第１の膜が露出するまで、前記第２の膜を除去する。その後Ｃ_XＦ_YＨ_Zガスを使用して、第５の膜１１５を、疎部Ｒ１内に露出した前記第１の膜上に第１の膜厚Ｔ１で形成し、密部Ｒ２内に残存する前記第２の膜上には膜厚Ｔ１よりも薄い第２の膜厚Ｔ２で形成する。膜厚Ｔ１の前記第５の膜で疎部Ｒ１内に露出した前記第１の膜を保護しながら密部Ｒ２内に残存する前記第２の膜を除去し、最後に、前記第３から第５の膜を除去して前記第２の膜をハードマスクとする。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して、信頼性の高い半導体
装置を作製する方法を提供する。
【解決手段】基板上に導電層を形成し、該導電層上に光透過層を形成し、該光透過層上か
らフェムト秒レーザを照射して、該導電層及び該光透過層を選択的に除去する工程を有す
る。なお、該導電層の端部は、該光透過層の端部より内側に配置されるように該導電層及
び該光透過層を除去されていてもよい。また、フェムト秒レーザを照射する前に、該光透
過層表面に撥液処理を行ってもよい。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】本発明は、アクティブマトリクス型の表示装置において、配線の断面積を増大させることなく、相性の悪い２つの膜（ＩＴＯ膜とアルミニウム膜）からなる配線や電極等を接続し、且つ、大画面化しても低消費電力を実現することを課題とする。
【解決手段】本発明は、配線または電極をアルミニウム合金膜の単層とし、そのアルミニウム合金膜の組成を調節してＩＴＯとの良好なオーミック接合を目指すのではなく、３層構造とすることで課題を解決する。本発明は、アルミニウム原子のチャネル形成領域への拡散を防止するために、ＴｉまたはＭｏからなる第１導電層を設け、その上に電気抵抗値の低いアルミニウム単体（純アルミニウム）からなる第２導電層を設ける。さらに、その第２導電層の上に、ＩＴＯと反応しないアルミニウム合金からなる第３導電層を設け、配線又は電極を３層構造としてＩＴＯと接合させる。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。 （もっと読む）

【課題】ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすること。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を含む第１ｐｎダイオード３３を含み、前記半導体基板上に形成された電子回路２０と、前記電子回路とスクライブライン２６との間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域２４を、含む第２ｐｎダイオード２３と、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層１８と、を具備する半導体装置。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。 （もっと読む）

【課題】メモリセル領域に埋め込みゲート電極を有し、周辺回路領域にプレーナ型ゲート電極と貫通電極を有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板５０のメモリセル領域の溝部内に第一のゲート絶縁膜を介して、ワード線を埋め込み形成する工程と、周辺回路領域の前記半導体基板５０上に、第二のゲート絶縁膜を介して周辺ゲート電極を形成する工程と、前記半導体基板５０の主面上に層間絶縁膜と金属膜とを形成したのちに、前記金属膜をパターニングして、前記メモリセル領域の容量コンタクトパッドと前記周辺回路領域の局所配線１２７とを同時に形成する工程と、前記局所配線１２７の下面１２７ａ側を露出する開口１５１を形成したのちに導電体を充填することにより貫通プラグを形成する工程と、を採用する。 （もっと読む）