半導体装置
【課題】電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＪＦＥＴ，ＳＩＴ，ＭＯＳＦＥＴ又はＩＧＢＴ等のスイッチング半導体装置における電極形成に関するものである。
【背景技術】
【０００２】
電源や他の電気機器に用いられるスイッチング動作を行うスイッチング半導体装置には、ＪＦＥＴ，ＳＩＴ，ＭＯＳＦＥＴ又はＩＧＢＴ等が用いられる。こうしたスイッチング半導体装置において、セルを配置する有効面積は特性やコストを決める重要なパラメータであり、有効面積を大きくすることが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−４２８１７号公報
【特許文献２】特開２００７−１４２１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、電極パッドの直下の領域は無効領域となっており（特許文献１参照）、特性向上やコスト低減を実施するためには、この電極パッド直下の無効領域を有効領域として活用する必要がある。
【０００５】
また、パワーサイクル性や放熱性の向上を目的としたアセンブリ技術として、エミッタ電極のダイレクトリードボンディング（ＤＬＢ、特許文献２参照）や圧接接合などが考えられるが、ゲート遅延低減を目的として、ゲート配線の引き回しによりエミッタ電極を分割する構造は、上記アセンブリ技術を適用する上で障害となっている。
【０００６】
そこで、本発明は上述の問題点に鑑み、電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極と、前記エミッタ電極上に形成された絶縁膜と、前記絶縁膜上に形成されたＡｌからなる電極パッドとを備える。
【発明の効果】
【０００８】
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極と、前記エミッタ電極上に形成された絶縁膜と、前記絶縁膜上に形成されたＡｌからなる電極パッドとを備えるので、電極パッド直下の領域を有効領域とすることが出来る。
【図面の簡単な説明】
【０００９】
【図１】本発明の前提技術となる半導体装置の構造図である。
【図２】実施の形態１の半導体装置を構成する各レイヤーを示す図である。
【図３】実施の形態１の半導体装置の断面図である。
【図４】実施の形態２の半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
（前提技術）
図１は、本発明の前提技術に係る半導体装置であるＩＧＢＴチップの構成を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´断面図である。
【００１１】
図１（ａ）において、ＩＧＢＴチップの表面にはゲートパッド８とエミッタ電極４が形成されており、その周囲にはガードリング５ａが形成されている。また、ゲート配線引き回し部１２にはエミッタ電極４は形成されず、その結果エミッタ電極４はＩＧＢＴチップ上で６分割されている。
【００１２】
図１（ｂ）に示すＩＧＢＴチップでは、半導体層として、ｐコレクタ層１上にｎ＋バッファ層２が形成され、ｎ＋バッファ層２上にはｎ−ドリフト層３が形成される。半導体層上には、絶縁膜１０を挟んでゲートパッド８が形成される。ゲートパッド８の周囲はガードリング５ａに囲まれており、ガードリング５ａに沿ってゲート配線（図示せず）が引き回されている。
【００１３】
ガードリング５ａでゲートパッド８と隔てられた他方の側には、半導体層上にエミッタ電極４が形成され、その下方、半導体層の表面には、絶縁膜１０を介してゲート電極１１が形成されている。
【００１４】
ＩＧＢＴチップの外周にはガードリングが設けられている。ガードリングは、半導体層に設けられたｐ＋型のガードリング５ｃと、ＩＧＢＴチップの表面に設けられた半導体層又は絶縁膜からなるガードリング５ａと、ガードリング５ａ中に設けられたＡｌからなるガードリング５ｂとで構成されている。
【００１５】
図１（ｂ）に示したように、前提技術に係るＩＧＢＴチップではゲートパッド８の直下にセルを配置することが出来ず、セルの有効面積がゲートパッド８の面積だけ小さくなってしまう。そこで、本発明のＩＧＢＴチップではゲートパッド８の直下にもセルを配置するための工夫を施した。
【００１６】
（実施の形態１）
本実施の形態の半導体装置であるＩＧＢＴチップでは、低抵抗かつ強度のあるシリサイド膜（ＷＳｉ２，ＴｉＳｉ２，ＣｏＳｉ２，ＮｉＳｉ２等）を用いてエミッタ電極を作成し、その上に絶縁膜を介して電極パッドの一例としてゲートパッドを形成する。そして、スルーホールにてゲートパッドとゲート配線とをコンタクトし、パッド直下の無効領域に有効セルを配置する。
【００１７】
図２は、本実施の形態のＩＧＢＴチップを構成する各レイヤーを示す平面図である。図２（ａ）は下層レイヤー、図２（ｂ）は下層レイヤーの上に形成する上層レイヤーの平面図であり、図２（ｃ）は、下層レイヤーの上に上層レイヤーを形成した状態を示す平面図である。
【００１８】
図２（ａ）では、ＩＧＢＴチップの外周をガードリング５ａが覆い、ガードリング５ａ内部の絶縁膜１０上に、エミッタ電極を構成するシリサイド膜（サリサイド膜）７がライン上に複数形成されている。ゲートパッド８が設けられる領域では、シリサイド膜７を絶縁膜１０で覆っている。図２（ｂ）は、複数のシリサイド膜７上に共通に接続して形成されたエミッタパッドであるエミッタ共通電極４とゲートパッド８を示している。
【００１９】
図３は、本実施の形態のＩＧＢＴチップの断面図である。図３（ａ）は図２（ｃ）のＢ−Ｂ´断面図であってエミッタパッド４の直下領域の構成を示し、図３（ｂ）は図２（ｃ）のＣ−Ｃ´断面図であってゲートパッド８の直下領域の構成を示す。
【００２０】
図３（ａ）に示すＩＧＢＴチップでは、半導体層として、ｐコレクタ層１上にｎ＋バッファ層２が形成され、ｎ＋バッファ層２上にはｎ−ドリフト層３が形成される。これらの半導体層には、Ｓｉの他、ＳｉＣ、ＧａＮ、ダイヤモンドなどのワイドバンドギャップ半導体も用いられる。ｎ−ドリフト層３の表面にはポリシリコンからなるゲート電極１１が形成され、ｐ＋分離層６によってゲート電極１１が分割され、セルが分割されている。ゲート電極１１上には、絶縁膜１０を介してシリサイド膜でエミッタ電極７が形成され、複数のライン状に分割されたシリサイド膜よりなるエミッタ電極７の上にはＡｌからなるエミッタパッド（エミッタ共通電極）４が形成される。ガードリングの構成は図１で示した前提技術のＩＧＢＴチップと同様である。
【００２１】
図３（ｂ）は図２（ｃ）のＣ−Ｃ´断面図であり、ゲートパッド８とその直下領域の断面図を示している。図３（ｂ）において、半導体層の表面に、ポリシリコンからなるゲート電極１１が複数形成され、ゲート電極１１上には絶縁膜１０を介して、シリサイドからなるエミッタ電極７が形成される。図示を省略しているが、ゲート電極１１の側面にはエミッタ電極７に接するｎエミッタ領域とｐベース領域が設けられ、ｐベース領域がチャネル領域となってエミッタ電極７からｐコレクタ層１までが導通する。そして、エミッタ電極７上には絶縁膜１０を介してゲートパッド８が形成される。
【００２２】
９はゲート配線上に形成されたシリサイド膜、あるいはゲート配線を示す。ゲート配線９はチップ外周のガードリング５ａ内側と、エミッタ電極７のラインの間（ｐ＋分離層６の上）に、エミッタ電極７と平行に形成され、これらのゲート配線９によってゲートパッド８とゲート電極１１がコンタクトする。ゲート配線９を低抵抗なシリサイド膜を備えて形成することにより、ゲート遅延を抑制することが出来る。
【００２３】
ガードリングの構成は図１で示した前提技術のＩＧＢＴチップと同様である。
【００２４】
このように、電極パッド８の下にシリサイド膜を備えたエミッタ電極７を形成することによって、従来は無効領域であったパッド直下の領域にもセルを配置でき、有効面積が増加する。よって、特性向上やコスト低減が期待できる。
【００２５】
また、エミッタ電極をエミッタパッド（エミッタ共通電極）４と分割されたシリサイド膜７の２層構造にすることによって、ゲート配線９をエミッタパッド４の下層に配置することが出来るので、エミッタパッド４をゲート配線９によって分割されることなく一体化することができる。そのため、ダイレクトリードボンディングや圧接接合が容易になり、アセンブリ不良を抑制できる。
【００２６】
＜変形例＞
図４は、本実施の形態の変形例に係るＩＧＢＴチップの平面図である。本実施の形態のＩＧＢＴチップではゲートパッド８直下の領域を有効領域とするため、ゲートパッド８をチップ内に複数配置しても無効領域が増えない。そのため、図４に示すように、ゲートパッド８をチップ内に複数個配置することが可能になる。これにより、ゲート抵抗の調整が容易になり、ゲート発振対策が容易になる。また、ゲートパッドを複数個配置することによってゲート遅延が解消され、セルのＯＮ／ＯＦＦのバランスが良くなり、短絡耐量及びＲＢＳＯＡ耐量が向上する。
【００２７】
なお、本実施の形態では、ゲートパッド８を用いて説明したが、ゲートパッド８の代わりにカレントセンスパッドや温度センスパッドであっても良い。このようなセンスパッドの下にシリサイドからなるエミッタ電極７を形成する場合は、センスパッドを任意の位置に配置することが出来るため、センスパッドによる測定精度が向上する。
【００２８】
また、エミッタ電極７に用いるシリサイド膜には、Ａｌより強度のあるものを用いる。これにより、ウェハテスト、チップテスト及びアセンブリ時にセルへのダメージを抑制することが出来る。
【００２９】
＜効果＞
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜を備えて構成されるエミッタ電極７と、エミッタ電極７のシリサイド膜上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８と、を備えるので、電極パッド８の直下領域を有効領域とすることが出来る。
【００３０】
また、電極パッド８は、ゲート電極、カレントセンス電極、温度センス電極のいずれかとして用いられるので、センス電極として用いる場合は、センス電極の直下領域は無効領域とならないために、チップ内の所望の位置に取り付けることができ、そのためセンス電極の測定精度を向上することが出来る。
【００３１】
あるいは、電極パッド８はゲートパッドとして用いられ、かつ複数備えられるので、ゲート抵抗の調整が容易になり、ゲート発振対策が容易になる。また、ゲートパッド８を複数個配置することによってゲート遅延が解消され、セルのＯＮ／ＯＦＦのバランスが良くなり、短絡耐量及びＲＢＳＯＡ耐量が向上する。
【００３２】
また、シリサイド膜は、Ａｌよりも強度の高いシリサイド膜からなるので、ウェハテスト、チップテスト及びアセンブリ時にセルへのダメージを抑制することが出来る。
【００３３】
さらに、シリサイド膜はサリサイド膜で形成されるので、このような構成によっても、電極パッド８の直下領域を有効領域とすることが出来る。
【００３４】
また、エミッタ電極は、分割された複数のシリサイド膜７と、複数のシリサイド膜７上に共通に接続して形成されたエミッタ共通電極４とを備える。このように、エミッタ電極を２層構造にすることによって、ゲート配線９をエミッタパッド４の下層に配置することが出来るので、エミッタパッド４をゲート配線９によって分割されることなく一体化することができる。そのため、ダイレクトリードボンディングや圧接接合が容易になり、アセンブリ不良を抑制できる。
【００３５】
また、ゲートパッド８とゲート電極１１を電気的に接続するゲート配線９をシリサイド膜で覆うことにより、ゲート遅延を抑制することが出来る。
【００３６】
また、半導体層は、Ｓｉ，ＳｉＣ，ＧａＮのいずれかであるので、このような構成によっても、電極パッド８の直下領域を有効領域とすることが出来る。
【符号の説明】
【００３７】
１ ｐコレクタ層、２ ｎ＋バッファ層、３ ｎ−ドリフト層、４ エミッタパッド、５ａ、５ｂ、５ｃ ガードリング、６ ｐ＋分離層、７ サリサイド膜（エミッタ電極）、８ ゲートパッド、９ サリサイド膜（ゲート電極）、１０ 絶縁膜、１１ ゲート電極、１２ ゲート配線引き回し部。
【技術分野】
【０００１】
この発明は、ＪＦＥＴ，ＳＩＴ，ＭＯＳＦＥＴ又はＩＧＢＴ等のスイッチング半導体装置における電極形成に関するものである。
【背景技術】
【０００２】
電源や他の電気機器に用いられるスイッチング動作を行うスイッチング半導体装置には、ＪＦＥＴ，ＳＩＴ，ＭＯＳＦＥＴ又はＩＧＢＴ等が用いられる。こうしたスイッチング半導体装置において、セルを配置する有効面積は特性やコストを決める重要なパラメータであり、有効面積を大きくすることが求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−４２８１７号公報
【特許文献２】特開２００７−１４２１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、電極パッドの直下の領域は無効領域となっており（特許文献１参照）、特性向上やコスト低減を実施するためには、この電極パッド直下の無効領域を有効領域として活用する必要がある。
【０００５】
また、パワーサイクル性や放熱性の向上を目的としたアセンブリ技術として、エミッタ電極のダイレクトリードボンディング（ＤＬＢ、特許文献２参照）や圧接接合などが考えられるが、ゲート遅延低減を目的として、ゲート配線の引き回しによりエミッタ電極を分割する構造は、上記アセンブリ技術を適用する上で障害となっている。
【０００６】
そこで、本発明は上述の問題点に鑑み、電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極と、前記エミッタ電極上に形成された絶縁膜と、前記絶縁膜上に形成されたＡｌからなる電極パッドとを備える。
【発明の効果】
【０００８】
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極と、前記エミッタ電極上に形成された絶縁膜と、前記絶縁膜上に形成されたＡｌからなる電極パッドとを備えるので、電極パッド直下の領域を有効領域とすることが出来る。
【図面の簡単な説明】
【０００９】
【図１】本発明の前提技術となる半導体装置の構造図である。
【図２】実施の形態１の半導体装置を構成する各レイヤーを示す図である。
【図３】実施の形態１の半導体装置の断面図である。
【図４】実施の形態２の半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
（前提技術）
図１は、本発明の前提技術に係る半導体装置であるＩＧＢＴチップの構成を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´断面図である。
【００１１】
図１（ａ）において、ＩＧＢＴチップの表面にはゲートパッド８とエミッタ電極４が形成されており、その周囲にはガードリング５ａが形成されている。また、ゲート配線引き回し部１２にはエミッタ電極４は形成されず、その結果エミッタ電極４はＩＧＢＴチップ上で６分割されている。
【００１２】
図１（ｂ）に示すＩＧＢＴチップでは、半導体層として、ｐコレクタ層１上にｎ＋バッファ層２が形成され、ｎ＋バッファ層２上にはｎ−ドリフト層３が形成される。半導体層上には、絶縁膜１０を挟んでゲートパッド８が形成される。ゲートパッド８の周囲はガードリング５ａに囲まれており、ガードリング５ａに沿ってゲート配線（図示せず）が引き回されている。
【００１３】
ガードリング５ａでゲートパッド８と隔てられた他方の側には、半導体層上にエミッタ電極４が形成され、その下方、半導体層の表面には、絶縁膜１０を介してゲート電極１１が形成されている。
【００１４】
ＩＧＢＴチップの外周にはガードリングが設けられている。ガードリングは、半導体層に設けられたｐ＋型のガードリング５ｃと、ＩＧＢＴチップの表面に設けられた半導体層又は絶縁膜からなるガードリング５ａと、ガードリング５ａ中に設けられたＡｌからなるガードリング５ｂとで構成されている。
【００１５】
図１（ｂ）に示したように、前提技術に係るＩＧＢＴチップではゲートパッド８の直下にセルを配置することが出来ず、セルの有効面積がゲートパッド８の面積だけ小さくなってしまう。そこで、本発明のＩＧＢＴチップではゲートパッド８の直下にもセルを配置するための工夫を施した。
【００１６】
（実施の形態１）
本実施の形態の半導体装置であるＩＧＢＴチップでは、低抵抗かつ強度のあるシリサイド膜（ＷＳｉ２，ＴｉＳｉ２，ＣｏＳｉ２，ＮｉＳｉ２等）を用いてエミッタ電極を作成し、その上に絶縁膜を介して電極パッドの一例としてゲートパッドを形成する。そして、スルーホールにてゲートパッドとゲート配線とをコンタクトし、パッド直下の無効領域に有効セルを配置する。
【００１７】
図２は、本実施の形態のＩＧＢＴチップを構成する各レイヤーを示す平面図である。図２（ａ）は下層レイヤー、図２（ｂ）は下層レイヤーの上に形成する上層レイヤーの平面図であり、図２（ｃ）は、下層レイヤーの上に上層レイヤーを形成した状態を示す平面図である。
【００１８】
図２（ａ）では、ＩＧＢＴチップの外周をガードリング５ａが覆い、ガードリング５ａ内部の絶縁膜１０上に、エミッタ電極を構成するシリサイド膜（サリサイド膜）７がライン上に複数形成されている。ゲートパッド８が設けられる領域では、シリサイド膜７を絶縁膜１０で覆っている。図２（ｂ）は、複数のシリサイド膜７上に共通に接続して形成されたエミッタパッドであるエミッタ共通電極４とゲートパッド８を示している。
【００１９】
図３は、本実施の形態のＩＧＢＴチップの断面図である。図３（ａ）は図２（ｃ）のＢ−Ｂ´断面図であってエミッタパッド４の直下領域の構成を示し、図３（ｂ）は図２（ｃ）のＣ−Ｃ´断面図であってゲートパッド８の直下領域の構成を示す。
【００２０】
図３（ａ）に示すＩＧＢＴチップでは、半導体層として、ｐコレクタ層１上にｎ＋バッファ層２が形成され、ｎ＋バッファ層２上にはｎ−ドリフト層３が形成される。これらの半導体層には、Ｓｉの他、ＳｉＣ、ＧａＮ、ダイヤモンドなどのワイドバンドギャップ半導体も用いられる。ｎ−ドリフト層３の表面にはポリシリコンからなるゲート電極１１が形成され、ｐ＋分離層６によってゲート電極１１が分割され、セルが分割されている。ゲート電極１１上には、絶縁膜１０を介してシリサイド膜でエミッタ電極７が形成され、複数のライン状に分割されたシリサイド膜よりなるエミッタ電極７の上にはＡｌからなるエミッタパッド（エミッタ共通電極）４が形成される。ガードリングの構成は図１で示した前提技術のＩＧＢＴチップと同様である。
【００２１】
図３（ｂ）は図２（ｃ）のＣ−Ｃ´断面図であり、ゲートパッド８とその直下領域の断面図を示している。図３（ｂ）において、半導体層の表面に、ポリシリコンからなるゲート電極１１が複数形成され、ゲート電極１１上には絶縁膜１０を介して、シリサイドからなるエミッタ電極７が形成される。図示を省略しているが、ゲート電極１１の側面にはエミッタ電極７に接するｎエミッタ領域とｐベース領域が設けられ、ｐベース領域がチャネル領域となってエミッタ電極７からｐコレクタ層１までが導通する。そして、エミッタ電極７上には絶縁膜１０を介してゲートパッド８が形成される。
【００２２】
９はゲート配線上に形成されたシリサイド膜、あるいはゲート配線を示す。ゲート配線９はチップ外周のガードリング５ａ内側と、エミッタ電極７のラインの間（ｐ＋分離層６の上）に、エミッタ電極７と平行に形成され、これらのゲート配線９によってゲートパッド８とゲート電極１１がコンタクトする。ゲート配線９を低抵抗なシリサイド膜を備えて形成することにより、ゲート遅延を抑制することが出来る。
【００２３】
ガードリングの構成は図１で示した前提技術のＩＧＢＴチップと同様である。
【００２４】
このように、電極パッド８の下にシリサイド膜を備えたエミッタ電極７を形成することによって、従来は無効領域であったパッド直下の領域にもセルを配置でき、有効面積が増加する。よって、特性向上やコスト低減が期待できる。
【００２５】
また、エミッタ電極をエミッタパッド（エミッタ共通電極）４と分割されたシリサイド膜７の２層構造にすることによって、ゲート配線９をエミッタパッド４の下層に配置することが出来るので、エミッタパッド４をゲート配線９によって分割されることなく一体化することができる。そのため、ダイレクトリードボンディングや圧接接合が容易になり、アセンブリ不良を抑制できる。
【００２６】
＜変形例＞
図４は、本実施の形態の変形例に係るＩＧＢＴチップの平面図である。本実施の形態のＩＧＢＴチップではゲートパッド８直下の領域を有効領域とするため、ゲートパッド８をチップ内に複数配置しても無効領域が増えない。そのため、図４に示すように、ゲートパッド８をチップ内に複数個配置することが可能になる。これにより、ゲート抵抗の調整が容易になり、ゲート発振対策が容易になる。また、ゲートパッドを複数個配置することによってゲート遅延が解消され、セルのＯＮ／ＯＦＦのバランスが良くなり、短絡耐量及びＲＢＳＯＡ耐量が向上する。
【００２７】
なお、本実施の形態では、ゲートパッド８を用いて説明したが、ゲートパッド８の代わりにカレントセンスパッドや温度センスパッドであっても良い。このようなセンスパッドの下にシリサイドからなるエミッタ電極７を形成する場合は、センスパッドを任意の位置に配置することが出来るため、センスパッドによる測定精度が向上する。
【００２８】
また、エミッタ電極７に用いるシリサイド膜には、Ａｌより強度のあるものを用いる。これにより、ウェハテスト、チップテスト及びアセンブリ時にセルへのダメージを抑制することが出来る。
【００２９】
＜効果＞
本発明の半導体装置は、半導体層上に設けられた、シリサイド膜を備えて構成されるエミッタ電極７と、エミッタ電極７のシリサイド膜上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８と、を備えるので、電極パッド８の直下領域を有効領域とすることが出来る。
【００３０】
また、電極パッド８は、ゲート電極、カレントセンス電極、温度センス電極のいずれかとして用いられるので、センス電極として用いる場合は、センス電極の直下領域は無効領域とならないために、チップ内の所望の位置に取り付けることができ、そのためセンス電極の測定精度を向上することが出来る。
【００３１】
あるいは、電極パッド８はゲートパッドとして用いられ、かつ複数備えられるので、ゲート抵抗の調整が容易になり、ゲート発振対策が容易になる。また、ゲートパッド８を複数個配置することによってゲート遅延が解消され、セルのＯＮ／ＯＦＦのバランスが良くなり、短絡耐量及びＲＢＳＯＡ耐量が向上する。
【００３２】
また、シリサイド膜は、Ａｌよりも強度の高いシリサイド膜からなるので、ウェハテスト、チップテスト及びアセンブリ時にセルへのダメージを抑制することが出来る。
【００３３】
さらに、シリサイド膜はサリサイド膜で形成されるので、このような構成によっても、電極パッド８の直下領域を有効領域とすることが出来る。
【００３４】
また、エミッタ電極は、分割された複数のシリサイド膜７と、複数のシリサイド膜７上に共通に接続して形成されたエミッタ共通電極４とを備える。このように、エミッタ電極を２層構造にすることによって、ゲート配線９をエミッタパッド４の下層に配置することが出来るので、エミッタパッド４をゲート配線９によって分割されることなく一体化することができる。そのため、ダイレクトリードボンディングや圧接接合が容易になり、アセンブリ不良を抑制できる。
【００３５】
また、ゲートパッド８とゲート電極１１を電気的に接続するゲート配線９をシリサイド膜で覆うことにより、ゲート遅延を抑制することが出来る。
【００３６】
また、半導体層は、Ｓｉ，ＳｉＣ，ＧａＮのいずれかであるので、このような構成によっても、電極パッド８の直下領域を有効領域とすることが出来る。
【符号の説明】
【００３７】
１ ｐコレクタ層、２ ｎ＋バッファ層、３ ｎ−ドリフト層、４ エミッタパッド、５ａ、５ｂ、５ｃ ガードリング、６ ｐ＋分離層、７ サリサイド膜（エミッタ電極）、８ ゲートパッド、９ サリサイド膜（ゲート電極）、１０ 絶縁膜、１１ ゲート電極、１２ ゲート配線引き回し部。
【特許請求の範囲】
【請求項１】
半導体層上に設けられた、シリサイド膜を備えて構成されるエミッタ電極と、
前記エミッタ電極の前記シリサイド膜上に形成された絶縁膜と、
前記絶縁膜上に形成されたＡｌからなる電極パッドと、を備えた半導体装置。
【請求項２】
前記電極パッドは、ゲートパッド、カレントセンス電極パッド、温度センス電極パッドのいずれかとして用いられる、請求項１に記載の半導体装置。
【請求項３】
前記電極パッドは、ゲートパッドとして用いられ、かつ複数備えられる、請求項２に記載の半導体装置。
【請求項４】
前記シリサイド膜は、Ａｌよりも強度の高いシリサイド膜からなる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記シリサイド膜はサリサイド膜で形成される、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記エミッタ電極は、
分割された複数の前記シリサイド膜と、
前記複数のシリサイド膜上に共通に接続して形成されたエミッタ共通電極とを備える、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層に形成された複数のゲート電極をさらに備え、
前記電極パッドは、ゲートパッドとして用いられ、
前記ゲートパッドと前記複数のゲート電極を電気的に接続するゲート配線をさらに備え、
前記ゲート配線はシリサイド膜を備えて形成されている、請求項２〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体層は、Ｓｉ，ＳｉＣ，ＧａＮのいずれかである、請求項１〜７のいずれかに記載の半導体装置。
【請求項１】
半導体層上に設けられた、シリサイド膜を備えて構成されるエミッタ電極と、
前記エミッタ電極の前記シリサイド膜上に形成された絶縁膜と、
前記絶縁膜上に形成されたＡｌからなる電極パッドと、を備えた半導体装置。
【請求項２】
前記電極パッドは、ゲートパッド、カレントセンス電極パッド、温度センス電極パッドのいずれかとして用いられる、請求項１に記載の半導体装置。
【請求項３】
前記電極パッドは、ゲートパッドとして用いられ、かつ複数備えられる、請求項２に記載の半導体装置。
【請求項４】
前記シリサイド膜は、Ａｌよりも強度の高いシリサイド膜からなる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記シリサイド膜はサリサイド膜で形成される、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記エミッタ電極は、
分割された複数の前記シリサイド膜と、
前記複数のシリサイド膜上に共通に接続して形成されたエミッタ共通電極とを備える、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層に形成された複数のゲート電極をさらに備え、
前記電極パッドは、ゲートパッドとして用いられ、
前記ゲートパッドと前記複数のゲート電極を電気的に接続するゲート配線をさらに備え、
前記ゲート配線はシリサイド膜を備えて形成されている、請求項２〜６のいずれかに記載の半導体装置。
【請求項８】
前記半導体層は、Ｓｉ，ＳｉＣ，ＧａＮのいずれかである、請求項１〜７のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−９４６６９（Ｐ２０１２−９４６６９Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４０３６９（Ｐ２０１０−２４０３６９）
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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