半導体装置
【課題】ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすること。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を含む第１ｐｎダイオード３３を含み、前記半導体基板上に形成された電子回路２０と、前記電子回路とスクライブライン２６との間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域２４を、含む第２ｐｎダイオード２３と、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層１８と、を具備する半導体装置。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を含む第１ｐｎダイオード３３を含み、前記半導体基板上に形成された電子回路２０と、前記電子回路とスクライブライン２６との間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域２４を、含む第２ｐｎダイオード２３と、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層１８と、を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ｐｎ接合ダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
受光素子等のｐｎ接合ダイオードを備える半導体装置は、例えば半導体撮像装置等に用いられている。メイン回路とは別にダイオード等の特性を確認するためのモニタを設けることがある。モニタを測定することにより、メイン回路内のダイオードの特性を把握することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００９０５号公報
【特許文献２】特開２００９−０８９０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐｎ接合ダイオードの電流特性を測定するモニタは、接合面積が小さいとｐｎ接合に形成された欠陥によるリーク電流を検出することができない。一方、ｐｎ接合ダイオードの接合面積を大きくすると、ウエーハ内に配置できる半導体チップが減ってしまいコストアップとなる。
【０００５】
本半導体装置は、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
例えば、半導体基板とｐｎ接合を形成する第１拡散領域を含む第１ｐｎダイオードを含み、前記半導体基板上に形成された電子回路と、前記電子回路とスクライブラインとの間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域を、含む第２ｐｎダイオードと、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層と、を具備することを特徴とする半導体装置を用いる。
【発明の効果】
【０００７】
本半導体装置によれば、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１のウエーハの平面図である。
【図２】図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。
【図３】図３は、実施例２に係る半導体装置の平面図である。
【図４】図４は、実施例２に係る半導体装置の断面模式図である。
【図５】図５は、実施例２のスクライブライン近傍の平面図である。
【図６】図６は、図５のＡ−Ａ断面図である。
【図７】図７は、図５のＢ−Ｂ断面図である。
【図８】図８（ａ）および図８（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その１）である。
【図９】図９（ａ）および図９（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その２）である。
【図１０】図１０（ａ）および図１０（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その３）である。
【図１１】図１１（ａ）および図１１（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その４）である。
【図１２】図１２（ａ）および図１２（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その５）である。
【図１３】図１３は、実施例２に係る半導体装置の製造工程を示す図（その６）である。
【図１４】図１４は、実施例２に係る半導体装置の製造工程を示す図（その７）である。
【図１５】図１５は、実施例２に係る半導体装置の製造工程を示す図（その８）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１０】
図１は、実施例１のウエーハの平面図である。図１のように、ウエーハ１１０内に複数のチップ領域２５がＸ方向およびＹ方向に配列している。なお、チップ領域２５は、例えばウエーハ１１０を個片化した際にチップとなる領域である。チップ領域２５の間には、ウエーハ１１０を切断する領域であるスクライブライン２６が形成されている。ウエーハ１１０のエッジには、ウエーハ１１０の結晶方位を示すノッチ１１２が形成されている。チップ領域２５のうちクロスで示した領域が、個片化後製品として出荷可能な領域である。
【００１１】
図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。図２（ａ）はチップ領域近傍の平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。図２（ａ）のように、チップ領域２５はスクライブライン２６に囲まれている。チップ領域２５には、電子回路２０、パッド２２および第２拡散領域２４が形成されている。パッド２２は電子回路２０の回りを囲んで設けられている。パッド２２は、電子回路２０と電気的に接続されている。パッド２２の回りにスクライブライン２６に沿って第２拡散領域２４が形成されている。第２拡散領域２４は、電子回路２０とスクライブライン２６との間に形成され、電子回路２０を囲むように形成されている。スクライブライン２６内に第１パッド２８および第２パッド２９が形成されている。第１パッド２８は、第２拡散領域２４に電気的に接続されている。第２パッド２９は、第２拡散領域２４とｐｎ接合を形成する半導体基板１０に電気的に接続されている。
【００１２】
図２（ｂ）のように、半導体基板１０内にイオン注入法により第１拡散領域３２および第２拡散領域２４が形成されている。半導体基板（または半導体基板内に形成された拡散領域）１０は例えばｐ型であり、第１拡散領域３２および第２拡散領域２４は、例えば同じｎ型である。半導体基板１０がｎ型であり、第１拡散領域３２および第２拡散領域２４が同じｐ型でもよい。第１拡散領域３２と半導体基板１０との間にｐｎ接合が形成される。第１ｐｎダイオード３３は第１拡散領域３２を含む。第２拡散領域２４と半導体基板１０との間にｐｎ接合が形成される。第２ｐｎダイオード２３は第２拡散領域２４を含む。
【００１３】
半導体基板１０上に絶縁膜１２が形成されている。絶縁膜１２は、例えば配線の層間絶縁膜であり、例えば酸化シリコン膜である。絶縁膜１２は、１層から形成されていてもよいし、複数の層から形成されていてもよい。絶縁膜１２内に金属層１８が形成されている。金属層１８は第２拡散領域２４と重なって形成されており、スクライブライン２６に沿って形成されている。金属層１８上にパッド１９が形成されていてもよい。絶縁膜１２上に、パッド２２が形成されている。パッド２２の上面に開口を備えた絶縁膜１４が絶縁膜１２上に形成されている。
【００１４】
電子回路２０は、第１ｐｎダイオード３３を含む回路である。第１ｐｎダイオード３３は、例えば受光素子であり、電子回路２０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサのような半導体画像装置である。
【００１５】
第１パッド２８と第２パッド２９とにプローブ針を接触させ、第１パッド２８と第２パッド２９との間の電気的特性を測定することにより、第２ｐｎダイオード２３の電気的特性を測定することができる。例えば、第２ｐｎダイオード２３に逆方向バイアスを印加し、リーク電流を測定することにより、接合面における欠陥の有無を評価することができる。
【００１６】
実施例１によれば、第２拡散領域２４が、電子回路２０とスクライブライン２６との間の半導体基板１０内に設けられ電子回路２０を囲んでいる。金属層１８が、電子回路２０とスクライブライン２６との間の半導体基板１０上に設けられ電子回路２０を囲んでいる。さらに、金属層１８は、第２拡散領域２４と重なるように設けられている
【００１７】
第２拡散領域２４が、電子回路２０とスクライブライン２６との間に設けられ電子回路２０を囲んでいるため、第２ｐｎダイオード２３の接合面積を大きくできる。第２ｐｎダイオード２３の接合面積を大きくすることで、微小のリーク電流を測定することができる。これにより、例えばｐｎ接合に形成された欠陥有無を評価することができる。ｐｎ接合面に形成される欠陥は、面積に依存する。電子回路２０内には、多くの第１ｐｎダイオード３３が形成されている。そこで、電子回路２０内の第１ｐｎダイオード３３の接合における欠陥を評価するためには、接合面積の大きいモニタｐｎダイオードを形成することが好ましい。第２拡散領域２４は、上視した場合電子回路２０の少なくとも一部を囲むように設けられていればよいが、接合面積の観点から、第２拡散領域２４は、上視した場合電子回路２０の全てを囲むように設けられることが好ましい。第２ｐｎダイオード２３の接合面積は、電子回路２０内の第１ｐｎダイオード３３の接合面積より大きいことが好ましい。
【００１８】
さらに、金属層１８が電子回路２０とスクライブライン２６との間に第２拡散領域２４と重なるように設けられているため、第２拡散領域２４を設けることによる面積の増加を抑制できる。よって、コストダウンが可能となる。金属層１８は、例えば電子回路２０への水分の浸入を抑制する耐湿リングとすることができる。耐湿リングは、絶縁膜１２に侵入した水分が電子回路２０に至ることを抑制している。例えば、スクライブライン２６でウエーハ１１０を切断した場合、絶縁膜１２の切断面から水分が絶縁膜１２に侵入する。電子回路２０に水分が至ると、電子回路２０が劣化してしまう。耐湿リングが電子回路２０を囲むように設けることで、電子回路２０の劣化を抑制できる。金属層１８を耐湿リングとして用いる場合、上視した場合電子回路２０を全て囲むことが好ましいが、少なくとも一部を囲めばよい。また、面積縮小の観点から、第２拡散領域２４が形成される領域は、全て金属層１８が形成される領域に含まれることが好ましいが、第２拡散領域２４は金属層１８と少なくとも一部が重なっていればよい。
【００１９】
さらに、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層まで形成されていることが好ましい。これにより、金属層１８が、絶縁膜１２に侵入した水分が電子回路２０に至ることをより抑制することができる。
【００２０】
第１拡散領域３２と第２拡散領域２４とは、同じドーパント、同じイオン注入エネルギーおよび同じドーズ量を用い形成されることが好ましい。例えば、第１拡散領域３２と第２拡散領域２４の不純物分布は同じであることが好ましい。これにより、第２ｐｎダイオード２３の電気的特性を測定することにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより正確に評価することができる。さらに、第１拡散領域３２とｐｎ接合する半導体基板１０と、第２拡散領域２４とｐｎ接合する半導体基板１０との不純物分布も同じであることが好ましい。これにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより適切に評価することができる。
【００２１】
さらに、第２拡散領域２４に電気的に接続された第１パッド２８と半導体基板１０に電気的に接続された第２パッド２９とがスクライブライン２６に形成されている。これにより、チップ領域２５の面積を抑制することができる。
【実施例２】
【００２２】
実施例２は、実施例１の具体例である。図３は、実施例２に係る半導体装置の平面図である。スクライブライン２６内に電子回路２０が含むトランジスタ等の特性を測定するためのモニタ１０２が設けられている。スクライブライン２６内に、モニタ１０２と電気的に接続するパッド１０１が設けられている。スクライブライン２６内にウエーハを切断する際の切断線１０３を図示している。その他の構成は実施例１の図２（ａ）と同じであり説明を省略する。切断線１０３において、ウエーハを切断すると、チップ領域２５がチップとなる。ウエーハを例えばダイシング法を用い切断すると、スクライブライン２６の中心付近が切りしろとなる。モニタ１０２は、ウエーハを切断した後に用いることはない。そこで、モニタ１０２をスクラインブライン２６に設けることにより、チップ領域２５の面積を抑制することができる。
【００２３】
図４は、実施例２に係る半導体装置の断面模式図である。チップ領域２５内のｐｎダイオード３３が形成される領域１０４、パッド２２、第２拡散領域２４および金属層１８が形成される領域１００およびスクライブライン２６内のモニタトランジスタ領域を図示している。パッド２２下には電子回路のトランジスタ３５が形成されている。スクライブライン２６には、モニタトランジスタ３７が形成されている。領域１０４には第１ｐｎダイオード３３が形成されている。領域１００には第２ｐｎダイオード２３が形成されている。第１ｐｎダイオード３３および第２ｐｎダイオード２３が形成される領域には、ｐ型半導体基板１０内にｎ型の第１拡散領域３２および第２拡散領域２４が形成されている。モニタトランジスタ３７およびトランジスタ３５が形成される領域には、半導体基板１０内にｐ型の拡散領域３４が形成されている。各ダイオードおよびトランジスタ間を電気的に分離するため半導体基板１０内に素子分離酸化膜３６が形成されている。
【００２４】
トランジスタ３５およびモニタトランジスタ３７の拡散領域３４上にゲート電極４０がゲート絶縁膜３８を介し形成されている。ゲート電極４０の側面にサイドウォール４２が形成されている。半導体基板１０上にシリサイド抑制膜４４およびエッチングストッパ膜４６が形成されている。さらに、半導体基板１０上に絶縁膜５２が形成されている。絶縁膜５２を上下に貫通するビア内にバリア層５４が形成されている。バリア層５４内にプラグ金属層５６が形成されている。バリア層５４とプラグ金属層５６とは金属層５８を形成する。
【００２５】
絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａが形成されている。エッチングストッパ膜６０ａ上に絶縁膜６２ａが形成されている。絶縁膜６２ａを上下に貫通するビア内にバリア層６４ａが形成されている。バリア層６４ａ内に配線層６６ａが形成されている。バリア層６４ａと配線層６６ａとは金属層６８ａを形成する。絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂが形成されている。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂが形成されている。絶縁膜６２ｂを上下に貫通するビア内にバリア層６４ｂが形成されている。バリア層６４ｂ内にプラグ金属層６６ｂが形成されている。バリア層６４ｂとプラグ金属層６６ｂとは金属層６８ｂを形成する。
【００２６】
絶縁膜６２ｂおよび金属層６８ｂ上にエッチングストッパ膜６０ｃが形成されている。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃが形成されている。絶縁膜６２ｃを上下に貫通するビア内にバリア層６４ｃが形成されている。バリア層６４ｃ内に配線層６６ｃが形成されている。バリア層６４ｃと配線層６６ｃとは金属層６８ｃを形成する。絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄが形成されている。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄが形成されている。絶縁膜６２ｄを上下に貫通するビア内にバリア層６４ｄが形成されている。バリア層６４ｄ内にプラグ金属層６６ｄが形成されている。バリア層６４ｄとプラグ金属層６６ｄとは金属層６８ｄを形成する。
【００２７】
絶縁膜６２ｄ上に、金属層６８ｄに電気的に接続する金属層７８が形成されている。金属層７８は、例えばバリア層７４、配線層７６および表面層７７から形成される。絶縁膜６２ｄ上および金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０が形成されている。カバー膜に開口８２が設けられている。開口８２を介し金属層７８に外部より電気的に接続することができる。
【００２８】
図５は、実施例２のスクライブライン近傍の平面図である。図５のように、第２拡散領域２４に配線９０を介し電気的に接続する第１パッド２８が設けられている。半導体基板１０に配線９２を介し電気的に接続する第２パッド２９が設けられている。第１パッド２８および第２パッド２９の幅Ｌ１は、例えば８２μｍ、第２拡散領域２４の幅Ｌ２は、例えば１０μｍである。第２拡散領域２４間の間隔Ｌ３は例えば１２６μｍ、チップ領域２５間の間隔Ｌ４は、例えば１４６μｍである。チップ領域２５の大きさは、例えば２５ｍｍ×２５ｍｍである。第１ｐｎダイオード３３の第１拡散領域３２の大きさは例えば５０μｍ×５０μｍである。
【００２９】
図６は、図５のＡ−Ａ断面図である。図６のように、第１パッド２８は、配線層７６により金属層１８に電気的に接続されている。金属層１８は、金属層５８が第２拡散領域２４に接触することにより、第２拡散領域２４と電気的に接続されている。第１パッド２８は、金属層７８、６８ｄ、６８ｃ、６８ｂおよび６８ａにより形成されている。第１パッド２８下の半導体基板１０には素子分離絶縁膜３６が形成されている。これらにより、第１パッド２８は、第２拡散領域２４に電気的に接続され、半導体基板１０には電気的に接続されていない。
【００３０】
図７は、図５のＢ−Ｂ断面図である。図７のように、半導体基板１０内に拡散領域３１が形成されている。拡散領域３１は、例えば不純物濃度が半導体基板１０より高いＰ型領域である。第２パッド２９は、金属層７８、６８ｄ、６８ｃ、６８ｂ、６８ａおよび５８により拡散領域３１に電気的に接続されている。
【００３１】
実施例２のように、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層（金属層７８）まで形成されていることが好ましい。これにより、耐湿リングとしての機能を高めることができる。なお、耐湿リングとしての機能をより高めるため、各プラグ金属層５６、６６ｂおよび６６ｄは、電子回路を囲むようにリング状に形成されていることが好ましい。各配線層６６ａ、６６ｃおよび７６は、電子回路を囲むようにリング状に形成されていることが好ましい。
【００３２】
図８（ａ）から図１５は、実施例２に係る半導体装置の製造工程を示す図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）はフォトマスク上の平面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）および図１３から図１５は、断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）のＡ−Ａ断面に相当する。図８（ｂ）のように、半導体基板１０内に素子分離絶縁膜３６を形成する。トランジスタが形成される領域の半導体基板１０内にｐ型拡散領域３４を形成する。半導体基板１０は、例えばシリコン基板であり、ｐ型の不純物濃度は、例えば１×１０１５ｃｍ−３である。素子分離絶縁膜３６は、例えば酸化シリコン膜である。ｐ型拡散領域３４は、半導体基板１０内にＢ等の不純物をイオン注入し、その後熱処理することにより形成される。図８（ａ）のように、素子分離絶縁膜３６を形成するマスクのパターンは、ｐｎダイオードおよびトランジスタが形成される領域以外の領域に素子分離絶縁膜３６が形成されるように設けられている。拡散領域３４を形成するマスクのパターンの端は、素子分離絶縁膜３６上に一部重なるように設けられている。なお、図８（ａ）内のクロスで示した領域が素子分離絶縁膜３６が形成される領域である。
【００３３】
図９（ｂ）のように、ｐｎダイオードが形成される領域に第１拡散領域３２および第２拡散領域２４を形成する。第１拡散領域３２および第２拡散領域２４は、例えばＰイオンを３５０ｋｅＶの注入エネルギー、５×１０１２ｃｍ−２のドーズ量、７°のチルトでイオン注入する。その後熱処理する。これにより、半導体基板１０と第１拡散領域３２および第２拡散領域２４との間にｐｎ接合が形成される。図９（ａ）のように、第１拡散領域３２および第２拡散領域２４を形成するマスクのパターンは、素子分離絶縁膜３６より内側に設けられている。
【００３４】
図１０（ｂ）のように、半導体基板１０上にゲート絶縁膜３８を形成する。ゲート絶縁膜３８上にゲート電極４０を形成する。ゲート電極４０をマスクにゲート絶縁膜３８をエッチングする。半導体基板１０上にゲート電極４０を覆うように絶縁膜を形成する。絶縁膜を異方性エッチングすることにより、ゲート電極４０の両側側面にサイドウォール４２を、半導体基板１０上にシリサイド抑制膜４４を形成する。ゲート電極４０の上面、トランジスタのソースおよびドレインとなる領域の半導体基板１０の上面、ｐｎダイオードのコンタクト領域４５の半導体基板１０の上面をシリサイド化する。このとき。ｐｎダイオードの半導体基板１０の上面は、コンタクト領域４５以外はシリサイド化されない。ゲート絶縁膜３８は例えば酸化シリコン膜により形成する。ゲート電極４０は、例えば多結晶シリコン膜により形成する。サイドウォール４２およびシリサイド抑制膜４４は、例えば酸化シリコン膜により形成する。シリサイド化は、例えばＣｏを用いコバルトシリサイドを形成する。
【００３５】
図１０（ａ）のように、ゲート電極４０を形成するマスクのパターンは、トランジスタを形成する領域の素子分離絶縁膜３６を横切るように設けられる。シリサイド抑制膜４４を形成するマスクのパターンは、トランジスタが形成される領域の素子分離絶縁膜３６から半導体基板が露出する領域とゲート電極４０が露出するように設けられる。また、シリサイド抑制膜４４を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域４５にも受けられる。
【００３６】
図１１（ｂ）のように、半導体基板１０上にエッチングストッパ膜４６を形成する。コンタクト領域４５以外の第２ｐｎダイオード２３および３３上にはエッチングストッパ膜が残存しないようにエッチングストッパ膜４６をエッチングする。エッチングストッパ膜４６は、例えば窒化シリコン膜である。図１１（ｂ）のように、エッチングストッパ膜４６を形成するマスクのパターンは、ｐｎダイオードが形成される領域においてコンタクト領域４５以外にエッチングストッパ膜が残存しないように設けられる。
【００３７】
図１２（ｂ）のように、シリサイド抑制膜４４およびエッチングストッパ膜４６上に絶縁膜５２を形成する。絶縁膜５２を上下に貫通するビアを形成する。ビア内および絶縁膜５２上にバリア層５４を形成する。ビア内のバリア層５４内および絶縁膜５２上のバリア層５４上にプラグ金属層５６を形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜５２上の余分なバリア層５４およびプラグ金属層５６を除去する。バリア層５４およびプラグ金属層５６により金属層５８が形成される。エッチングストッパ膜４６は、ビアを形成する際のストッパ膜として機能する。例えば、絶縁膜５２を貫通するビアを形成する際に、エッチングストッパ膜４６はエッチングされない。その後、エッチングストッパ膜を貫通するビアを形成する。これにより、シリサイド化された半導体基板１０およびゲート電極４０の上面へのダメージが緩和される。バリア層５４は、例えばＴｉＮ膜を用い形成する。プラグ金属層５６は、例えばＷ膜を用い形成する。図１２（ａ）のように、金属層５８を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域にビアが形成されるように設けられる。また、金属層５８を形成するマスクのパターンは、トランジスタが形成される領域のゲート電極４０、ソース、ドレイン領域にビアが形成されるように設けられる。
【００３８】
図１３のように、絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａを形成するエッチングストッパ膜６０ａ上に絶縁膜６２ａを形成する。エッチングストッパ膜６０ａおよび絶縁膜６２ａを上下に貫通するビアを形成する。ビア内および絶縁膜６２ａ上にバリア層６４ａを形成する。ビア内のバリア層６４ａ内および絶縁膜６２ａ上のバリア層６４ａ上に配線層６６ａを形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜６２ａ上の余分なバリア層６４ａおよび配線層６６ａを除去する。バリア層６４ａおよび配線層６６ａにより金属層６８ａが形成される。例えば、絶縁膜６２ａを貫通するビアを形成する際に、エッチングストッパ膜６０ａはエッチングされない。その後、エッチングスポッパ膜６０ａを貫通するビアを形成する。エッチングストッパ膜６０ａは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ａは、例えば酸化シリコン膜から形成される。バリア層６４ａは、例えばＴａ膜を用い形成する。配線層６６ａは、例えばＣｕ膜を用い形成する。
【００３９】
図１４のように、絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂを形成する。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂを形成する。絶縁膜６２ｂ上にエッチングストッパ膜６０ｃを形成する。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃを形成する。エッチングストッパ膜６０ｂおよび絶縁膜６２ｂを上下に貫通するビアと、エッチングストッパ膜６０ｃおよび絶縁膜６２ｃを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｃ上にバリア層６４ｂおよび６４ｃを形成する。ビア内のバリア層６４ｂおよび６４ｃ内および絶縁膜６２ｃ上のバリア層６４ｃ上にプラグ金属層６６ｂおよび配線層６６ｃをめっき法を用い同時に形成する。ＣＭＰ法を用い、絶縁膜６２ｃ上の余分なバリア層６４ｃおよび配線層６６ｃを除去する。バリア層６４ｂおよびプラグ金属層６６ｂにより金属層６８ｂが形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｂおよび６０ｃは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｂおよび６２ｃは、例えば酸化シリコン膜から形成される。バリア層６４ｂおよび６４ｃは、例えばＴａ膜を用い形成する。プラグ金属層６６ｂおよび配線層６６ｃは、例えばＣｕ膜を用い形成する。このように、配線は例えばデュアルダマシン法を用い形成される。
【００４０】
図１５のように、絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄを形成する。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄを形成する。エッチングストッパ膜６０ｄおよび絶縁膜６２ｄを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｄ上にバリア層７４を形成する。ビア内のバリア層７４内および絶縁膜６２ｃ上のバリア層７４上に配線層７６を形成する。配線層７６上に表面層７７を形成する。バリア層７４、配線層７６および表面層７７により金属層７８が形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｄは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｄは、例えば酸化シリコン膜から形成される。バリア層７４は、例えばＴｉＮ膜を用い形成する。配線層７６は、例えばＡｌＣｕ膜を用い形成する。表面層７７は、例えばＴｉＮ膜を用い形成する。
【００４１】
その後、絶縁膜６２ｄ上に金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０を形成する。カバー膜に開口８２を形成する。以上により、図４に示した半導体装置が形成される。
【００４２】
図８（ａ）から図１５を用い、実施例２に係る半導体装置の製造方法の一例を説明したが、言うまでもなく、その他の方法を用い、実施例２に係る半導体装置を形成してもよい。
【００４３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４４】
１０ 半導体基板
１８ 金属層
２０ 電子回路
２３ 第２ｐｎダイオード
２４ 第２拡散領域
２５ チップ領域
２６ スクライブライン
２８ 第１パッド
２９ 第２パッド
３２ 第１拡散領域
３３ 第１ｐｎダイオード
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ｐｎ接合ダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
受光素子等のｐｎ接合ダイオードを備える半導体装置は、例えば半導体撮像装置等に用いられている。メイン回路とは別にダイオード等の特性を確認するためのモニタを設けることがある。モニタを測定することにより、メイン回路内のダイオードの特性を把握することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３００９０５号公報
【特許文献２】特開２００９−０８９０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐｎ接合ダイオードの電流特性を測定するモニタは、接合面積が小さいとｐｎ接合に形成された欠陥によるリーク電流を検出することができない。一方、ｐｎ接合ダイオードの接合面積を大きくすると、ウエーハ内に配置できる半導体チップが減ってしまいコストアップとなる。
【０００５】
本半導体装置は、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。
【課題を解決するための手段】
【０００６】
例えば、半導体基板とｐｎ接合を形成する第１拡散領域を含む第１ｐｎダイオードを含み、前記半導体基板上に形成された電子回路と、前記電子回路とスクライブラインとの間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域を、含む第２ｐｎダイオードと、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層と、を具備することを特徴とする半導体装置を用いる。
【発明の効果】
【０００７】
本半導体装置によれば、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１のウエーハの平面図である。
【図２】図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。
【図３】図３は、実施例２に係る半導体装置の平面図である。
【図４】図４は、実施例２に係る半導体装置の断面模式図である。
【図５】図５は、実施例２のスクライブライン近傍の平面図である。
【図６】図６は、図５のＡ−Ａ断面図である。
【図７】図７は、図５のＢ−Ｂ断面図である。
【図８】図８（ａ）および図８（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その１）である。
【図９】図９（ａ）および図９（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その２）である。
【図１０】図１０（ａ）および図１０（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その３）である。
【図１１】図１１（ａ）および図１１（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その４）である。
【図１２】図１２（ａ）および図１２（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その５）である。
【図１３】図１３は、実施例２に係る半導体装置の製造工程を示す図（その６）である。
【図１４】図１４は、実施例２に係る半導体装置の製造工程を示す図（その７）である。
【図１５】図１５は、実施例２に係る半導体装置の製造工程を示す図（その８）である。
【発明を実施するための形態】
【０００９】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１０】
図１は、実施例１のウエーハの平面図である。図１のように、ウエーハ１１０内に複数のチップ領域２５がＸ方向およびＹ方向に配列している。なお、チップ領域２５は、例えばウエーハ１１０を個片化した際にチップとなる領域である。チップ領域２５の間には、ウエーハ１１０を切断する領域であるスクライブライン２６が形成されている。ウエーハ１１０のエッジには、ウエーハ１１０の結晶方位を示すノッチ１１２が形成されている。チップ領域２５のうちクロスで示した領域が、個片化後製品として出荷可能な領域である。
【００１１】
図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。図２（ａ）はチップ領域近傍の平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。図２（ａ）のように、チップ領域２５はスクライブライン２６に囲まれている。チップ領域２５には、電子回路２０、パッド２２および第２拡散領域２４が形成されている。パッド２２は電子回路２０の回りを囲んで設けられている。パッド２２は、電子回路２０と電気的に接続されている。パッド２２の回りにスクライブライン２６に沿って第２拡散領域２４が形成されている。第２拡散領域２４は、電子回路２０とスクライブライン２６との間に形成され、電子回路２０を囲むように形成されている。スクライブライン２６内に第１パッド２８および第２パッド２９が形成されている。第１パッド２８は、第２拡散領域２４に電気的に接続されている。第２パッド２９は、第２拡散領域２４とｐｎ接合を形成する半導体基板１０に電気的に接続されている。
【００１２】
図２（ｂ）のように、半導体基板１０内にイオン注入法により第１拡散領域３２および第２拡散領域２４が形成されている。半導体基板（または半導体基板内に形成された拡散領域）１０は例えばｐ型であり、第１拡散領域３２および第２拡散領域２４は、例えば同じｎ型である。半導体基板１０がｎ型であり、第１拡散領域３２および第２拡散領域２４が同じｐ型でもよい。第１拡散領域３２と半導体基板１０との間にｐｎ接合が形成される。第１ｐｎダイオード３３は第１拡散領域３２を含む。第２拡散領域２４と半導体基板１０との間にｐｎ接合が形成される。第２ｐｎダイオード２３は第２拡散領域２４を含む。
【００１３】
半導体基板１０上に絶縁膜１２が形成されている。絶縁膜１２は、例えば配線の層間絶縁膜であり、例えば酸化シリコン膜である。絶縁膜１２は、１層から形成されていてもよいし、複数の層から形成されていてもよい。絶縁膜１２内に金属層１８が形成されている。金属層１８は第２拡散領域２４と重なって形成されており、スクライブライン２６に沿って形成されている。金属層１８上にパッド１９が形成されていてもよい。絶縁膜１２上に、パッド２２が形成されている。パッド２２の上面に開口を備えた絶縁膜１４が絶縁膜１２上に形成されている。
【００１４】
電子回路２０は、第１ｐｎダイオード３３を含む回路である。第１ｐｎダイオード３３は、例えば受光素子であり、電子回路２０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサのような半導体画像装置である。
【００１５】
第１パッド２８と第２パッド２９とにプローブ針を接触させ、第１パッド２８と第２パッド２９との間の電気的特性を測定することにより、第２ｐｎダイオード２３の電気的特性を測定することができる。例えば、第２ｐｎダイオード２３に逆方向バイアスを印加し、リーク電流を測定することにより、接合面における欠陥の有無を評価することができる。
【００１６】
実施例１によれば、第２拡散領域２４が、電子回路２０とスクライブライン２６との間の半導体基板１０内に設けられ電子回路２０を囲んでいる。金属層１８が、電子回路２０とスクライブライン２６との間の半導体基板１０上に設けられ電子回路２０を囲んでいる。さらに、金属層１８は、第２拡散領域２４と重なるように設けられている
【００１７】
第２拡散領域２４が、電子回路２０とスクライブライン２６との間に設けられ電子回路２０を囲んでいるため、第２ｐｎダイオード２３の接合面積を大きくできる。第２ｐｎダイオード２３の接合面積を大きくすることで、微小のリーク電流を測定することができる。これにより、例えばｐｎ接合に形成された欠陥有無を評価することができる。ｐｎ接合面に形成される欠陥は、面積に依存する。電子回路２０内には、多くの第１ｐｎダイオード３３が形成されている。そこで、電子回路２０内の第１ｐｎダイオード３３の接合における欠陥を評価するためには、接合面積の大きいモニタｐｎダイオードを形成することが好ましい。第２拡散領域２４は、上視した場合電子回路２０の少なくとも一部を囲むように設けられていればよいが、接合面積の観点から、第２拡散領域２４は、上視した場合電子回路２０の全てを囲むように設けられることが好ましい。第２ｐｎダイオード２３の接合面積は、電子回路２０内の第１ｐｎダイオード３３の接合面積より大きいことが好ましい。
【００１８】
さらに、金属層１８が電子回路２０とスクライブライン２６との間に第２拡散領域２４と重なるように設けられているため、第２拡散領域２４を設けることによる面積の増加を抑制できる。よって、コストダウンが可能となる。金属層１８は、例えば電子回路２０への水分の浸入を抑制する耐湿リングとすることができる。耐湿リングは、絶縁膜１２に侵入した水分が電子回路２０に至ることを抑制している。例えば、スクライブライン２６でウエーハ１１０を切断した場合、絶縁膜１２の切断面から水分が絶縁膜１２に侵入する。電子回路２０に水分が至ると、電子回路２０が劣化してしまう。耐湿リングが電子回路２０を囲むように設けることで、電子回路２０の劣化を抑制できる。金属層１８を耐湿リングとして用いる場合、上視した場合電子回路２０を全て囲むことが好ましいが、少なくとも一部を囲めばよい。また、面積縮小の観点から、第２拡散領域２４が形成される領域は、全て金属層１８が形成される領域に含まれることが好ましいが、第２拡散領域２４は金属層１８と少なくとも一部が重なっていればよい。
【００１９】
さらに、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層まで形成されていることが好ましい。これにより、金属層１８が、絶縁膜１２に侵入した水分が電子回路２０に至ることをより抑制することができる。
【００２０】
第１拡散領域３２と第２拡散領域２４とは、同じドーパント、同じイオン注入エネルギーおよび同じドーズ量を用い形成されることが好ましい。例えば、第１拡散領域３２と第２拡散領域２４の不純物分布は同じであることが好ましい。これにより、第２ｐｎダイオード２３の電気的特性を測定することにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより正確に評価することができる。さらに、第１拡散領域３２とｐｎ接合する半導体基板１０と、第２拡散領域２４とｐｎ接合する半導体基板１０との不純物分布も同じであることが好ましい。これにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより適切に評価することができる。
【００２１】
さらに、第２拡散領域２４に電気的に接続された第１パッド２８と半導体基板１０に電気的に接続された第２パッド２９とがスクライブライン２６に形成されている。これにより、チップ領域２５の面積を抑制することができる。
【実施例２】
【００２２】
実施例２は、実施例１の具体例である。図３は、実施例２に係る半導体装置の平面図である。スクライブライン２６内に電子回路２０が含むトランジスタ等の特性を測定するためのモニタ１０２が設けられている。スクライブライン２６内に、モニタ１０２と電気的に接続するパッド１０１が設けられている。スクライブライン２６内にウエーハを切断する際の切断線１０３を図示している。その他の構成は実施例１の図２（ａ）と同じであり説明を省略する。切断線１０３において、ウエーハを切断すると、チップ領域２５がチップとなる。ウエーハを例えばダイシング法を用い切断すると、スクライブライン２６の中心付近が切りしろとなる。モニタ１０２は、ウエーハを切断した後に用いることはない。そこで、モニタ１０２をスクラインブライン２６に設けることにより、チップ領域２５の面積を抑制することができる。
【００２３】
図４は、実施例２に係る半導体装置の断面模式図である。チップ領域２５内のｐｎダイオード３３が形成される領域１０４、パッド２２、第２拡散領域２４および金属層１８が形成される領域１００およびスクライブライン２６内のモニタトランジスタ領域を図示している。パッド２２下には電子回路のトランジスタ３５が形成されている。スクライブライン２６には、モニタトランジスタ３７が形成されている。領域１０４には第１ｐｎダイオード３３が形成されている。領域１００には第２ｐｎダイオード２３が形成されている。第１ｐｎダイオード３３および第２ｐｎダイオード２３が形成される領域には、ｐ型半導体基板１０内にｎ型の第１拡散領域３２および第２拡散領域２４が形成されている。モニタトランジスタ３７およびトランジスタ３５が形成される領域には、半導体基板１０内にｐ型の拡散領域３４が形成されている。各ダイオードおよびトランジスタ間を電気的に分離するため半導体基板１０内に素子分離酸化膜３６が形成されている。
【００２４】
トランジスタ３５およびモニタトランジスタ３７の拡散領域３４上にゲート電極４０がゲート絶縁膜３８を介し形成されている。ゲート電極４０の側面にサイドウォール４２が形成されている。半導体基板１０上にシリサイド抑制膜４４およびエッチングストッパ膜４６が形成されている。さらに、半導体基板１０上に絶縁膜５２が形成されている。絶縁膜５２を上下に貫通するビア内にバリア層５４が形成されている。バリア層５４内にプラグ金属層５６が形成されている。バリア層５４とプラグ金属層５６とは金属層５８を形成する。
【００２５】
絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａが形成されている。エッチングストッパ膜６０ａ上に絶縁膜６２ａが形成されている。絶縁膜６２ａを上下に貫通するビア内にバリア層６４ａが形成されている。バリア層６４ａ内に配線層６６ａが形成されている。バリア層６４ａと配線層６６ａとは金属層６８ａを形成する。絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂが形成されている。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂが形成されている。絶縁膜６２ｂを上下に貫通するビア内にバリア層６４ｂが形成されている。バリア層６４ｂ内にプラグ金属層６６ｂが形成されている。バリア層６４ｂとプラグ金属層６６ｂとは金属層６８ｂを形成する。
【００２６】
絶縁膜６２ｂおよび金属層６８ｂ上にエッチングストッパ膜６０ｃが形成されている。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃが形成されている。絶縁膜６２ｃを上下に貫通するビア内にバリア層６４ｃが形成されている。バリア層６４ｃ内に配線層６６ｃが形成されている。バリア層６４ｃと配線層６６ｃとは金属層６８ｃを形成する。絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄが形成されている。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄが形成されている。絶縁膜６２ｄを上下に貫通するビア内にバリア層６４ｄが形成されている。バリア層６４ｄ内にプラグ金属層６６ｄが形成されている。バリア層６４ｄとプラグ金属層６６ｄとは金属層６８ｄを形成する。
【００２７】
絶縁膜６２ｄ上に、金属層６８ｄに電気的に接続する金属層７８が形成されている。金属層７８は、例えばバリア層７４、配線層７６および表面層７７から形成される。絶縁膜６２ｄ上および金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０が形成されている。カバー膜に開口８２が設けられている。開口８２を介し金属層７８に外部より電気的に接続することができる。
【００２８】
図５は、実施例２のスクライブライン近傍の平面図である。図５のように、第２拡散領域２４に配線９０を介し電気的に接続する第１パッド２８が設けられている。半導体基板１０に配線９２を介し電気的に接続する第２パッド２９が設けられている。第１パッド２８および第２パッド２９の幅Ｌ１は、例えば８２μｍ、第２拡散領域２４の幅Ｌ２は、例えば１０μｍである。第２拡散領域２４間の間隔Ｌ３は例えば１２６μｍ、チップ領域２５間の間隔Ｌ４は、例えば１４６μｍである。チップ領域２５の大きさは、例えば２５ｍｍ×２５ｍｍである。第１ｐｎダイオード３３の第１拡散領域３２の大きさは例えば５０μｍ×５０μｍである。
【００２９】
図６は、図５のＡ−Ａ断面図である。図６のように、第１パッド２８は、配線層７６により金属層１８に電気的に接続されている。金属層１８は、金属層５８が第２拡散領域２４に接触することにより、第２拡散領域２４と電気的に接続されている。第１パッド２８は、金属層７８、６８ｄ、６８ｃ、６８ｂおよび６８ａにより形成されている。第１パッド２８下の半導体基板１０には素子分離絶縁膜３６が形成されている。これらにより、第１パッド２８は、第２拡散領域２４に電気的に接続され、半導体基板１０には電気的に接続されていない。
【００３０】
図７は、図５のＢ−Ｂ断面図である。図７のように、半導体基板１０内に拡散領域３１が形成されている。拡散領域３１は、例えば不純物濃度が半導体基板１０より高いＰ型領域である。第２パッド２９は、金属層７８、６８ｄ、６８ｃ、６８ｂ、６８ａおよび５８により拡散領域３１に電気的に接続されている。
【００３１】
実施例２のように、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層（金属層７８）まで形成されていることが好ましい。これにより、耐湿リングとしての機能を高めることができる。なお、耐湿リングとしての機能をより高めるため、各プラグ金属層５６、６６ｂおよび６６ｄは、電子回路を囲むようにリング状に形成されていることが好ましい。各配線層６６ａ、６６ｃおよび７６は、電子回路を囲むようにリング状に形成されていることが好ましい。
【００３２】
図８（ａ）から図１５は、実施例２に係る半導体装置の製造工程を示す図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）はフォトマスク上の平面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）および図１３から図１５は、断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）のＡ−Ａ断面に相当する。図８（ｂ）のように、半導体基板１０内に素子分離絶縁膜３６を形成する。トランジスタが形成される領域の半導体基板１０内にｐ型拡散領域３４を形成する。半導体基板１０は、例えばシリコン基板であり、ｐ型の不純物濃度は、例えば１×１０１５ｃｍ−３である。素子分離絶縁膜３６は、例えば酸化シリコン膜である。ｐ型拡散領域３４は、半導体基板１０内にＢ等の不純物をイオン注入し、その後熱処理することにより形成される。図８（ａ）のように、素子分離絶縁膜３６を形成するマスクのパターンは、ｐｎダイオードおよびトランジスタが形成される領域以外の領域に素子分離絶縁膜３６が形成されるように設けられている。拡散領域３４を形成するマスクのパターンの端は、素子分離絶縁膜３６上に一部重なるように設けられている。なお、図８（ａ）内のクロスで示した領域が素子分離絶縁膜３６が形成される領域である。
【００３３】
図９（ｂ）のように、ｐｎダイオードが形成される領域に第１拡散領域３２および第２拡散領域２４を形成する。第１拡散領域３２および第２拡散領域２４は、例えばＰイオンを３５０ｋｅＶの注入エネルギー、５×１０１２ｃｍ−２のドーズ量、７°のチルトでイオン注入する。その後熱処理する。これにより、半導体基板１０と第１拡散領域３２および第２拡散領域２４との間にｐｎ接合が形成される。図９（ａ）のように、第１拡散領域３２および第２拡散領域２４を形成するマスクのパターンは、素子分離絶縁膜３６より内側に設けられている。
【００３４】
図１０（ｂ）のように、半導体基板１０上にゲート絶縁膜３８を形成する。ゲート絶縁膜３８上にゲート電極４０を形成する。ゲート電極４０をマスクにゲート絶縁膜３８をエッチングする。半導体基板１０上にゲート電極４０を覆うように絶縁膜を形成する。絶縁膜を異方性エッチングすることにより、ゲート電極４０の両側側面にサイドウォール４２を、半導体基板１０上にシリサイド抑制膜４４を形成する。ゲート電極４０の上面、トランジスタのソースおよびドレインとなる領域の半導体基板１０の上面、ｐｎダイオードのコンタクト領域４５の半導体基板１０の上面をシリサイド化する。このとき。ｐｎダイオードの半導体基板１０の上面は、コンタクト領域４５以外はシリサイド化されない。ゲート絶縁膜３８は例えば酸化シリコン膜により形成する。ゲート電極４０は、例えば多結晶シリコン膜により形成する。サイドウォール４２およびシリサイド抑制膜４４は、例えば酸化シリコン膜により形成する。シリサイド化は、例えばＣｏを用いコバルトシリサイドを形成する。
【００３５】
図１０（ａ）のように、ゲート電極４０を形成するマスクのパターンは、トランジスタを形成する領域の素子分離絶縁膜３６を横切るように設けられる。シリサイド抑制膜４４を形成するマスクのパターンは、トランジスタが形成される領域の素子分離絶縁膜３６から半導体基板が露出する領域とゲート電極４０が露出するように設けられる。また、シリサイド抑制膜４４を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域４５にも受けられる。
【００３６】
図１１（ｂ）のように、半導体基板１０上にエッチングストッパ膜４６を形成する。コンタクト領域４５以外の第２ｐｎダイオード２３および３３上にはエッチングストッパ膜が残存しないようにエッチングストッパ膜４６をエッチングする。エッチングストッパ膜４６は、例えば窒化シリコン膜である。図１１（ｂ）のように、エッチングストッパ膜４６を形成するマスクのパターンは、ｐｎダイオードが形成される領域においてコンタクト領域４５以外にエッチングストッパ膜が残存しないように設けられる。
【００３７】
図１２（ｂ）のように、シリサイド抑制膜４４およびエッチングストッパ膜４６上に絶縁膜５２を形成する。絶縁膜５２を上下に貫通するビアを形成する。ビア内および絶縁膜５２上にバリア層５４を形成する。ビア内のバリア層５４内および絶縁膜５２上のバリア層５４上にプラグ金属層５６を形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜５２上の余分なバリア層５４およびプラグ金属層５６を除去する。バリア層５４およびプラグ金属層５６により金属層５８が形成される。エッチングストッパ膜４６は、ビアを形成する際のストッパ膜として機能する。例えば、絶縁膜５２を貫通するビアを形成する際に、エッチングストッパ膜４６はエッチングされない。その後、エッチングストッパ膜を貫通するビアを形成する。これにより、シリサイド化された半導体基板１０およびゲート電極４０の上面へのダメージが緩和される。バリア層５４は、例えばＴｉＮ膜を用い形成する。プラグ金属層５６は、例えばＷ膜を用い形成する。図１２（ａ）のように、金属層５８を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域にビアが形成されるように設けられる。また、金属層５８を形成するマスクのパターンは、トランジスタが形成される領域のゲート電極４０、ソース、ドレイン領域にビアが形成されるように設けられる。
【００３８】
図１３のように、絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａを形成するエッチングストッパ膜６０ａ上に絶縁膜６２ａを形成する。エッチングストッパ膜６０ａおよび絶縁膜６２ａを上下に貫通するビアを形成する。ビア内および絶縁膜６２ａ上にバリア層６４ａを形成する。ビア内のバリア層６４ａ内および絶縁膜６２ａ上のバリア層６４ａ上に配線層６６ａを形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜６２ａ上の余分なバリア層６４ａおよび配線層６６ａを除去する。バリア層６４ａおよび配線層６６ａにより金属層６８ａが形成される。例えば、絶縁膜６２ａを貫通するビアを形成する際に、エッチングストッパ膜６０ａはエッチングされない。その後、エッチングスポッパ膜６０ａを貫通するビアを形成する。エッチングストッパ膜６０ａは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ａは、例えば酸化シリコン膜から形成される。バリア層６４ａは、例えばＴａ膜を用い形成する。配線層６６ａは、例えばＣｕ膜を用い形成する。
【００３９】
図１４のように、絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂを形成する。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂを形成する。絶縁膜６２ｂ上にエッチングストッパ膜６０ｃを形成する。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃを形成する。エッチングストッパ膜６０ｂおよび絶縁膜６２ｂを上下に貫通するビアと、エッチングストッパ膜６０ｃおよび絶縁膜６２ｃを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｃ上にバリア層６４ｂおよび６４ｃを形成する。ビア内のバリア層６４ｂおよび６４ｃ内および絶縁膜６２ｃ上のバリア層６４ｃ上にプラグ金属層６６ｂおよび配線層６６ｃをめっき法を用い同時に形成する。ＣＭＰ法を用い、絶縁膜６２ｃ上の余分なバリア層６４ｃおよび配線層６６ｃを除去する。バリア層６４ｂおよびプラグ金属層６６ｂにより金属層６８ｂが形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｂおよび６０ｃは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｂおよび６２ｃは、例えば酸化シリコン膜から形成される。バリア層６４ｂおよび６４ｃは、例えばＴａ膜を用い形成する。プラグ金属層６６ｂおよび配線層６６ｃは、例えばＣｕ膜を用い形成する。このように、配線は例えばデュアルダマシン法を用い形成される。
【００４０】
図１５のように、絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄを形成する。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄを形成する。エッチングストッパ膜６０ｄおよび絶縁膜６２ｄを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｄ上にバリア層７４を形成する。ビア内のバリア層７４内および絶縁膜６２ｃ上のバリア層７４上に配線層７６を形成する。配線層７６上に表面層７７を形成する。バリア層７４、配線層７６および表面層７７により金属層７８が形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｄは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｄは、例えば酸化シリコン膜から形成される。バリア層７４は、例えばＴｉＮ膜を用い形成する。配線層７６は、例えばＡｌＣｕ膜を用い形成する。表面層７７は、例えばＴｉＮ膜を用い形成する。
【００４１】
その後、絶縁膜６２ｄ上に金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０を形成する。カバー膜に開口８２を形成する。以上により、図４に示した半導体装置が形成される。
【００４２】
図８（ａ）から図１５を用い、実施例２に係る半導体装置の製造方法の一例を説明したが、言うまでもなく、その他の方法を用い、実施例２に係る半導体装置を形成してもよい。
【００４３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４４】
１０ 半導体基板
１８ 金属層
２０ 電子回路
２３ 第２ｐｎダイオード
２４ 第２拡散領域
２５ チップ領域
２６ スクライブライン
２８ 第１パッド
２９ 第２パッド
３２ 第１拡散領域
３３ 第１ｐｎダイオード
【特許請求の範囲】
【請求項１】
半導体基板とｐｎ接合を形成する第１拡散領域を含む第１ｐｎダイオードを含み、前記半導体基板上に形成された電子回路と、
前記電子回路とスクライブラインとの間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域を、含む第２ｐｎダイオードと、
前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記金属層は、前記第２拡散領域の前記半導体基板上に接して設けられ、前記半導体基板から最上配線層まで形成されていること特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属層は、前記電子回路への水分の浸入を抑制する耐湿リングであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項４】
前記第１拡散領域と前記第２拡散領域との不純物濃度は同じであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記スクライブライン内に形成され、前記第２拡散領域と電気的に接続する第１パッドと、
前記スクライブライン内に形成され、前記半導体基板と電気的に接続する第２パッドと、
を具備することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項１】
半導体基板とｐｎ接合を形成する第１拡散領域を含む第１ｐｎダイオードを含み、前記半導体基板上に形成された電子回路と、
前記電子回路とスクライブラインとの間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域を、含む第２ｐｎダイオードと、
前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記金属層は、前記第２拡散領域の前記半導体基板上に接して設けられ、前記半導体基板から最上配線層まで形成されていること特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属層は、前記電子回路への水分の浸入を抑制する耐湿リングであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項４】
前記第１拡散領域と前記第２拡散領域との不純物濃度は同じであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記スクライブライン内に形成され、前記第２拡散領域と電気的に接続する第１パッドと、
前記スクライブライン内に形成され、前記半導体基板と電気的に接続する第２パッドと、
を具備することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−９４７１８（Ｐ２０１２−９４７１８Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４１４２９（Ｐ２０１０−２４１４２９）
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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