半導体装置及びその製造方法
【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板上にマトリックス状に配置されたチップ領域に形成される。チップ領域を切断するときは、チップ領域に半導体回路を形成した後、チップ領域の間のスクライブライン領域で半導体基板をダイシングする。
【０００３】
半導体基板をダイシングしたときに、チップ領域の外周部分にクラックや欠けが発生することがある。
半導体装置のチップの周辺部にクラックや欠けが生じると、外部から水分が浸入し易くなる。このため、半導体装置では、チップ領域の外周部分に、ガードリング（耐湿リング）を設けて、水分の浸入を防止している。
【０００４】
ガードリングは、上下のリング状の金属層をプラグで接続させた構成を有する。このようなガードリングは、半導体装置の多層配線構造と同時に形成される。すなわち、回路の金属配線を形成するときに、同時にリング状の金属層がチップ領域の外周部分に形成される。そして、回路の配線を接続する導電性のプラグを形成するときに、上下のリング状の金属層を接続するグラグが同時に形成される。
【０００５】
ところが、ガードリングは、チップ領域の外周部分、つまりダイシング時の切断面の近くに形成されるので、ダイシング時に層間絶縁膜に発生したクラックが、ガードリングに達してしまうことがあった。半導体装置の信頼性を向上する観点からは、クラックがガードリングに到達することを防止し、防水性能をさらに向上させることが望まれていた。
【０００６】
そこで、従来の半導体装置では、半導体基板上のチップ領域に、ガードリングを形成すると共に、ガードリングのさらに外側のスクライブライン領域に、チップ領域を不連続に取り囲む応力吸収壁を形成していた。
応力吸収壁は、配線層の各層に形成されたビアホールと同時に形成される凹部に金属を埋め込んで形成される。金属を埋め込んだ凹部は、層間絶縁膜の積層方向に、半導体基板の表面から最上層の上面まで連続して形成される。最上層の配線層の上面は、保護膜を形成して配線、ガードリング、及び応力吸収壁を保護する。この方法で製造される半導体装置は、ダイシング時に発生する衝撃、応力又はクラックを応力吸収壁で吸収する。
【０００７】
さらに、ガードリングの外側のスクラブライン領域に応力吸収壁を設ける他の例では、多層配線構造の各層と同時に、スクライブライン領域に金属層を形成したものがある。この半導体装置の製造方法では、スクライブ領域に金属層と層間絶縁膜とが配線層の数だけ交互に配置される。さらに、金属層は、チップ領域を囲むように不連続に形成される。
この半導体装置の製造方法では、ガードリングの一部と、ガードリングの内側の回路部分とを保護膜で覆った後に、半導体基板をダイシングする。この場合、スクライブライン領域に保護膜がないので、ダイシング時に保護膜の剥離が防止される。
【０００８】
また、保護膜の剥離を防止するため、最上層の配線を覆う絶縁膜の上に、金属製の環状パターンを形成し、その上に保護膜を形成することがある。保護膜のエッジは、金属製の環状パターンの上に配置されている。このため、ダイシング時に層間絶縁膜にクラックが発生しても、メタル環状パターンによって保護膜にクラックが伝播することはない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−６０６０６号公報
【特許文献２】特開２００６−９３４０７号公報
【特許文献３】特開２００９−２１８５０４号公報
【特許文献４】特開平９−１９９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来では、チップ領域の周方向に不連続に配置される応力吸収壁の間から、クラックがビアや金属層の間の絶縁膜を伝播し、ガードリングに到達してしまうことがあった。
また、金属製の環状パターンの上に保護膜を形成する場合、保護膜の剥離は防止できるが、金属製の環状パターンの下側の層間絶縁膜で発生したクラックが回路の内部に伝播することは防止できなかった。
【００１１】
さらに、半導体基板のダイシング時に金属製の環状パターンが剥離しないように、スクライブライン領域から金属製の環状パターンまで距離を設ける必要があった。このため、半導体装置の小型化が妨げられていた。
本発明は、このような事情に鑑みてなされたものであり、回路を形成した半導体基板をダイシングするときに発生するクラックの伝搬を抑制することを目的にする。
【課題を解決するための手段】
【００１２】
本実施の形態の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法が提供される。
【００１３】
また、本実施の形態の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置が提供される。
【発明の効果】
【００１４】
基板のダイシング時に層間絶縁膜にクラックが発生したときに、応力吸収パターンの金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックが回路に伝達することが防止される。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図２】図２は、本発明の第１の実施の形態に係る基板におけるチップ領域とスクライブライン領域のレイアウトを示す平面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の平面図である。
【図５】図５は、本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、本発明の第１の実施の形態の別の変形例に係る半導体装置の製造工程を示す断面図である。
【図７Ａ】図７Ａは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その１）である。
【図７Ｂ】図７Ｂは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その２）である。
【図７Ｃ】図７Ｃは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その３）である。
【図８Ａ】図８Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図（その１）である。
【図８Ｂ】図８Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図（その２）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の平面図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１１】図１１は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１２】図１２は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１３】図１３は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【発明を実施するための最良の形態】
【００１６】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するものではない。
【００１７】
（第１の実施の形態）
図面を参照して第１の実施の形態について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。ここで、図２の平面図に示すように、ウェハ（半導体基板）１には、半導体装置を製造するチップ領域２がマトリックス状に配置されており、各チップ領域２の間には、チップ領域２をダイシングす
るときに使用するスクライブライン領域３が格子状に形成されている。
【００１８】
まず、図１Ａに示す、シリコンなどのウェハ（半導体基板）１のチップ領域２の素子形成領域２Ａの表面に、ＭＯＳトランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。この実施の形態では素子分離絶縁膜１１として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁膜１１は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００１９】
次いで、ウェハ１のトランジスタ形成領域における活性領域に不純物をイオン注入し、ウェル１２を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。
更に、ｎ型及びｐ型のＭＯＳトランジスタそれぞれのチャネル形成を行った後、
ウェハ１上のトランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜であり、その厚さは例えば１〜１０ｎｍである。また、ゲート絶縁膜１３は、誘電率の高い材料で形成しても良い。
【００２０】
さらに、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約１００ｎｍとする。そして、シリコン膜をパターニングすることにより、ゲート電極１４が形成される。なお、ゲート電極１４は、金属材料から形成しても良い。
【００２１】
続いて、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側のウェハ１の表層に不純物を導入して、エクステンション・ＬＤＤ（Lightly Doped Drain）１５を形成する。なお、ｎ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。
【００２２】
この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成する。絶縁膜としては、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残し、絶縁性サイドウォール１６を形成。
【００２３】
続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしてウェハ１の表層に不純物を再びイオン注入する。これにより、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１７（高濃度不純物拡散領域）が形成される。
【００２４】
さらに、ゲート電極１４を含むウェハ１の上側全面に、金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させる。これにより、ゲート電極１４の上面と、ソース／ドレイン領域１７上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１８Ａ、１８Ｂが形成される。この熱処理によって、各ソース／ドレイン領域１７が活性化されて低抵抗化する。
【００２５】
その後に、素子分離絶縁膜１１上などで未反応となっている金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、
ソース／ドレイン領域１７等によって構成されるＭＯＳトランジスタＴ１が形成される。
【００２６】
続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
ゲート電極１４を含むウェハ１の上側全面に、シリコン酸化膜２１を例えば約２０ｎｍに形成し、その後にシリコン窒化膜２２を例えば約８０ｎｍ形成する。シリコン酸化膜２１及びシリコン窒化膜２２は、それぞれがプラズマＣＶＤ法により形成される。続いて、シリコン窒化膜２２の上に、第１層間絶縁膜２３として、ＢＰＳＧ（Boron Phosphor Silicate Glass）を熱ＣＶＤ法により例えば約１３００ｎｍ形成する。第１層間絶縁膜２３の形成後は、ウェハ１を６５０℃で１２０秒程度、アニールする。
【００２７】
なお、第１層間絶縁膜２３として、ＢＰＳＧの代わりに、シリコン酸化膜を形成しても良い。この場合、シリコン酸化膜は、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法を用い、例えば１０００ｎｍの膜厚に形成する。なお、第１層間絶縁膜２３にシリコン酸化膜を用いた場合は、アニールは不要である。
【００２８】
そして、第１層間絶縁膜２３の表面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ１の表面から多結晶シリコン酸化膜の表面までの膜厚を所定値、例えば約９５０ｎｍに調整する。
【００２９】
次に、第１層間絶縁膜２３の上に、シリコン酸化膜２４を例えば約１００ｎｍ形成する。この後、シリコン酸化膜２４の上にレジスト膜（不図示）を塗布した後、レジスト膜をパターニングしてレジストパターンを形成する。レジストパターンは、シリコン酸化膜２４を露出させる開口部を、チップ領域２の素子形成領域２ＡのＭＯＳトランジスタＴ１のソース／ドレイン領域１７の上方と、チップ領域２の外周領域２Ｂとに有する。
【００３０】
次に、レジストパターンをマスクにしたドライエッチングにより、シリコン酸化膜２４、第１層間絶縁膜２３、多孔質シリコン窒化膜２２、及びシリコン酸化膜２１を順番に加工する。エッチング深さは、ソース／ドレイン領域１７の高融点金属シリサイド層１８Ａ、又はウェハ１に到達するまでとする。これにより、ソース／ドレイン領域１７の上にコンタクトホール２５が形成される。また、素子形成領域２Ａの外側を囲む外周領域２Ｂにリング溝２６が形成される。リング溝２６は、ＭＯＳトランジスタＴ１などを含む半導体回路をチップ領域２の外周に沿って囲む連続したリング形に形成される。
【００３１】
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
まず、コンタクトホール２５内に、ソース／ドレイン領域１７に電気的に接続される導電性プラグ２７を形成する。また、これと同時に、リング溝２６内に導電性プラグ２８を形成する。
【００３２】
具体的には、最初に、コンタクトホール２５及びリング溝２６の内面に、図示を省略するチタン膜をスパッタ法にて約３０ｎｍの膜厚に形成する。チタン膜の形成後には、６７５℃、窒素ガス雰囲気で３０秒の熱処理を行う。続いて、チタン膜の上に、図示を省略する窒化チタン膜を約２０ｎｍの膜厚にスパッタ法にて形成する。このようにしてチタン膜と窒化チタン膜の２層の積層構造を有する密着膜の上に、タングステン膜をＣＶＤ法により成長させる。タングステン膜の膜厚は、例えば約３００ｎｍとする。これにより、タングステン膜でコンタクトホール２５の空隙、及びリング溝２６の空隙を埋める。この後、シリコン酸化膜２４の上面上に成長した余分なタングステン膜及び密着膜をＣＭＰ法による研磨で除去する。これにより、コンタクトホール２５とリング溝２６のそれぞれに、導電性プラグ２７，２８が形成される。なお、リング溝２６内の導電性プラグ２８の平面形状は、リング形になる。
【００３３】
次に、シリコン酸化膜２４及び導電性プラグ２７，２８の上に、導電性多層膜を形成する。導電性多層膜は、例えば、膜厚が約６０ｎｍのチタン膜と、膜厚が約３０ｎｍのチタン窒化膜と、膜厚が約３６０ｎｍのアルミニウム膜と、膜厚が約５ｎｍのチタン膜と、膜厚が約７０ｎｍのＴｉＮ膜を順番にＰＶＤ法、例えばスパッタすることで形成する。
【００３４】
さらに、導電性多層膜の上にレジスト膜を塗布した後にパターニングしてレジストパターンを形成する。レジストパターンは、開口部がチップ領域２のそれぞれの導電性プラグ２７，２８の上と、スクライブライン領域３に形成される。なお、スクライブライン領域３に形成される開口部は、ウェハ１上で格子状に形成される。
そして、レジストパターンを用いて、チップ領域２の導電性多層膜をエッチングし、導電性プラグ２７に電気的に接続される第１層の配線３１（第１の導体パターン）を形成する。また、周辺領域２Ｂのリング状の導電性プラグ２８に電気的に接続されるリング状の第１層のシールド層３２（第１のシールド層）が形成される。さらに、これと同時に、スクライブライン領域３の導電性多層膜がエッチングされて、第１の応力吸収パターン３３が第１層の配線３１及びシールド層３２と同じ膜厚に形成される。
【００３５】
ここで、図１Ｃの段階のウェハ１の一部を拡大した平面図を図３に示す。
図３に示すように、第１の応力吸収パターン３３は、ウェハ１上で第１層の配線３１と同じ高さに、チップ領域２の外周に沿って連続して延び、かつチップ領域２を囲むように格子状に形成された金属膜である。図１Ｃ及び図３に示すように、応力吸収パターン３３は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。さらに、応力吸収パターン３３の幅Ｗｓ１は、図示を省略するダイシングブレードの幅より広く、スクライブライン領域３の幅より狭い。例えば、応力吸収パターン３３の幅Ｗｓ１は、２０μｍ〜７０μｍであり、典型的には４０μｍである。
【００３６】
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
まず、シリコン酸化膜２４、配線３１、シールド層３２及び第１の応力吸収パターン３３の上に、第２層間絶縁膜４１を形成する。第２層間絶縁膜４１には、高密度プラズマＣＶＤ法で形成したシリコン酸化膜が用いられる。第２層間絶縁膜４１の膜厚は、例えば、約７５０ｎｍとする。そして、第２層間絶縁膜４１の表面をＣＭＰ法で研磨して平坦化させ、第２層間絶縁膜４１の膜厚を例えば約４６０ｎｍに調整する。
なお、第２層間絶縁膜４１は、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成したシリコン酸化膜でも良い。シリコン酸化膜の場合には、第２層間絶縁膜４１の膜厚は、例えば、約１１００ｎｍとする。
【００３７】
続いて、第２層間絶縁膜４１をドライエッチングして第１層の配線３１に達するスルーホール４４を形成する。これと同時に、リング状の第１層のシールド層３２の上にリング溝４５を形成する。そして、スルーホール４４及びリング溝４５の内面にチタン膜（不図示）と窒化チタン膜を積層して密着膜を形成した後、タングステン膜をＣＶＤ法により成長させる。これにより、スルーホール４４及びリング溝４５の内面がタングステン膜で埋められて、第２層間絶縁膜４１に導電性プラグ４６，４７が形成される。なお、第１層間絶縁膜２３の上面上に成長したタングステン膜及び密着膜は、ＣＭＰ法で除去する。
【００３８】
さらに、導電性プラグ４６の上に第２層の配線４８（導体パターン）を形成する。これと同時に、リング状の導電性プラグ４７の上に、リング状の第２層のシールド層４９を形成する。第２層の配線４８及びシールド層４９は、第１層と同様に形成する。なお、第２層では、スクライブライン領域３に応力吸収パターンは形成しない。
【００３９】
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１、第２層の配線４８及びシールド層４９の上に、第３層間絶
縁膜５１を形成する。
続いて、第３層間絶縁膜５１の中と上に、第２層の場合と同様のプロセスを用いて、導電性プラグ５２，５３、第３層の配線５４及びシールド層５５を形成する。第３層の配線５４（導体パターン）は、導電性プラグ５２を介して第２層の配線４８に電気的に接続される。第３層のシールド層５５は、導電性プラグ５３を介して第２層のシールド層４９に接続される。
【００４０】
さらに、第３層間絶縁膜５１、第３層の配線５４及びシールド層５５の上に、第１層から第３層と同様のプロセスを用いて、第４の層間絶縁膜６１、導電性プラグ６２，６３、第４層の配線６４及びシールド層６５を形成する。第４層の配線６４（導体パターン）は、導電性プラグ６２を介して第３層の配線５４に電気的に接続される。第４層のシールド層６５は、導電性プラグ６３を介して第３層のシールド層５５に接続される。
なお、第３層及び第４層の各層間絶縁膜５１，６１のスクライブライン領域３には、応力吸収パターンは形成しない。
【００４１】
続いて、第４層の配線６４及びシールド層６５の上に、第１層から第４層と同様のプロセスを用いて、第５の層間絶縁膜７１、導電性プラグ７２，７３、第５層の配線７４、シールド層７５、及び第２の応力吸収パターン７７を形成する。ここで、第２の応力吸収パターン７７の膜厚は、第５層の配線７４及びシールド層７５と同じ膜厚に形成される。
【００４２】
第５層の配線７４（第２の導体パターン）は、導電性プラグ７２を介して第４層の配線６４に電気的に接続される。第５層のシールド層７５（第２のシールド層）は、導電性プラグ７３を介して第４層のシールド層６５に接続される。
【００４３】
これにより、チップ領域２の素子形成領域２ＡにＭＯＳトランジスタＴ１を含む回路が形成され、素子形成領域２Ａを囲むようにガードリング（耐湿リング）７６が形成される。なお、ガードリング７６は、外周領域２Ｂの導電性プラグ２６，４７，５３，６３，７３と、第１〜第５のシールド層３２，４９，５５，６５，７５とから形成される。
【００４４】
さらに、スクライブライン領域３に、２つの応力吸収パターン３３，７７が第２から第５層間絶縁膜４１，５１，６１，７１を挟む応力吸収部７８が形成される。
第２の応力吸収パターン７７は、最上層の配線７４と同時に、かつ配線７４とウェハ１上で同じ膜厚に形成される。第２の応力吸収パターン７７は、第１の応力吸収パターン３３と同様に、チップ領域２の外周に沿って延びる連続したリング状のラインを有し、かつチップ領域２を囲むように格子状に形成される。
【００４５】
また、図１Ｅに示すように、第２の応力吸収パターン７７は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。第２の応力吸収パターン７７の幅ｗｓ１は、第１層の応力吸収パターン３３と同様に、ダイシングブレードの幅より広く、スクライブライン領域３の幅より狭い。例えば、第２の応力吸収パターン７７は、２０μｍ〜７０μｍであり、典型的には４０μｍである。なお、上側の第２の応力吸収パターン７７は、下側の第１の応力吸収パターン３３より小さくても良くし、大きくても良い。
【００４６】
なお、導体パターンである各層の配線３１，４８，５４，６４，７４には、抵抗やキャパシタ、電極パッドなど、回路を形成するために必要なパターンが含まれる。
【００４７】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
まず、第５の層間絶縁膜７１上に、カバー膜８１を形成する。カバー膜８１は、第５層の配線７４及びシールド層７５、応力吸収パターン７７を覆うように形成される。ここで、カバー膜８１には、高密度プラズマＣＶＤ法で形成した、膜厚が例えば７００ｎｍのシ
リコン酸化膜と、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成した、膜厚７００ｎｍのシリコン酸化膜との２層構造が用いられる。
【００４８】
この後、カバー膜８１上に図示を省略するレジストパターンを形成し、レジストパターンをマスクにしてカバー膜８１をエッチングする。これにより、第５層の配線７４に含まれる電極パッド７４Ａの部分的に露出させるコンタクト窓８２が形成される。なお、ガードリング７６及び応力吸収パターン７７は、カバー膜８１に覆われたままである。
【００４９】
また、必要に応じて、チップ領域２のカバー膜８１の上に、ポリイミド膜８３を保護膜として形成する。ポリイミド膜８３は、例えば、感光性材料を用いて形成される。露光、現像等によるパターニングによって、電極パッド７４Ａ上とスクライブライン領域３上のポリイミド膜８３は除去される。
【００５０】
続いて、図１Ｇに示す断面構造を得るまでの工程について説明する。まずダイシングブレードを用いて、ウェハ１を複数のチップに切断する。ダイシングブレードは、スクライブライン領域３の中心線ＳＣに位置決めされる。ダイシングブレードによって、スクライブライン領域３上のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７、及びカバー膜８１が切断される。
【００５１】
応力吸収パターン３３，７７は、スクライブライン領域３の中心線ＳＣを跨いで配置され、かつ応力吸収パターン３３，７７の幅は、ダイシングブレードの切断幅（Kerf幅）より幅広になっている。このため、ダイシングブレードは、応力吸収パターン３３，３７を切断しながら、スクライブライン領域３でチップ領域２の周囲を切断する。なお、ダイシングブレードの切断幅とは、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度と、切断時のダイシングブレードの位置ずれを加えた掘削幅をいう。
【００５２】
このとき、第１層間絶縁膜２３は、ウェハ１と第１層の応力吸収パターン３３に挟まれた状態で切断されるので、切断面が綺麗になる。また、第２〜第５の層間絶縁膜４１，５１，６１，７１は、第１の応力吸収パターン３３と、第２の応力吸収パターン７７とに挟まれた状態で切断されるので、切断面が綺麗になる。その結果、応力吸収パターン３３，７７を有しない場合に比べて、スクライブライン領域３が綺麗に切断される。これは、ウェハ１及び応力吸収パターン３３，７７で層間絶縁膜２３，４１，５１，６１，７１が挟まれることにより、ダイシング時にスクライブライン領域３の層間絶縁膜２３，４１，５１，６１，７１に生じる応力が低減されるためであると考えられる。
【００５３】
ここで、ダイシングブレードによる切断時に生じる応力で、層間絶縁膜２３，４１，５１，６１，７１にクラックが発生することがある。一般に、クラックは、硬度の高いウェハ１より、層間絶縁膜２３，４１，５１，６１，７１の積層方向の上側、つまり開放されている方向に伝播し易い。このため、例えば、ウェハ１や第１層間絶縁膜２３に生じたクラックは、上方に配置されている第１の応力吸収パターン３３に到達する。そして、クラックの原因となる応力が、第１の応力吸収パターン３３に吸収される。これは、第１の応力吸収パターン３３を構成する金属材料は、弾性が第１層間絶縁膜２３より相対的に高いためである。
【００５４】
これにより、第１層間絶縁膜２３で発生したクラックの進行が応力吸収パターン３３によって停止させられる。第１の応力吸収パターン３３は、連続してリング状にチップ領域２を覆っているので、従来のように金属パターンの隙間を通ってガードリング７６にクラックが到達することはない。
【００５５】
同様に、第２層間絶縁膜４１から第５の層間絶縁膜７１までの間に発生したクラックは
、最上層の応力吸収パターン７７に到達し、第２の応力吸収パターン７７を構成する金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックの進行が第２の応力吸収パターン７７で停止される。このように、第２〜第５層間絶縁膜４１，５１，６１，７１で発生したクラックの進行が第２の応力吸収パターン７７によって停止させられる。
第２の応力吸収パターン７７は、連続してリング状にチップ領域２を覆っているので、従来のようにパターンの隙間を通ってガードリング７６にクラックが到達することはない。
【００５６】
これらのことから、層間絶縁膜２３，４１，５１，６１，７１にクラックが生じても、応力吸収パターン３３，７７がクラックの広がりの原因になった応力を吸収するので、クラックの進行が停止させられる。したがって、クラックがチップ領域２のガードリング７６に到達することが防止される。
【００５７】
なお、最上層の応力吸収パターン７７の上のカバー膜８１にクラックが発生することがあるが、７７上のカバー膜８１を８２形成時に除去することで解決される。
【００５８】
そして、このようにしてウェハ１をスクライブライン領域３で切断することで分離される複数のチップが半導体装置になる。図１Ｇ及び図４に示すように、半導体装置９１は、上面がカバー膜８１及びポリイミド膜８３で保護され、中央の素子形成領域２Ａに半導体回路が形成されている。さらに、半導体回路を囲むようにガードリング７６が配置されており、さらにその外側に応力吸収パターン３３，７７が設けられている。なお、半導体装置９１は、図示を省略する他の素子などを有しても良い。
【００５９】
以上、説明したように、この実施の形態では、スクライブライン領域３に、金属材料からなる２層構造の応力吸収パターン３３，７７を上下に離れて形成すると共に、スクライブの中心線ＳＣを跨いで、チップ領域２の周囲に連続するように形成した。これにより、ダイシング時に層間絶縁膜２３，４１，５１，６１，７１が応力吸収パターン３３，７７で押さえ付けられ、スクライブライン領域３における切断面で発生する応力を抑制することが可能になる。
【００６０】
また、ダイシング時に発生する応力を応力吸収パターン３３，７７によって吸収することができる。これにより、層間絶縁膜２３，４１，５１，６１，７１のクラックがチップ領域２に伝播することが防止され、信頼性の高い半導体装置９１を製造できる。
２つの応力吸収パターン３３，７７は、チップ領域２を囲むように、切れ目無く連続して配置したので、クラックの伝播を確実に防止できる。従来のように、チップ領域の周囲に断続的に金属パターンを配置した場合では、金属パターンの隙間からクラックがチップ領域に伝播し易かった。これに対し、この実施の形態では、クラックの伝播をより確実に防止できる。
【００６１】
また、２つの応力吸収パターン３３，７７を最下層と最上層の配線３１，７４と同じ層に形成したので、どちらか一層のみに形成した場合に比べて、クラックの伝播をより確実に防止できる。また、応力吸収パターン３３，７７を各層間絶縁膜２３，４１，５１，６１，７１の間のそれぞれに設けた場合に比べて、金属製のパターンの積層数が少なくなってダイシングブレードの消耗を抑制できる。
【００６２】
ここで、図５及び図６を参照して、第１の実施の形態の変形例について説明する。
図５に示す半導体装置の製造方法の変形例では、スクライブライン領域３のカバー膜８１に、第２の応力吸収パターン７７を露出させる開口部１０２が形成されている。開口部１０２は、カバー膜８１上に形成したレジストパターンを用いてエッチングすることによ
り形成される。
【００６３】
開口部１０２の側面１０２Ａは、ガードリング７６の外周から所定の距離、例えば１μｍ〜５μｍに形成されている。開口部１０２の幅は、ダイシング時に切除される領域より広く、第２の応力吸収パターン７７より、両側のそれぞれで例えば１．５μｍ狭い。つまり、応力吸収パターン７７の周辺部は、約１．５μｍの幅でカバー膜８１に覆われる。
このようにして、第２の応力吸収パターン７７上のカバー膜８１を一部除去することにより、ウェハ１に開口部１０２を格子状に形成する。開口部１０２からチップ領域２までの間には、カバー膜８１が残される。
【００６４】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７を切断する。このとき、ダイシングブレードによって層間絶縁膜２３，４１，５１，６１，７１などに応力が作用してクラックが発生しても、応力吸収パターン３３，７７によってチップ領域２への伝播が防止される。スクライブライン領域３では、カバー膜８１は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜８１にクラックが発生することはない。
【００６５】
また、図６に示す半導体装置の製造方法の他の変形例では、図示を省略するレジストパターンを用いてカバー膜８１をエッチングし、第２の応力吸収パターン７７を露出させる開口部１０３を形成する。開口部１０３の側面１０３Ａは、ガードリング７６の外周からスクライブライン領域３に所定の距離、例えば１μｍ〜５μｍに形成されている。開口部１０３の幅は、両側のそれぞれで最上層の応力吸収パターン７７より例えば１．５μｍ大きい。
【００６６】
開口部１０３を形成するときは、ポリイミド膜８３を形成する前に、カバー膜８１上に、第２の応力吸収パターン７７より幅広の開口部を有するレジストパターン（不図示）を形成する。このレジストパターンは、パッド上開口窓８２と同じであっても良い。そして、このレジストパターンをマスクにして、カバー膜８１をエッチングする。これにより、素子形成領域２Ａの電極パッド７４Ａの上と、第２の応力吸収パターン７７の上のカバー膜８１が除去される。
【００６７】
このとき、エッチング用の反応ガスとして、例えば、フッ素ガス等を使用すれば、レジストパターンでマスクされてない第２の応力吸収パターン７７の両側の第５層間絶縁膜７１がオーバーエッチングされて側溝１０４が形成される。これにより、スクライブライン領域３に開口１０３が格子状に形成され、第２の応力吸収パターン７７の全体が露出すると共に、第２の応力吸収パターン７７を囲む側溝１０４が四角形に形成される。なお、側溝１０４よりチップ領域２側の領域には、カバー膜８１が残される。
【００６８】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域２のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７を切断する。このとき、ダイシングブレードによって層間絶縁膜２３，４１，５１，６１，７１などに応力が作用してクラックが発生しても、応力吸収パターン３３，７７によってチップ領域２への伝播が防止される。スクライブライン領域３では、カバー膜８１は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜８１にクラックが発生することはない。
さらに、応力吸収パターン３３，７７の外側で第５層間絶縁膜７１に側溝１０４が形成されているので、第５層間絶縁膜７１などの上側の層間絶縁膜で発生したクラックの拡散が側溝１０４に妨げられるので、チップ領域２をさらに伝播し難くなる。
【００６９】
（第２の実施の形態）
図７から図９を参照して、第２の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００７０】
この実施の形態は、スクライブライン領域に、モニター回路や、検査マスクを有する半導体装置及びその製造方法に関する。
まず、図７Ａに示す断面構造を得るまでの工程について説明する。なお、この実施の形態では、図２と同様に、ウェハ１に、スクライブライン領域３が格子状に形成されており、さらにスクライブライン領域３の中央部分の全て又は一部にテスト回路領域１１０が形成される。
【００７１】
最初に、ウェハ１のチップ領域２と、スクライブライン領域３の中央部分のテスト回路領域１１０のそれぞれに素子分離絶縁膜１１を形成する。次いで、第１の実施の形態と同様に、チップ領域２の素子分離絶縁膜１１の間にＭＯＳトランジスタＴ１を形成する。これと同時に、スクライブライン領域２のトランジスタ活性領域にＭＯＳトランジスタＴ２を形成する。ＭＯＳトランジスタＴ２は、例えば、ＭＯＳトランジスタＴ１と同じ構成を有し、同じプロセスで同時に形成される。
【００７２】
続いて、ウェハ１及びＭＯＳトランジスタＴ１，Ｔ２を覆うように、シリコン酸化膜２１、シリコン窒化膜２２、第１層間絶縁膜２３、シリコン酸化膜２４を順番に形成し、これらの膜２１〜２４のチップ領域２に導電性プラグ２７，２８を形成する。このとき、これらの膜２１〜２４のスクライブライン領域３のテスト回路領域１１０にも導電性プラグ１１１を形成する。導電性プラグ１１１は、ＭＯＳトランジスタＴ２のソース／ドレイン領域１７に電気的に接続される位置に形成される。
【００７３】
さらに、チップ領域２のシリコン酸化膜２４の上に、第１の実施の形態と同様に、第１層の配線３１と第１層のシールド層３２を形成する。これと同時に、スクライブライン領域３に、第１の応力吸収パターン１１５と、第１層の配線１１２を形成する。
第１の配線１１２は、スクライブライン領域３のテスト回路領域１１０に、導電性プラグ１２１と電気的に接続するように形成される。
【００７４】
また、図８Ａの平面図に示すように、第１の応力吸収パターン１１５は、チップ領域２を囲むように連続して形成された金属膜である。さらに、第１の応力吸収パターン１１５は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。第１の応力吸収パターン１１５の幅Ｗｓ２は、ダイシングブレードの幅より広く、スクライブライン領域３の幅より狭く、例えば２０μｍ〜７０μｍであり、典型的には４０μｍである。
【００７５】
ここで、第１の応力吸収パターン２の一部に開口部１１６が形成され、開口部１１６の内側にテスト回路領域１１０が形成される。開口部１１６の両側に延びる第１の応力吸収パターン１１５のライン部１１５Ａの幅Ｄｓ２は、開口部１１６の両側にそれぞれ１μｍ〜５μｍになる。
【００７６】
次に、図７Ｂに示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１から第５層間絶縁膜７１までを第１の実施の形態と同様に形成する。このとき、チップ領域２の回路の各層の導電性プラグ２７，２８，４６，４７，５２，５３，６２，６３と同時に、テスト回路領域１１０に導電性プラグ１２１，１２３，１２５，１２７が形成される。同様に、チップ領域２の回路の各層の配線３１，４８，５４，６４及びシールド層３２，４９，５５，６５と同時に、テスト回路領域１１０に配線１２２，１２４，１２６，１２８が形成される。
【００７７】
さらに、その上に第５層間絶縁膜７１を形成するときに、チップ領域２に導電性プラグ７２，７３を、スクライブライン領域３に導電性プラグ１２９をそれぞれ形成する。続いて、導電性プラグ７２，７３に電気的に接続される第５層の配線７４及びシールド層７５を形成し、これと同時にスクライブライン領域３に第２の応力吸収パターン１３０及び配線１３１を形成する。
【００７８】
ここで、図８Ｂの平面図に示すように、第２の応力吸収パターン１３０は、第１の応力吸収パターン１１５と同様にチップ領域２を囲むように格子状に連続して形成された金属膜である。さらに、第２の応力吸収パターン１３０の一部に開口部１３２が形成され、開口部１３２内にテスト回路領域１１０が設けられている。開口部１３２の両側に延びる第２の応力吸収パターン１３０のライン部１３０Ａの幅Ｄｓ２は、開口部１３２の両側にそれぞれ１μｍ〜５μｍになる。
【００７９】
これにより、図７Ｂ及び図８Ｂに示すように、チップ領域２の素子形成領域２ＡにＭＯＳトランジスタＴ１を有する半導体テスト回路が形成される。また、チップ領域２の周辺領域２Ｂには、第１の実施の形態と同様のガードリング７６が形成される。さらに、スクライブライン領域３の中央のテスト回路領域１１０にテスト回路１３３が形成される。
なお、テスト回路１３３の最上層の配線１３１は、電極パッド１３１Ａになっている。なお、配線１３１と応力吸収パターン１３０との間の距離Ｌ１は、例えば、１μｍ〜５μｍである。
【００８０】
続いて、第５層の配線７４，１３２、ガードリング７６及び応力吸収パターン１３０を覆うように、カバー膜８１を形成する。さらに、カバー膜８１に開口部を形成し、チップ領域２の電極パッド７４Ａと、テスト回路領域１１０の電極パッド１３１Ａを露出させる。さらに、チップ領域２のカバー膜８１の上に保護膜としてポリイミド膜８３を形成してから開口部を設け、電極パッド７４Ａ，１３１Ａを露出させる。
【００８１】
この半導体装置の製造方法では、ダイシングの前に、テスト回路１３３を使って回路の動作チェックを行う。動作チェックを行ったら、ウェハ１をダイシングにより複数のチップに分割する。応力吸収パターン１１５，１３０は、スクライブライン領域３の中心線ＳＣを跨いで配置されており、応力吸収パターン１１５，１３０の幅は、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度、切断時のダイシングブレードの位置ずれを加えた切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン１１５，１３０を切断しながら、ウェハ１を切断する。
【００８２】
ここで、応力吸収パターン１１５，１３０の開口部１１６，１３２の幅は、ダイシングブレードによるスクライブライン領域３の切断幅より広いので、図７ＢのラインＬ２に沿って、開口部１１６，１３２の内側でウェハ１が切断される。これにより、図７Ｃ及び図９に示すように、半導体装置１４１が形成される。ダイシング後のチップからなる半導体装置１４１には、ガードリング７６を外側から囲むように連続した応力吸収パターン１１５，１３０が設けられる。半導体装置１４１の側面は、カバー膜８１及び層間絶縁膜２３，４１，５１，６１，７１に覆われているので、応力吸収パターン１１５，１３０のライン部１１５Ａ，１３０Ａは露出しない。
【００８３】
ダイシングブレードによる切断時に発生したクラックは、第１の実施の形態と同様に、第１、第２の応力吸収パターン１１５，１３０を有する応力吸収部７８の金属材料の弾性によって吸収される。これにより、クラックがチップ領域２のガードリング７６に達することがなくなる。
【００８４】
以上、説明したように、この実施の形態では、スクライブライン領域３に応力吸収パターン１１５，１３０を設けたので、第１の実施の形態と同様の作用及び効果が得られる。
さらに、応力吸収パターン１１５，１３０の一部に開口部１１５，１３２を設けてテスト回路領域１１０を形成したので、スクライブライン領域３にテスト回路を有する構造においても、クラックの伝播を防止できる。
【００８５】
なお、この実施の形態では、ダイシング時の切断箇所が応力吸収パターン１１５，１３０のライン部１１５Ａ，１３０Ａよりスクライブライン領域３の中心線ＳＣに近い位置とした。これに対し、図７ＢのラインＬ３が切断面となるようにウェハ１を切断しても良い。この場合、応力吸収パターン１１５，１３０は、それぞれのライン部１１５Ａ，１３０Ｂがチップ領域２側に残るように分断される。このようにしてチップ化された半導体装置１４１は、切断面に応力吸収パターン１１５，１１３のライン部１１５Ａ，１３０Ａが露出する。
【００８６】
また、応力吸収パターン１１５、１３０の開口部１１６、１３２で形成される領域に、検査マスク(マーク)を形成しても良い。検査マスク(マーク)としては、例えば、リソグラフィ用のアライメントマスク(マーク)や、回路の位置ずれ検査用のマスク(マーク)などがあげられる。この場合のテスト回路領域１１０は、検査マーク形成領域になる。また、１つのウェハ１にテスト回路領域と検査マーク形成領域をそれぞれ形成しても良い。
【００８７】
（第３の実施の形態）
図１０及び図１１を参照して、第３の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００８８】
図１０に示すように、この実施の形態の半導体装置の製造方法では、ウェハ１上の第１層と第５層の層間絶縁膜４１，７１上のそれぞれに金属膜からなる応力吸収パターン１５１、１５２が形成されている。図１１の平面図に示すように、最上層の第２の応力吸収パターン１５２は、スクライブライン領域３に格子状に形成されたベタパターンに開口部１５４が周期的に形成されている。また、図１０に示す最下層の第１の応力吸収パターン１５１は、第２の応力吸収パターン１５２と同形状を有し、開口部１５３が周期的に形成されている。応力吸収パターン１５１，１５２のそれぞれの側面と開口部１５３との距離は、例えば、１μｍ〜５μｍである。
【００８９】
ウェハ１上の各層の製造方法は、第１の実施の形態と同様である。そして、応力吸収パターン１５１、１５２は、第２層から第４層には形成されない。
【００９０】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン１５１，１５２が切断される。
応力吸収パターン１５１，１５２は、スクライブライン領域３の中心線ＳＣを跨いで配置されており、応力吸収パターン１５１，１５２の幅は、ダイシング時の切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン１５１，１５２を切断しながら、ウェハ１を切断する。
【００９１】
ダイシングブレードによる切断時に発生したクラックは、各チップ領域２の周囲をリング状に囲む応力吸収パターン１５１，１５２を構成する金属材料弾性によって吸収される。これにより、クラックがチップ領域２のガードリング７６に達することがなくなる。即ち、応力吸収パターン１５１，１５２は、チップ領域２の周囲を切れ目なく囲むことにより、クラックの広がりを抑制する。
【００９２】
以上、説明したように、この実施の形態では、スクライブライン領域３に応力吸収パターン１５１，１５２を設けたので、第１の実施の形態と同様の作用及び効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン１５１，１５２のライン部１５５Ａより中心線ＳＣに近い位置としたが、ライン部１５５Ａに切断面が形成されるように切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング７６を外側から囲むように連続した応力吸収パターン１５１，１５２が設けられる。
【００９３】
なお、開口部１５３，１５４の形状、大きさ及び数は、図１１に限定されない。
【００９４】
（第４の実施の形態）
図１２及び図１３を参照して、第４の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００９５】
図１２に示すように、この実施の形態の半導体装置の製造方法では、ウェハ１上の第１層と第５層の層間絶縁膜２３，７１上のそれぞれに、金属膜からなる応力吸収パターン１６１，１６２が形成されている。各応力吸収パターン１６１，１６２は、図２と同様に、格子状に形成されている。図１３の平面図に示すように、応力吸収パターン１６１，１６２は、チップ領域２を連続し囲むリング形状を有する。各応力吸収パターン１６１，１６２の幅は、１μｍ〜５μｍである。スクライブライン領域３には、チップ領域２を個別に囲む応力吸収パターン１６１，１６２が形成される。１つのスクライブライン領域３内で平行に形成される一対の応力吸収パターン１６１、１６２の間の距離Ｌ４は、例えば、１０μｍ〜７０μｍである。チップ領域２と、そのチップ領域２を囲む応力吸収パターン１６１，１６２との間の距離は、例えば、１μｍ〜５μｍである。
【００９６】
ウェハ１上の各層の製造方法は、第１の実施の形態と同様である。そして、応力吸収パターン１５１、１５２は、第２層から第４層には形成されない。
【００９７】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン１６１，１６２が切断される。この際、応力吸収パターン１６１，１６２を有する応力吸収部７８によって、第１の実施の形態と同様に、ガードリング７６へのクラックの伝播が防止される。
【００９８】
以上、説明したように、この実施の形態では、スクライブライン領域２に応力吸収パターン１６１，１６２を設けたので、第１の実施の形態と同様の効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン１６１，１６２より中心線ＳＣに近い位置としたが、応力吸収パターン１６１，１６２の位置でウェハ１を切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング７６を外側から囲むように連続した応力吸収パターン１６１，１６２が設けられる。
【００９９】
なお、各実施の形態において、配線３１，１８２及びシールド層３２，１８３と、第１の応力吸収パターン３３，１１５，１５１，１６１，１８４は、同時に形成する必要はない。第１の応力吸収パターン３３，１１５，１５１，１６１，１８４を形成した後に、配線３１，１８２やシールド層３２，１８３を形成しても良い。また、第１の応力吸収パターン３３，１１５，１５１，１６１，１８４を形成する前に、配線３１，１８２やシールド層３２，１８３を形成しても良い。
同様に、各実施の形態において、第２の応力吸収パターン７７，１３０、１５２，１６
２，１９３を形成した後に、配線７４，１９１やシールド層７５，１９２を形成しても良い。また、第２の応力吸収パターン７７，１３０、１５２，１６２，１９３を形成する前に、配線７４，１９１やシールド層７５，１９２を形成しても良い。
【０１００】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【０１０１】
以下に、前記の実施の形態の特徴を付記する。
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法。
（付記２） 前記第１のパターン及び前記第２のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成する付記１に記載の半導体装置の製造方法。
（付記３） 前記第１のパターン及び第２のパターンは、前記素子形成領域の配線と同時に形成する付記１又は付記２に記載の半導体装置の製造方法。
（付記４） 前記第１の応力吸収パターン及び前記第２の応力吸収パターンは、アルミニウムを用いて形成する付記１乃至付記３のいずれか一項に記載の半導体装置の製造方法。（付記５） 前記第１のパターン及び前記第２のパターンとして、開口部を有するパターンを形成する付記１乃至付記４のいずれか一項に記載の半導体装置の製造方法。
（付記６） 前記開口部にテスト回路、アライメントマーク、位置ずれ検査用のマークの少なくとも一つを形成する付記５に記載の半導体装置の製造方法。
（付記７） 前記第２のパターンの上にカバー膜を形成する工程と、前記第２のパターンの上の前記カバー膜の少なくとも一部を除去し、前記第２のパターンがダイシングブレードで切除される領域を露出させる工程と、を含む付記１乃至付記６のいずれか一項に記載の半導体装置の製造方法。
（付記８） 半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置。
（付記９） 前記半導体基板の上方で前記多層配線構造の第１層と同じ高さに形成された第１のパターンと、前記多層配線構造の第５層と同じ高さに形成された第２のパターンとを有する付記９に記載の半導体装置。
【符号の説明】
【０１０２】
１ ウェハ（基板）
２ チップ領域
２Ａ 素子形成領域
２Ｂ 周辺領域
３ スクライブライン領域
２３ 第１層間絶縁膜
３１，１８２ 配線（第１の導体パターン）
３２，１８３ シールド層（第１のシールド層）
３３，１１５，１５１，１６１，１８４ 第１の応力吸収パターン
４１ 第２層間絶縁膜
５１ 第３層間絶縁膜
６１ 第４層間絶縁膜
７１ 第５層間絶縁膜
７４，１９１ 配線（第５の導体パターン）
７５，１９２ シールド層（第２のシールド層）
７６，１９５ ガードリング
７７，１３０、１５２，１６２，１９３ 第２の応力吸収パターン
７８ 応力吸収部
８１ カバー膜
１１０ テスト回路領域
１１６，１３２，１５３，１５４ 開口部
Ｔ１，Ｔ２ トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、半導体基板上にマトリックス状に配置されたチップ領域に形成される。チップ領域を切断するときは、チップ領域に半導体回路を形成した後、チップ領域の間のスクライブライン領域で半導体基板をダイシングする。
【０００３】
半導体基板をダイシングしたときに、チップ領域の外周部分にクラックや欠けが発生することがある。
半導体装置のチップの周辺部にクラックや欠けが生じると、外部から水分が浸入し易くなる。このため、半導体装置では、チップ領域の外周部分に、ガードリング（耐湿リング）を設けて、水分の浸入を防止している。
【０００４】
ガードリングは、上下のリング状の金属層をプラグで接続させた構成を有する。このようなガードリングは、半導体装置の多層配線構造と同時に形成される。すなわち、回路の金属配線を形成するときに、同時にリング状の金属層がチップ領域の外周部分に形成される。そして、回路の配線を接続する導電性のプラグを形成するときに、上下のリング状の金属層を接続するグラグが同時に形成される。
【０００５】
ところが、ガードリングは、チップ領域の外周部分、つまりダイシング時の切断面の近くに形成されるので、ダイシング時に層間絶縁膜に発生したクラックが、ガードリングに達してしまうことがあった。半導体装置の信頼性を向上する観点からは、クラックがガードリングに到達することを防止し、防水性能をさらに向上させることが望まれていた。
【０００６】
そこで、従来の半導体装置では、半導体基板上のチップ領域に、ガードリングを形成すると共に、ガードリングのさらに外側のスクライブライン領域に、チップ領域を不連続に取り囲む応力吸収壁を形成していた。
応力吸収壁は、配線層の各層に形成されたビアホールと同時に形成される凹部に金属を埋め込んで形成される。金属を埋め込んだ凹部は、層間絶縁膜の積層方向に、半導体基板の表面から最上層の上面まで連続して形成される。最上層の配線層の上面は、保護膜を形成して配線、ガードリング、及び応力吸収壁を保護する。この方法で製造される半導体装置は、ダイシング時に発生する衝撃、応力又はクラックを応力吸収壁で吸収する。
【０００７】
さらに、ガードリングの外側のスクラブライン領域に応力吸収壁を設ける他の例では、多層配線構造の各層と同時に、スクライブライン領域に金属層を形成したものがある。この半導体装置の製造方法では、スクライブ領域に金属層と層間絶縁膜とが配線層の数だけ交互に配置される。さらに、金属層は、チップ領域を囲むように不連続に形成される。
この半導体装置の製造方法では、ガードリングの一部と、ガードリングの内側の回路部分とを保護膜で覆った後に、半導体基板をダイシングする。この場合、スクライブライン領域に保護膜がないので、ダイシング時に保護膜の剥離が防止される。
【０００８】
また、保護膜の剥離を防止するため、最上層の配線を覆う絶縁膜の上に、金属製の環状パターンを形成し、その上に保護膜を形成することがある。保護膜のエッジは、金属製の環状パターンの上に配置されている。このため、ダイシング時に層間絶縁膜にクラックが発生しても、メタル環状パターンによって保護膜にクラックが伝播することはない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−６０６０６号公報
【特許文献２】特開２００６−９３４０７号公報
【特許文献３】特開２００９−２１８５０４号公報
【特許文献４】特開平９−１９９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来では、チップ領域の周方向に不連続に配置される応力吸収壁の間から、クラックがビアや金属層の間の絶縁膜を伝播し、ガードリングに到達してしまうことがあった。
また、金属製の環状パターンの上に保護膜を形成する場合、保護膜の剥離は防止できるが、金属製の環状パターンの下側の層間絶縁膜で発生したクラックが回路の内部に伝播することは防止できなかった。
【００１１】
さらに、半導体基板のダイシング時に金属製の環状パターンが剥離しないように、スクライブライン領域から金属製の環状パターンまで距離を設ける必要があった。このため、半導体装置の小型化が妨げられていた。
本発明は、このような事情に鑑みてなされたものであり、回路を形成した半導体基板をダイシングするときに発生するクラックの伝搬を抑制することを目的にする。
【課題を解決するための手段】
【００１２】
本実施の形態の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法が提供される。
【００１３】
また、本実施の形態の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置が提供される。
【発明の効果】
【００１４】
基板のダイシング時に層間絶縁膜にクラックが発生したときに、応力吸収パターンの金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックが回路に伝達することが防止される。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図２】図２は、本発明の第１の実施の形態に係る基板におけるチップ領域とスクライブライン領域のレイアウトを示す平面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の平面図である。
【図５】図５は、本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、本発明の第１の実施の形態の別の変形例に係る半導体装置の製造工程を示す断面図である。
【図７Ａ】図７Ａは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その１）である。
【図７Ｂ】図７Ｂは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その２）である。
【図７Ｃ】図７Ｃは、本発明の第２の実施の形態の変形例に係る半導体装置の製造工程を示す断面図（その３）である。
【図８Ａ】図８Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図（その１）である。
【図８Ｂ】図８Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図（その２）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の平面図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１１】図１１は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１２】図１２は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【図１３】図１３は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す基板を一部拡大した平面図である。
【発明を実施するための最良の形態】
【００１６】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するものではない。
【００１７】
（第１の実施の形態）
図面を参照して第１の実施の形態について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。ここで、図２の平面図に示すように、ウェハ（半導体基板）１には、半導体装置を製造するチップ領域２がマトリックス状に配置されており、各チップ領域２の間には、チップ領域２をダイシングす
るときに使用するスクライブライン領域３が格子状に形成されている。
【００１８】
まず、図１Ａに示す、シリコンなどのウェハ（半導体基板）１のチップ領域２の素子形成領域２Ａの表面に、ＭＯＳトランジスタの活性領域を画定する素子分離絶縁膜１１を形成する。この実施の形態では素子分離絶縁膜１１として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、ウェハ１の素子分離領域に溝を形成し、その中にシリコン酸化等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁膜１１は、ＳＴＩに限られず、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成した絶縁膜であっても良い。
【００１９】
次いで、ウェハ１のトランジスタ形成領域における活性領域に不純物をイオン注入し、ウェル１２を形成する。ｎ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。
更に、ｎ型及びｐ型のＭＯＳトランジスタそれぞれのチャネル形成を行った後、
ウェハ１上のトランジスタ活性領域の表面を熱酸化させてゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、熱酸化によるシリコン酸化膜であり、その厚さは例えば１〜１０ｎｍである。また、ゲート絶縁膜１３は、誘電率の高い材料で形成しても良い。
【００２０】
さらに、ウェハ１の全面に、非晶質又は多結晶のシリコン膜を形成する。シリコン膜の膜厚は、例えば約１００ｎｍとする。そして、シリコン膜をパターニングすることにより、ゲート電極１４が形成される。なお、ゲート電極１４は、金属材料から形成しても良い。
【００２１】
続いて、ゲート電極１４をマスクにしたイオン注入により、ゲート電極１４の両側のウェハ１の表層に不純物を導入して、エクステンション・ＬＤＤ（Lightly Doped Drain）１５を形成する。なお、ｎ型のＭＯＳトランジスタを形成する場合には、ｎ型不純物、例えばリンが注入される。ｐ型のＭＯＳトランジスタを形成する場合には、ｐ型不純物、例えばボロンが注入される。
【００２２】
この後に、ゲート電極１４を含むウェハ１の上側全面に絶縁膜を形成する。絶縁膜としては、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。そして、絶縁膜をエッチバックしてゲート電極１４の両側部分のみを残し、絶縁性サイドウォール１６を形成。
【００２３】
続いて、絶縁性サイドウォール１６とゲート電極１４をマスクにしてウェハ１の表層に不純物を再びイオン注入する。これにより、各ゲート電極１４の側方のウェハ１にソース／ドレイン領域１７（高濃度不純物拡散領域）が形成される。
【００２４】
さらに、ゲート電極１４を含むウェハ１の上側全面に、金属膜をスパッタ法により形成する。金属膜は、例えば、コバルト膜やニッケル膜の高融点金属が好ましいが、比較的に融点が低い金属であっても良い。そして、この金属膜を加熱してシリコンと反応させる。これにより、ゲート電極１４の上面と、ソース／ドレイン領域１７上のそれぞれに、コバルトシリサイド層やニッケルシリサイド層といった金属シリサイド層１８Ａ、１８Ｂが形成される。この熱処理によって、各ソース／ドレイン領域１７が活性化されて低抵抗化する。
【００２５】
その後に、素子分離絶縁膜１１上などで未反応となっている金属膜をウエットエッチングによって除去する。
ここまでの工程で、ウェハ１の活性領域ごとに、ゲート絶縁膜１３，ゲート電極１４、
ソース／ドレイン領域１７等によって構成されるＭＯＳトランジスタＴ１が形成される。
【００２６】
続いて、図１Ｂに示す断面構造を得るまでの工程について説明する。
ゲート電極１４を含むウェハ１の上側全面に、シリコン酸化膜２１を例えば約２０ｎｍに形成し、その後にシリコン窒化膜２２を例えば約８０ｎｍ形成する。シリコン酸化膜２１及びシリコン窒化膜２２は、それぞれがプラズマＣＶＤ法により形成される。続いて、シリコン窒化膜２２の上に、第１層間絶縁膜２３として、ＢＰＳＧ（Boron Phosphor Silicate Glass）を熱ＣＶＤ法により例えば約１３００ｎｍ形成する。第１層間絶縁膜２３の形成後は、ウェハ１を６５０℃で１２０秒程度、アニールする。
【００２７】
なお、第１層間絶縁膜２３として、ＢＰＳＧの代わりに、シリコン酸化膜を形成しても良い。この場合、シリコン酸化膜は、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法を用い、例えば１０００ｎｍの膜厚に形成する。なお、第１層間絶縁膜２３にシリコン酸化膜を用いた場合は、アニールは不要である。
【００２８】
そして、第１層間絶縁膜２３の表面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)法で研磨して平坦化させ、ウェハ１の表面から多結晶シリコン酸化膜の表面までの膜厚を所定値、例えば約９５０ｎｍに調整する。
【００２９】
次に、第１層間絶縁膜２３の上に、シリコン酸化膜２４を例えば約１００ｎｍ形成する。この後、シリコン酸化膜２４の上にレジスト膜（不図示）を塗布した後、レジスト膜をパターニングしてレジストパターンを形成する。レジストパターンは、シリコン酸化膜２４を露出させる開口部を、チップ領域２の素子形成領域２ＡのＭＯＳトランジスタＴ１のソース／ドレイン領域１７の上方と、チップ領域２の外周領域２Ｂとに有する。
【００３０】
次に、レジストパターンをマスクにしたドライエッチングにより、シリコン酸化膜２４、第１層間絶縁膜２３、多孔質シリコン窒化膜２２、及びシリコン酸化膜２１を順番に加工する。エッチング深さは、ソース／ドレイン領域１７の高融点金属シリサイド層１８Ａ、又はウェハ１に到達するまでとする。これにより、ソース／ドレイン領域１７の上にコンタクトホール２５が形成される。また、素子形成領域２Ａの外側を囲む外周領域２Ｂにリング溝２６が形成される。リング溝２６は、ＭＯＳトランジスタＴ１などを含む半導体回路をチップ領域２の外周に沿って囲む連続したリング形に形成される。
【００３１】
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
まず、コンタクトホール２５内に、ソース／ドレイン領域１７に電気的に接続される導電性プラグ２７を形成する。また、これと同時に、リング溝２６内に導電性プラグ２８を形成する。
【００３２】
具体的には、最初に、コンタクトホール２５及びリング溝２６の内面に、図示を省略するチタン膜をスパッタ法にて約３０ｎｍの膜厚に形成する。チタン膜の形成後には、６７５℃、窒素ガス雰囲気で３０秒の熱処理を行う。続いて、チタン膜の上に、図示を省略する窒化チタン膜を約２０ｎｍの膜厚にスパッタ法にて形成する。このようにしてチタン膜と窒化チタン膜の２層の積層構造を有する密着膜の上に、タングステン膜をＣＶＤ法により成長させる。タングステン膜の膜厚は、例えば約３００ｎｍとする。これにより、タングステン膜でコンタクトホール２５の空隙、及びリング溝２６の空隙を埋める。この後、シリコン酸化膜２４の上面上に成長した余分なタングステン膜及び密着膜をＣＭＰ法による研磨で除去する。これにより、コンタクトホール２５とリング溝２６のそれぞれに、導電性プラグ２７，２８が形成される。なお、リング溝２６内の導電性プラグ２８の平面形状は、リング形になる。
【００３３】
次に、シリコン酸化膜２４及び導電性プラグ２７，２８の上に、導電性多層膜を形成する。導電性多層膜は、例えば、膜厚が約６０ｎｍのチタン膜と、膜厚が約３０ｎｍのチタン窒化膜と、膜厚が約３６０ｎｍのアルミニウム膜と、膜厚が約５ｎｍのチタン膜と、膜厚が約７０ｎｍのＴｉＮ膜を順番にＰＶＤ法、例えばスパッタすることで形成する。
【００３４】
さらに、導電性多層膜の上にレジスト膜を塗布した後にパターニングしてレジストパターンを形成する。レジストパターンは、開口部がチップ領域２のそれぞれの導電性プラグ２７，２８の上と、スクライブライン領域３に形成される。なお、スクライブライン領域３に形成される開口部は、ウェハ１上で格子状に形成される。
そして、レジストパターンを用いて、チップ領域２の導電性多層膜をエッチングし、導電性プラグ２７に電気的に接続される第１層の配線３１（第１の導体パターン）を形成する。また、周辺領域２Ｂのリング状の導電性プラグ２８に電気的に接続されるリング状の第１層のシールド層３２（第１のシールド層）が形成される。さらに、これと同時に、スクライブライン領域３の導電性多層膜がエッチングされて、第１の応力吸収パターン３３が第１層の配線３１及びシールド層３２と同じ膜厚に形成される。
【００３５】
ここで、図１Ｃの段階のウェハ１の一部を拡大した平面図を図３に示す。
図３に示すように、第１の応力吸収パターン３３は、ウェハ１上で第１層の配線３１と同じ高さに、チップ領域２の外周に沿って連続して延び、かつチップ領域２を囲むように格子状に形成された金属膜である。図１Ｃ及び図３に示すように、応力吸収パターン３３は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。さらに、応力吸収パターン３３の幅Ｗｓ１は、図示を省略するダイシングブレードの幅より広く、スクライブライン領域３の幅より狭い。例えば、応力吸収パターン３３の幅Ｗｓ１は、２０μｍ〜７０μｍであり、典型的には４０μｍである。
【００３６】
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。
まず、シリコン酸化膜２４、配線３１、シールド層３２及び第１の応力吸収パターン３３の上に、第２層間絶縁膜４１を形成する。第２層間絶縁膜４１には、高密度プラズマＣＶＤ法で形成したシリコン酸化膜が用いられる。第２層間絶縁膜４１の膜厚は、例えば、約７５０ｎｍとする。そして、第２層間絶縁膜４１の表面をＣＭＰ法で研磨して平坦化させ、第２層間絶縁膜４１の膜厚を例えば約４６０ｎｍに調整する。
なお、第２層間絶縁膜４１は、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成したシリコン酸化膜でも良い。シリコン酸化膜の場合には、第２層間絶縁膜４１の膜厚は、例えば、約１１００ｎｍとする。
【００３７】
続いて、第２層間絶縁膜４１をドライエッチングして第１層の配線３１に達するスルーホール４４を形成する。これと同時に、リング状の第１層のシールド層３２の上にリング溝４５を形成する。そして、スルーホール４４及びリング溝４５の内面にチタン膜（不図示）と窒化チタン膜を積層して密着膜を形成した後、タングステン膜をＣＶＤ法により成長させる。これにより、スルーホール４４及びリング溝４５の内面がタングステン膜で埋められて、第２層間絶縁膜４１に導電性プラグ４６，４７が形成される。なお、第１層間絶縁膜２３の上面上に成長したタングステン膜及び密着膜は、ＣＭＰ法で除去する。
【００３８】
さらに、導電性プラグ４６の上に第２層の配線４８（導体パターン）を形成する。これと同時に、リング状の導電性プラグ４７の上に、リング状の第２層のシールド層４９を形成する。第２層の配線４８及びシールド層４９は、第１層と同様に形成する。なお、第２層では、スクライブライン領域３に応力吸収パターンは形成しない。
【００３９】
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１、第２層の配線４８及びシールド層４９の上に、第３層間絶
縁膜５１を形成する。
続いて、第３層間絶縁膜５１の中と上に、第２層の場合と同様のプロセスを用いて、導電性プラグ５２，５３、第３層の配線５４及びシールド層５５を形成する。第３層の配線５４（導体パターン）は、導電性プラグ５２を介して第２層の配線４８に電気的に接続される。第３層のシールド層５５は、導電性プラグ５３を介して第２層のシールド層４９に接続される。
【００４０】
さらに、第３層間絶縁膜５１、第３層の配線５４及びシールド層５５の上に、第１層から第３層と同様のプロセスを用いて、第４の層間絶縁膜６１、導電性プラグ６２，６３、第４層の配線６４及びシールド層６５を形成する。第４層の配線６４（導体パターン）は、導電性プラグ６２を介して第３層の配線５４に電気的に接続される。第４層のシールド層６５は、導電性プラグ６３を介して第３層のシールド層５５に接続される。
なお、第３層及び第４層の各層間絶縁膜５１，６１のスクライブライン領域３には、応力吸収パターンは形成しない。
【００４１】
続いて、第４層の配線６４及びシールド層６５の上に、第１層から第４層と同様のプロセスを用いて、第５の層間絶縁膜７１、導電性プラグ７２，７３、第５層の配線７４、シールド層７５、及び第２の応力吸収パターン７７を形成する。ここで、第２の応力吸収パターン７７の膜厚は、第５層の配線７４及びシールド層７５と同じ膜厚に形成される。
【００４２】
第５層の配線７４（第２の導体パターン）は、導電性プラグ７２を介して第４層の配線６４に電気的に接続される。第５層のシールド層７５（第２のシールド層）は、導電性プラグ７３を介して第４層のシールド層６５に接続される。
【００４３】
これにより、チップ領域２の素子形成領域２ＡにＭＯＳトランジスタＴ１を含む回路が形成され、素子形成領域２Ａを囲むようにガードリング（耐湿リング）７６が形成される。なお、ガードリング７６は、外周領域２Ｂの導電性プラグ２６，４７，５３，６３，７３と、第１〜第５のシールド層３２，４９，５５，６５，７５とから形成される。
【００４４】
さらに、スクライブライン領域３に、２つの応力吸収パターン３３，７７が第２から第５層間絶縁膜４１，５１，６１，７１を挟む応力吸収部７８が形成される。
第２の応力吸収パターン７７は、最上層の配線７４と同時に、かつ配線７４とウェハ１上で同じ膜厚に形成される。第２の応力吸収パターン７７は、第１の応力吸収パターン３３と同様に、チップ領域２の外周に沿って延びる連続したリング状のラインを有し、かつチップ領域２を囲むように格子状に形成される。
【００４５】
また、図１Ｅに示すように、第２の応力吸収パターン７７は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。第２の応力吸収パターン７７の幅ｗｓ１は、第１層の応力吸収パターン３３と同様に、ダイシングブレードの幅より広く、スクライブライン領域３の幅より狭い。例えば、第２の応力吸収パターン７７は、２０μｍ〜７０μｍであり、典型的には４０μｍである。なお、上側の第２の応力吸収パターン７７は、下側の第１の応力吸収パターン３３より小さくても良くし、大きくても良い。
【００４６】
なお、導体パターンである各層の配線３１，４８，５４，６４，７４には、抵抗やキャパシタ、電極パッドなど、回路を形成するために必要なパターンが含まれる。
【００４７】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
まず、第５の層間絶縁膜７１上に、カバー膜８１を形成する。カバー膜８１は、第５層の配線７４及びシールド層７５、応力吸収パターン７７を覆うように形成される。ここで、カバー膜８１には、高密度プラズマＣＶＤ法で形成した、膜厚が例えば７００ｎｍのシ
リコン酸化膜と、ＴＥＯＳガスを使用するプラズマＣＶＤ法により形成した、膜厚７００ｎｍのシリコン酸化膜との２層構造が用いられる。
【００４８】
この後、カバー膜８１上に図示を省略するレジストパターンを形成し、レジストパターンをマスクにしてカバー膜８１をエッチングする。これにより、第５層の配線７４に含まれる電極パッド７４Ａの部分的に露出させるコンタクト窓８２が形成される。なお、ガードリング７６及び応力吸収パターン７７は、カバー膜８１に覆われたままである。
【００４９】
また、必要に応じて、チップ領域２のカバー膜８１の上に、ポリイミド膜８３を保護膜として形成する。ポリイミド膜８３は、例えば、感光性材料を用いて形成される。露光、現像等によるパターニングによって、電極パッド７４Ａ上とスクライブライン領域３上のポリイミド膜８３は除去される。
【００５０】
続いて、図１Ｇに示す断面構造を得るまでの工程について説明する。まずダイシングブレードを用いて、ウェハ１を複数のチップに切断する。ダイシングブレードは、スクライブライン領域３の中心線ＳＣに位置決めされる。ダイシングブレードによって、スクライブライン領域３上のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７、及びカバー膜８１が切断される。
【００５１】
応力吸収パターン３３，７７は、スクライブライン領域３の中心線ＳＣを跨いで配置され、かつ応力吸収パターン３３，７７の幅は、ダイシングブレードの切断幅（Kerf幅）より幅広になっている。このため、ダイシングブレードは、応力吸収パターン３３，３７を切断しながら、スクライブライン領域３でチップ領域２の周囲を切断する。なお、ダイシングブレードの切断幅とは、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度と、切断時のダイシングブレードの位置ずれを加えた掘削幅をいう。
【００５２】
このとき、第１層間絶縁膜２３は、ウェハ１と第１層の応力吸収パターン３３に挟まれた状態で切断されるので、切断面が綺麗になる。また、第２〜第５の層間絶縁膜４１，５１，６１，７１は、第１の応力吸収パターン３３と、第２の応力吸収パターン７７とに挟まれた状態で切断されるので、切断面が綺麗になる。その結果、応力吸収パターン３３，７７を有しない場合に比べて、スクライブライン領域３が綺麗に切断される。これは、ウェハ１及び応力吸収パターン３３，７７で層間絶縁膜２３，４１，５１，６１，７１が挟まれることにより、ダイシング時にスクライブライン領域３の層間絶縁膜２３，４１，５１，６１，７１に生じる応力が低減されるためであると考えられる。
【００５３】
ここで、ダイシングブレードによる切断時に生じる応力で、層間絶縁膜２３，４１，５１，６１，７１にクラックが発生することがある。一般に、クラックは、硬度の高いウェハ１より、層間絶縁膜２３，４１，５１，６１，７１の積層方向の上側、つまり開放されている方向に伝播し易い。このため、例えば、ウェハ１や第１層間絶縁膜２３に生じたクラックは、上方に配置されている第１の応力吸収パターン３３に到達する。そして、クラックの原因となる応力が、第１の応力吸収パターン３３に吸収される。これは、第１の応力吸収パターン３３を構成する金属材料は、弾性が第１層間絶縁膜２３より相対的に高いためである。
【００５４】
これにより、第１層間絶縁膜２３で発生したクラックの進行が応力吸収パターン３３によって停止させられる。第１の応力吸収パターン３３は、連続してリング状にチップ領域２を覆っているので、従来のように金属パターンの隙間を通ってガードリング７６にクラックが到達することはない。
【００５５】
同様に、第２層間絶縁膜４１から第５の層間絶縁膜７１までの間に発生したクラックは
、最上層の応力吸収パターン７７に到達し、第２の応力吸収パターン７７を構成する金属材料の弾性によってクラックの原因となる応力が吸収される。これにより、クラックの進行が第２の応力吸収パターン７７で停止される。このように、第２〜第５層間絶縁膜４１，５１，６１，７１で発生したクラックの進行が第２の応力吸収パターン７７によって停止させられる。
第２の応力吸収パターン７７は、連続してリング状にチップ領域２を覆っているので、従来のようにパターンの隙間を通ってガードリング７６にクラックが到達することはない。
【００５６】
これらのことから、層間絶縁膜２３，４１，５１，６１，７１にクラックが生じても、応力吸収パターン３３，７７がクラックの広がりの原因になった応力を吸収するので、クラックの進行が停止させられる。したがって、クラックがチップ領域２のガードリング７６に到達することが防止される。
【００５７】
なお、最上層の応力吸収パターン７７の上のカバー膜８１にクラックが発生することがあるが、７７上のカバー膜８１を８２形成時に除去することで解決される。
【００５８】
そして、このようにしてウェハ１をスクライブライン領域３で切断することで分離される複数のチップが半導体装置になる。図１Ｇ及び図４に示すように、半導体装置９１は、上面がカバー膜８１及びポリイミド膜８３で保護され、中央の素子形成領域２Ａに半導体回路が形成されている。さらに、半導体回路を囲むようにガードリング７６が配置されており、さらにその外側に応力吸収パターン３３，７７が設けられている。なお、半導体装置９１は、図示を省略する他の素子などを有しても良い。
【００５９】
以上、説明したように、この実施の形態では、スクライブライン領域３に、金属材料からなる２層構造の応力吸収パターン３３，７７を上下に離れて形成すると共に、スクライブの中心線ＳＣを跨いで、チップ領域２の周囲に連続するように形成した。これにより、ダイシング時に層間絶縁膜２３，４１，５１，６１，７１が応力吸収パターン３３，７７で押さえ付けられ、スクライブライン領域３における切断面で発生する応力を抑制することが可能になる。
【００６０】
また、ダイシング時に発生する応力を応力吸収パターン３３，７７によって吸収することができる。これにより、層間絶縁膜２３，４１，５１，６１，７１のクラックがチップ領域２に伝播することが防止され、信頼性の高い半導体装置９１を製造できる。
２つの応力吸収パターン３３，７７は、チップ領域２を囲むように、切れ目無く連続して配置したので、クラックの伝播を確実に防止できる。従来のように、チップ領域の周囲に断続的に金属パターンを配置した場合では、金属パターンの隙間からクラックがチップ領域に伝播し易かった。これに対し、この実施の形態では、クラックの伝播をより確実に防止できる。
【００６１】
また、２つの応力吸収パターン３３，７７を最下層と最上層の配線３１，７４と同じ層に形成したので、どちらか一層のみに形成した場合に比べて、クラックの伝播をより確実に防止できる。また、応力吸収パターン３３，７７を各層間絶縁膜２３，４１，５１，６１，７１の間のそれぞれに設けた場合に比べて、金属製のパターンの積層数が少なくなってダイシングブレードの消耗を抑制できる。
【００６２】
ここで、図５及び図６を参照して、第１の実施の形態の変形例について説明する。
図５に示す半導体装置の製造方法の変形例では、スクライブライン領域３のカバー膜８１に、第２の応力吸収パターン７７を露出させる開口部１０２が形成されている。開口部１０２は、カバー膜８１上に形成したレジストパターンを用いてエッチングすることによ
り形成される。
【００６３】
開口部１０２の側面１０２Ａは、ガードリング７６の外周から所定の距離、例えば１μｍ〜５μｍに形成されている。開口部１０２の幅は、ダイシング時に切除される領域より広く、第２の応力吸収パターン７７より、両側のそれぞれで例えば１．５μｍ狭い。つまり、応力吸収パターン７７の周辺部は、約１．５μｍの幅でカバー膜８１に覆われる。
このようにして、第２の応力吸収パターン７７上のカバー膜８１を一部除去することにより、ウェハ１に開口部１０２を格子状に形成する。開口部１０２からチップ領域２までの間には、カバー膜８１が残される。
【００６４】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７を切断する。このとき、ダイシングブレードによって層間絶縁膜２３，４１，５１，６１，７１などに応力が作用してクラックが発生しても、応力吸収パターン３３，７７によってチップ領域２への伝播が防止される。スクライブライン領域３では、カバー膜８１は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜８１にクラックが発生することはない。
【００６５】
また、図６に示す半導体装置の製造方法の他の変形例では、図示を省略するレジストパターンを用いてカバー膜８１をエッチングし、第２の応力吸収パターン７７を露出させる開口部１０３を形成する。開口部１０３の側面１０３Ａは、ガードリング７６の外周からスクライブライン領域３に所定の距離、例えば１μｍ〜５μｍに形成されている。開口部１０３の幅は、両側のそれぞれで最上層の応力吸収パターン７７より例えば１．５μｍ大きい。
【００６６】
開口部１０３を形成するときは、ポリイミド膜８３を形成する前に、カバー膜８１上に、第２の応力吸収パターン７７より幅広の開口部を有するレジストパターン（不図示）を形成する。このレジストパターンは、パッド上開口窓８２と同じであっても良い。そして、このレジストパターンをマスクにして、カバー膜８１をエッチングする。これにより、素子形成領域２Ａの電極パッド７４Ａの上と、第２の応力吸収パターン７７の上のカバー膜８１が除去される。
【００６７】
このとき、エッチング用の反応ガスとして、例えば、フッ素ガス等を使用すれば、レジストパターンでマスクされてない第２の応力吸収パターン７７の両側の第５層間絶縁膜７１がオーバーエッチングされて側溝１０４が形成される。これにより、スクライブライン領域３に開口１０３が格子状に形成され、第２の応力吸収パターン７７の全体が露出すると共に、第２の応力吸収パターン７７を囲む側溝１０４が四角形に形成される。なお、側溝１０４よりチップ領域２側の領域には、カバー膜８１が残される。
【００６８】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域２のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン３３，７７を切断する。このとき、ダイシングブレードによって層間絶縁膜２３，４１，５１，６１，７１などに応力が作用してクラックが発生しても、応力吸収パターン３３，７７によってチップ領域２への伝播が防止される。スクライブライン領域３では、カバー膜８１は、ダイシングブレードで切断される領域の外側のみに設けられているので、カバー膜８１にクラックが発生することはない。
さらに、応力吸収パターン３３，７７の外側で第５層間絶縁膜７１に側溝１０４が形成されているので、第５層間絶縁膜７１などの上側の層間絶縁膜で発生したクラックの拡散が側溝１０４に妨げられるので、チップ領域２をさらに伝播し難くなる。
【００６９】
（第２の実施の形態）
図７から図９を参照して、第２の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００７０】
この実施の形態は、スクライブライン領域に、モニター回路や、検査マスクを有する半導体装置及びその製造方法に関する。
まず、図７Ａに示す断面構造を得るまでの工程について説明する。なお、この実施の形態では、図２と同様に、ウェハ１に、スクライブライン領域３が格子状に形成されており、さらにスクライブライン領域３の中央部分の全て又は一部にテスト回路領域１１０が形成される。
【００７１】
最初に、ウェハ１のチップ領域２と、スクライブライン領域３の中央部分のテスト回路領域１１０のそれぞれに素子分離絶縁膜１１を形成する。次いで、第１の実施の形態と同様に、チップ領域２の素子分離絶縁膜１１の間にＭＯＳトランジスタＴ１を形成する。これと同時に、スクライブライン領域２のトランジスタ活性領域にＭＯＳトランジスタＴ２を形成する。ＭＯＳトランジスタＴ２は、例えば、ＭＯＳトランジスタＴ１と同じ構成を有し、同じプロセスで同時に形成される。
【００７２】
続いて、ウェハ１及びＭＯＳトランジスタＴ１，Ｔ２を覆うように、シリコン酸化膜２１、シリコン窒化膜２２、第１層間絶縁膜２３、シリコン酸化膜２４を順番に形成し、これらの膜２１〜２４のチップ領域２に導電性プラグ２７，２８を形成する。このとき、これらの膜２１〜２４のスクライブライン領域３のテスト回路領域１１０にも導電性プラグ１１１を形成する。導電性プラグ１１１は、ＭＯＳトランジスタＴ２のソース／ドレイン領域１７に電気的に接続される位置に形成される。
【００７３】
さらに、チップ領域２のシリコン酸化膜２４の上に、第１の実施の形態と同様に、第１層の配線３１と第１層のシールド層３２を形成する。これと同時に、スクライブライン領域３に、第１の応力吸収パターン１１５と、第１層の配線１１２を形成する。
第１の配線１１２は、スクライブライン領域３のテスト回路領域１１０に、導電性プラグ１２１と電気的に接続するように形成される。
【００７４】
また、図８Ａの平面図に示すように、第１の応力吸収パターン１１５は、チップ領域２を囲むように連続して形成された金属膜である。さらに、第１の応力吸収パターン１１５は、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンからなる。第１の応力吸収パターン１１５の幅Ｗｓ２は、ダイシングブレードの幅より広く、スクライブライン領域３の幅より狭く、例えば２０μｍ〜７０μｍであり、典型的には４０μｍである。
【００７５】
ここで、第１の応力吸収パターン２の一部に開口部１１６が形成され、開口部１１６の内側にテスト回路領域１１０が形成される。開口部１１６の両側に延びる第１の応力吸収パターン１１５のライン部１１５Ａの幅Ｄｓ２は、開口部１１６の両側にそれぞれ１μｍ〜５μｍになる。
【００７６】
次に、図７Ｂに示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１から第５層間絶縁膜７１までを第１の実施の形態と同様に形成する。このとき、チップ領域２の回路の各層の導電性プラグ２７，２８，４６，４７，５２，５３，６２，６３と同時に、テスト回路領域１１０に導電性プラグ１２１，１２３，１２５，１２７が形成される。同様に、チップ領域２の回路の各層の配線３１，４８，５４，６４及びシールド層３２，４９，５５，６５と同時に、テスト回路領域１１０に配線１２２，１２４，１２６，１２８が形成される。
【００７７】
さらに、その上に第５層間絶縁膜７１を形成するときに、チップ領域２に導電性プラグ７２，７３を、スクライブライン領域３に導電性プラグ１２９をそれぞれ形成する。続いて、導電性プラグ７２，７３に電気的に接続される第５層の配線７４及びシールド層７５を形成し、これと同時にスクライブライン領域３に第２の応力吸収パターン１３０及び配線１３１を形成する。
【００７８】
ここで、図８Ｂの平面図に示すように、第２の応力吸収パターン１３０は、第１の応力吸収パターン１１５と同様にチップ領域２を囲むように格子状に連続して形成された金属膜である。さらに、第２の応力吸収パターン１３０の一部に開口部１３２が形成され、開口部１３２内にテスト回路領域１１０が設けられている。開口部１３２の両側に延びる第２の応力吸収パターン１３０のライン部１３０Ａの幅Ｄｓ２は、開口部１３２の両側にそれぞれ１μｍ〜５μｍになる。
【００７９】
これにより、図７Ｂ及び図８Ｂに示すように、チップ領域２の素子形成領域２ＡにＭＯＳトランジスタＴ１を有する半導体テスト回路が形成される。また、チップ領域２の周辺領域２Ｂには、第１の実施の形態と同様のガードリング７６が形成される。さらに、スクライブライン領域３の中央のテスト回路領域１１０にテスト回路１３３が形成される。
なお、テスト回路１３３の最上層の配線１３１は、電極パッド１３１Ａになっている。なお、配線１３１と応力吸収パターン１３０との間の距離Ｌ１は、例えば、１μｍ〜５μｍである。
【００８０】
続いて、第５層の配線７４，１３２、ガードリング７６及び応力吸収パターン１３０を覆うように、カバー膜８１を形成する。さらに、カバー膜８１に開口部を形成し、チップ領域２の電極パッド７４Ａと、テスト回路領域１１０の電極パッド１３１Ａを露出させる。さらに、チップ領域２のカバー膜８１の上に保護膜としてポリイミド膜８３を形成してから開口部を設け、電極パッド７４Ａ，１３１Ａを露出させる。
【００８１】
この半導体装置の製造方法では、ダイシングの前に、テスト回路１３３を使って回路の動作チェックを行う。動作チェックを行ったら、ウェハ１をダイシングにより複数のチップに分割する。応力吸収パターン１１５，１３０は、スクライブライン領域３の中心線ＳＣを跨いで配置されており、応力吸収パターン１１５，１３０の幅は、ダイシングブレードの幅に、ダイシングブレードの位置合わせの精度、切断時のダイシングブレードの位置ずれを加えた切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン１１５，１３０を切断しながら、ウェハ１を切断する。
【００８２】
ここで、応力吸収パターン１１５，１３０の開口部１１６，１３２の幅は、ダイシングブレードによるスクライブライン領域３の切断幅より広いので、図７ＢのラインＬ２に沿って、開口部１１６，１３２の内側でウェハ１が切断される。これにより、図７Ｃ及び図９に示すように、半導体装置１４１が形成される。ダイシング後のチップからなる半導体装置１４１には、ガードリング７６を外側から囲むように連続した応力吸収パターン１１５，１３０が設けられる。半導体装置１４１の側面は、カバー膜８１及び層間絶縁膜２３，４１，５１，６１，７１に覆われているので、応力吸収パターン１１５，１３０のライン部１１５Ａ，１３０Ａは露出しない。
【００８３】
ダイシングブレードによる切断時に発生したクラックは、第１の実施の形態と同様に、第１、第２の応力吸収パターン１１５，１３０を有する応力吸収部７８の金属材料の弾性によって吸収される。これにより、クラックがチップ領域２のガードリング７６に達することがなくなる。
【００８４】
以上、説明したように、この実施の形態では、スクライブライン領域３に応力吸収パターン１１５，１３０を設けたので、第１の実施の形態と同様の作用及び効果が得られる。
さらに、応力吸収パターン１１５，１３０の一部に開口部１１５，１３２を設けてテスト回路領域１１０を形成したので、スクライブライン領域３にテスト回路を有する構造においても、クラックの伝播を防止できる。
【００８５】
なお、この実施の形態では、ダイシング時の切断箇所が応力吸収パターン１１５，１３０のライン部１１５Ａ，１３０Ａよりスクライブライン領域３の中心線ＳＣに近い位置とした。これに対し、図７ＢのラインＬ３が切断面となるようにウェハ１を切断しても良い。この場合、応力吸収パターン１１５，１３０は、それぞれのライン部１１５Ａ，１３０Ｂがチップ領域２側に残るように分断される。このようにしてチップ化された半導体装置１４１は、切断面に応力吸収パターン１１５，１１３のライン部１１５Ａ，１３０Ａが露出する。
【００８６】
また、応力吸収パターン１１５、１３０の開口部１１６、１３２で形成される領域に、検査マスク(マーク)を形成しても良い。検査マスク(マーク)としては、例えば、リソグラフィ用のアライメントマスク(マーク)や、回路の位置ずれ検査用のマスク(マーク)などがあげられる。この場合のテスト回路領域１１０は、検査マーク形成領域になる。また、１つのウェハ１にテスト回路領域と検査マーク形成領域をそれぞれ形成しても良い。
【００８７】
（第３の実施の形態）
図１０及び図１１を参照して、第３の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００８８】
図１０に示すように、この実施の形態の半導体装置の製造方法では、ウェハ１上の第１層と第５層の層間絶縁膜４１，７１上のそれぞれに金属膜からなる応力吸収パターン１５１、１５２が形成されている。図１１の平面図に示すように、最上層の第２の応力吸収パターン１５２は、スクライブライン領域３に格子状に形成されたベタパターンに開口部１５４が周期的に形成されている。また、図１０に示す最下層の第１の応力吸収パターン１５１は、第２の応力吸収パターン１５２と同形状を有し、開口部１５３が周期的に形成されている。応力吸収パターン１５１，１５２のそれぞれの側面と開口部１５３との距離は、例えば、１μｍ〜５μｍである。
【００８９】
ウェハ１上の各層の製造方法は、第１の実施の形態と同様である。そして、応力吸収パターン１５１、１５２は、第２層から第４層には形成されない。
【００９０】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン１５１，１５２が切断される。
応力吸収パターン１５１，１５２は、スクライブライン領域３の中心線ＳＣを跨いで配置されており、応力吸収パターン１５１，１５２の幅は、ダイシング時の切断幅より幅広になっている。このため、ダイシングブレードは、応力吸収パターン１５１，１５２を切断しながら、ウェハ１を切断する。
【００９１】
ダイシングブレードによる切断時に発生したクラックは、各チップ領域２の周囲をリング状に囲む応力吸収パターン１５１，１５２を構成する金属材料弾性によって吸収される。これにより、クラックがチップ領域２のガードリング７６に達することがなくなる。即ち、応力吸収パターン１５１，１５２は、チップ領域２の周囲を切れ目なく囲むことにより、クラックの広がりを抑制する。
【００９２】
以上、説明したように、この実施の形態では、スクライブライン領域３に応力吸収パターン１５１，１５２を設けたので、第１の実施の形態と同様の作用及び効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン１５１，１５２のライン部１５５Ａより中心線ＳＣに近い位置としたが、ライン部１５５Ａに切断面が形成されるように切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング７６を外側から囲むように連続した応力吸収パターン１５１，１５２が設けられる。
【００９３】
なお、開口部１５３，１５４の形状、大きさ及び数は、図１１に限定されない。
【００９４】
（第４の実施の形態）
図１２及び図１３を参照して、第４の実施の形態について説明する。なお、前記の実施の形態と同様の構成要素には同一の符号を付してある。また、前記実施の形態と重複する説明は省略する。
【００９５】
図１２に示すように、この実施の形態の半導体装置の製造方法では、ウェハ１上の第１層と第５層の層間絶縁膜２３，７１上のそれぞれに、金属膜からなる応力吸収パターン１６１，１６２が形成されている。各応力吸収パターン１６１，１６２は、図２と同様に、格子状に形成されている。図１３の平面図に示すように、応力吸収パターン１６１，１６２は、チップ領域２を連続し囲むリング形状を有する。各応力吸収パターン１６１，１６２の幅は、１μｍ〜５μｍである。スクライブライン領域３には、チップ領域２を個別に囲む応力吸収パターン１６１，１６２が形成される。１つのスクライブライン領域３内で平行に形成される一対の応力吸収パターン１６１、１６２の間の距離Ｌ４は、例えば、１０μｍ〜７０μｍである。チップ領域２と、そのチップ領域２を囲む応力吸収パターン１６１，１６２との間の距離は、例えば、１μｍ〜５μｍである。
【００９６】
ウェハ１上の各層の製造方法は、第１の実施の形態と同様である。そして、応力吸収パターン１５１、１５２は、第２層から第４層には形成されない。
【００９７】
ウェハ１をダイシングするときは、ダイシングブレードによって、スクライブライン領域３のウェハ１、各層間絶縁膜２３，４１，５１，６１，７１、応力吸収パターン１６１，１６２が切断される。この際、応力吸収パターン１６１，１６２を有する応力吸収部７８によって、第１の実施の形態と同様に、ガードリング７６へのクラックの伝播が防止される。
【００９８】
以上、説明したように、この実施の形態では、スクライブライン領域２に応力吸収パターン１６１，１６２を設けたので、第１の実施の形態と同様の効果が得られる。
なお、ダイシング時の切断箇所は、応力吸収パターン１６１，１６２より中心線ＳＣに近い位置としたが、応力吸収パターン１６１，１６２の位置でウェハ１を切断しても良い。いずれの場合でも、ダイシング後のチップからなる半導体装置には、ガードリング７６を外側から囲むように連続した応力吸収パターン１６１，１６２が設けられる。
【００９９】
なお、各実施の形態において、配線３１，１８２及びシールド層３２，１８３と、第１の応力吸収パターン３３，１１５，１５１，１６１，１８４は、同時に形成する必要はない。第１の応力吸収パターン３３，１１５，１５１，１６１，１８４を形成した後に、配線３１，１８２やシールド層３２，１８３を形成しても良い。また、第１の応力吸収パターン３３，１１５，１５１，１６１，１８４を形成する前に、配線３１，１８２やシールド層３２，１８３を形成しても良い。
同様に、各実施の形態において、第２の応力吸収パターン７７，１３０、１５２，１６
２，１９３を形成した後に、配線７４，１９１やシールド層７５，１９２を形成しても良い。また、第２の応力吸収パターン７７，１３０、１５２，１６２，１９３を形成する前に、配線７４，１９１やシールド層７５，１９２を形成しても良い。
【０１００】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【０１０１】
以下に、前記の実施の形態の特徴を付記する。
（付記１） 半導体基板の上方に絶縁膜を形成する工程と、前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、を含む半導体装置の製造方法。
（付記２） 前記第１のパターン及び前記第２のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成する付記１に記載の半導体装置の製造方法。
（付記３） 前記第１のパターン及び第２のパターンは、前記素子形成領域の配線と同時に形成する付記１又は付記２に記載の半導体装置の製造方法。
（付記４） 前記第１の応力吸収パターン及び前記第２の応力吸収パターンは、アルミニウムを用いて形成する付記１乃至付記３のいずれか一項に記載の半導体装置の製造方法。（付記５） 前記第１のパターン及び前記第２のパターンとして、開口部を有するパターンを形成する付記１乃至付記４のいずれか一項に記載の半導体装置の製造方法。
（付記６） 前記開口部にテスト回路、アライメントマーク、位置ずれ検査用のマークの少なくとも一つを形成する付記５に記載の半導体装置の製造方法。
（付記７） 前記第２のパターンの上にカバー膜を形成する工程と、前記第２のパターンの上の前記カバー膜の少なくとも一部を除去し、前記第２のパターンがダイシングブレードで切除される領域を露出させる工程と、を含む付記１乃至付記６のいずれか一項に記載の半導体装置の製造方法。
（付記８） 半導体基板と、前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、を含む半導体装置。
（付記９） 前記半導体基板の上方で前記多層配線構造の第１層と同じ高さに形成された第１のパターンと、前記多層配線構造の第５層と同じ高さに形成された第２のパターンとを有する付記９に記載の半導体装置。
【符号の説明】
【０１０２】
１ ウェハ（基板）
２ チップ領域
２Ａ 素子形成領域
２Ｂ 周辺領域
３ スクライブライン領域
２３ 第１層間絶縁膜
３１，１８２ 配線（第１の導体パターン）
３２，１８３ シールド層（第１のシールド層）
３３，１１５，１５１，１６１，１８４ 第１の応力吸収パターン
４１ 第２層間絶縁膜
５１ 第３層間絶縁膜
６１ 第４層間絶縁膜
７１ 第５層間絶縁膜
７４，１９１ 配線（第５の導体パターン）
７５，１９２ シールド層（第２のシールド層）
７６，１９５ ガードリング
７７，１３０、１５２，１６２，１９３ 第２の応力吸収パターン
７８ 応力吸収部
８１ カバー膜
１１０ テスト回路領域
１１６，１３２，１５３，１５４ 開口部
Ｔ１，Ｔ２ トランジスタ
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、
前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、
前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、
前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、
前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１のパターン及び前記第２のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のパターン及び第２のパターンは、前記素子形成領域の配線と同時に形成する請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のパターン及び前記第２のパターンとして、開口部を有する金属パターンを形成する請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、
前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、
前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、
を含む半導体装置。
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記半導体基板のチップ領域の前記絶縁膜上に、素子形成領域を囲む第１のシールド層を形成する工程と、
前記チップ領域の外側のスクライブライン領域の前記絶縁膜上に、第１のパターンとして第１のシールド層の周囲を連続して囲む第１の金属膜を形成する工程と、
前記第１のシールド層の上方に、前記素子形成領域を囲む第２のシールド層を形成する工程と、
前記第１のパターンの上方に、前記第２のパターンとして第２のシールド層の周囲を連続して囲む第２の金属膜を形成する工程と、
前記スクライブライン領域の前記第１のパターン及び前記第２のパターンの少なくとも一部を前記チップ領域側に残して前記半導体基板を前記スクライブライン領域に沿って切断する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１のパターン及び前記第２のパターンは、前記スクライブライン領域の中心線を跨ぎ、かつ基板がダイシングブレードによって切断される幅より広く形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のパターン及び第２のパターンは、前記素子形成領域の配線と同時に形成する請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のパターン及び前記第２のパターンとして、開口部を有する金属パターンを形成する請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成され、多層配線構造を有する半導体回路と、
前記半導体基板の上方に形成され、前記半導体回路を囲む金属製のガードリングと、
前記ガードリングの外側に設けられ、前記ガードリングを連続して囲む金属膜を有し、複数層の前記絶縁膜を挟んで配置されるパターンと、
を含む半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−８９６６８（Ｐ２０１２−８９６６８Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３４７７４（Ｐ２０１０−２３４７７４）
【出願日】平成２２年１０月１９日（２０１０．１０．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月１９日（２０１０．１０．１９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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