固体撮像素子、固体撮像素子の製造方法、及び電子機器
【課題】センサ基板と回路基板とを電極間で張り合わせてなる構成において電極間の接合面積を確保することが可能な３次元構造の固体撮像素子を提供する。
【解決手段】光電変換部２１が配列形成されたセンサ基板２と、光電変換部２１を駆動する回路が形成されセンサ基板２に対して積層された回路基板７と、センサ基板２における回路基板７側の界面に引き出されたセンサ側電極４５と、回路基板７におけるセンサ基板２側の界面に引き出された回路側電極６５とを備え、センサ側電極４５と回路側電極６５とは、凹型電極に凸型電極を嵌め合わせた状態で接合されていることを特徴とする固体撮像素子１である。
【解決手段】光電変換部２１が配列形成されたセンサ基板２と、光電変換部２１を駆動する回路が形成されセンサ基板２に対して積層された回路基板７と、センサ基板２における回路基板７側の界面に引き出されたセンサ側電極４５と、回路基板７におけるセンサ基板２側の界面に引き出された回路側電極６５とを備え、センサ側電極４５と回路側電極６５とは、凹型電極に凸型電極を嵌め合わせた状態で接合されていることを特徴とする固体撮像素子１である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ基板と回路基板とを電極間で張り合わせてなる固体撮像素子、この固体撮像素子の製造方法、およびこの固体撮像素子を用いた電子機器に関する。
【背景技術】
【０００２】
携帯電話、デジタルカメラ、およびカムコーダ等の電子機器に搭載される固体撮像素子においては、さらなる素子の小型化および画素の高密度化を達成するための構造の一つとして、光電変換部と周辺回路部とを積層させた３次元構造が提案されている。
【０００３】
このような３次元構造の固体撮像素子の製造においては、例えば光電変換部を有するＣＭＯＳイメージセンサ(CMOS Image Sensor：ＣＩＳ)が形成されたセンサ基板と、周辺回路部が形成された回路基板とが張り合わせられる。これらの基板の張り合わせは、それぞれの基板における一方側の面に引き出した電極（ボンディングパッド）同士を対向させて配置し、この状態で熱処理を施すことによって行われる。この際、ボンディングパッド同士の熱処理による接合を容易にするために、予めボンディングパッドを囲む絶縁膜をリセスすることとしている（以上、例えば下記特許文献１参照）。
【０００４】
また、以上のようにして張り合わせられたセンサ基板および回路基板における歪みや反りの発生を抑えるために、双方の内部応力を打ち消すように当該基板の張り合わせを行う構成が提案されている（以上、例えば下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９１０８１号公報
【特許文献２】特開２００７−２３４７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述した構成の３次元構造の固体撮像素子においては、センサ基板上の電極と回路基板上の電極とを対向させた状態で熱処理を施す際、電極−電極間の接合面にボイドが発生し易く、電極間の接合面積が縮小される。このような電極間の接合面積の縮小は、電極−電極間のコンタクト抵抗の増加や、接合面の機械的強度の低下による基板間の剥がれを引き起こす要因となる。
【０００７】
そこで本発明は、センサ基板と回路基板とを電極間で張り合わせてなる構成において電極間の接合面積を確保することが可能であり、これによって信頼性の向上が図られた３次元構造の固体撮像素子を提供することを目的とする。また本発明は、このような固体撮像素子の製造方法、およびこのような固体撮像素子を用いたことにより信頼性の向上が図られた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本発明の固体撮像素子は、光電変換部が配列形成されたセンサ基板と、前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板とを有している。また前記センサ基板における前記回路基板側の界面に引き出されたセンサ側電極と、前記回路基板における前記センサ基板側の界面に引き出された回路側電極とを備えている。そして特に、前記センサ側電極と前記回路側電極とは、凹型電極に凸型電極を嵌め合わせた状態で接合されていることを特徴としている。
【０００９】
このような構成の固体撮像素子では、凹型電極に凸型電極を嵌め合わせた構成のセンサ側電極と回路側電極との接合面が、平面電極同士を接合させた場合よりも接合面積が大きくなる。したがって、センサ側電極と回路側電極との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【００１０】
また本発明の固体撮像素子の製造方法は、次の工程を行う。先ず、光電変換部が配列形成されたセンサ基板の一主面側にセンサ側電極を形成する。また前記光電変換部を駆動する回路が形成された回路基板の一主面側に回路側電極を形成する。次に、前記センサ側電極と前記回路側電極とを対向させた状態で、前記センサ基板と前記回路基板とを対向配置して積層させ、熱処理を施すことによって当該センサ側電極と当該回路側電極とを接合させる。このような工程を行う方法で、特に前記センサ基板と前記回路基板とは、前記センサ側電極および前記回路側電極の一方を構成する凹型電極に、当該電極の他方を構成する凸型電極を嵌め合わせた状態で積層させることを特徴としている。
【００１１】
以上の製造方法では、凹型電極に凸型電極を嵌め合わせることにより、セルフアラインでセンサ基板と回路基板とを積層して上述した構成の固体撮像素子を得ることができる。
【００１２】
また本発明は、上記構成の固体撮像素子を有する電子機器でもある。
【発明の効果】
【００１３】
以上説明したように本発明によれば、センサ基板と回路基板とを電極間で張り合わせてなる構成においてセンサ側電極と前記回路側電極との間の実質的な接合面積を確保できる。これにより、コンタクト抵抗の増大を抑えると共に電極間の接合強度が確保され、３次元構造の固体撮像素子及びこれを用いた電子機器においての信頼性の向上を図ることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明が適用される固体撮像素子の概略構成図である。
【図２】第１実施形態の固体撮像素子の構成を示す要部断面図である。
【図３】第１実施形態に用いるセンサ基板の製造方法を示す断面工程図である。
【図４】第１実施形態で形成する凸型電極の形成を示す要部断面工程図である。
【図５】第１実施形態に用いる回路基板の製造方法を示す断面工程図である。
【図６】第１実施形態で形成する凹型電極の形成の第１例を示す要部断面工程図である。
【図７】第１実施形態で形成する凹型電極の形成の第２例を示す要部断面工程図である。
【図８】第１実施形態の製造方法を示す断面工程図（その１）である。
【図９】第１実施形態の製造方法における電極の接合を示す要部断面工程図である。
【図１０】第１実施形態の製造方法を示す断面工程図（その２）である。
【図１１】第２実施形態の固体撮像素子の特徴部を示す要部断面図である。
【図１２】第３実施形態の固体撮像素子の特徴部を示す要部断面図である。
【図１３】本発明の電子機器の構成図である。
【発明を実施するための形態】
【００１５】
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．実施形態の固体撮像素子の概略構成例
２．第１実施形態の固体撮像素子の構成
３．第１実施形態に用いるセンサ基板の製造方法
４．第１実施形態に用いる回路基板の製造方法
５．第１実施形態の固体撮像素子の製造方法
６．第２実施形態の固体撮像素子の構成および製造方法
７．第３実施形態の固体撮像素子の構成および製造方法
８．電子機器の実施形態
尚、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１６】
≪１．実施形態の固体撮像素子の概略構成例≫
図１に、本発明の各実施形態の製造方法を適用して作製される固体撮像素子の一例として、ＭＯＳ型の固体撮像素子の概略構成を示す。この図に示す固体撮像素子１は、センサ基板２と、このセンサ基板２に対して積層させた状態で張り合わされた回路基板７とを備えた、いわゆる３次元構造の固体撮像素子である。
【００１７】
センサ基板２の一面側には、光電変換部を含む複数の画素３が規則的に２次元的に配列された画素領域４が設けられている。画素領域４には、複数の画素駆動線５が行方向に配線され、複数の垂直信号線６が列方向に配線されており、１つの画素３が１本の画素駆動線５と１本の垂直信号線６とに接続される状態で配置されている。これらの各画素３には、光電変換部と、電荷蓄積部と、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。尚、複数の画素で画素回路の一部を共有している場合もある。
【００１８】
また回路基板７の一面側には、垂直駆動回路８、カラム信号処理回路９、水平駆動回路１０、およびシステム制御回路１１などの周辺回路が設けられている。
【００１９】
垂直駆動回路８は、例えばシフトレジスタによって構成され、センサ基板２側から回路基板７側に引き出された画素駆動線５を選択し、選択された画素駆動線５に画素を駆動するためのパルスを供給し、センサ基板２側に配列された画素３を行単位で駆動する。すなわち、垂直駆動回路８は、センサ基板２に配列された各画素３を行単位で順次垂直方向に選択走査する。そして、画素駆動線５に対して垂直に配線された垂直信号線６を通して、各画素３において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路９に供給する。
【００２０】
カラム信号処理回路９は、センサ基板２に設けられた画素３の例えば列ごとに配置されており、１行分の画素３から垂直信号線６を介して出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路９は、画素固有の固定パターンノイズを除去するための相関二重サンプリング（ＣＤＳ：Correlated Double sampling）や、信号増幅、アナログ／デジタル変換（ＡＤ：Analog/Digital Conversion）等の信号処理を行う。
【００２１】
水平駆動回路１０は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路９の各々を順番に選択し、カラム信号処理回路９の各々から画素信号を出力させる。
【００２２】
システム制御回路１１は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、システム制御回路１１では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路８、カラム信号処理回路９、および水平駆動回路１０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路８、カラム信号処理回路９、および水平駆動回路１０等に入力する。
【００２３】
以上のような各周辺回路８〜１１と、センサ基板２に設けられた各画素３の画素回路とで、各画素を駆動する回路が構成されている。
【００２４】
≪２．第１実施形態の固体撮像素子の構成≫
図２は、第１実施形態の固体撮像素子の構成を示す要部断面図であり、図１における３画素分の断面図である。以下、この要部断面図に基づいて第１実施形態の固体撮像装置の詳細な構成を説明する。
【００２５】
図２に示す固体撮像素子１は、上述したようにセンサ基板２と回路基板７とを積層させた状態で張り合わせた３次元構造の固体撮像素子である。センサ基板２は、半導体層２ａと、半導体層２ａにおける回路基板７側の面上に配置された配線層２ｂとで構成されている。回路基板７は、半導体層７ａと、半導体層７ａにおけるセンサ基板２側の面上に配置された配線層７ｂとで構成されている。
【００２６】
またセンサ基板２における回路基板７と反対側の面には、保護膜１５、カラーフィルタ層１７、およびオンチップレンズ１９がこの順に積層されている。次に、各層の詳細な説明を、センサ基板２および回路基板７を構成する各層の詳細な構成を、センサ基板２側から順に説明する。
【００２７】
［半導体層２ａ（センサ基板２側）］
センサ基板２側の半導体層２ａは、単結晶構造を有する薄膜状の層であり、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層２ａにおいて、カラーフィルタ層１７他が配置されている第１面側には、例えばｎ型不純物層（またはｐ型不純物層）からなる光電変換部２１が画素毎に設けられている。一例として、光電変換部２１がｎ型不純物層からなることとして以下の説明を行う。この場合、光電変換部２１を囲む半導体層２ａ部分は、ｐ＋型であって素子分離として機能している。
【００２８】
光電変換部２１は、半導体層２ａの第１面側（カラーフィルタ層１７側）から、反対側の第２面側に向かって開口幅を狭めて配置されている。光電変換部２１の開口幅が狭めた部分における半導体層２ａの第２面側には、ｎ＋型不純物層からなる電荷転送部２３とｐ＋型不純物層からなる正孔用の電荷蓄積部２５がこの順に設けられている。電荷蓄積部２５は、半導体層２ａの第２面に沿って配置されている。
【００２９】
また半導体層２ａの第２面側（配線層２ｂ側）の表面層には、ｎ＋型不純物層からなるフローティングディフュージョンＦＤおよびトランジスタＴｒのソース／ドレイン２７、さらにはここでの図示を省略した容量素子の下部電極となる不純物層が設けられている。
【００３０】
[配線層２ｂ（センサ基板２側）］
センサ基板２側の配線層２ｂは、例えば多層配線構造で構成されている。この配線層２ｂは、半導体層２ａとの界面側に、ゲート絶縁膜３１、を介して設けられた転送ゲートＴＧおよびトランジスタのゲート電極３３、さらにはここでの図示を省略した容量素子の上部電極を有している。転送ゲートＴＧはフローティングディユージョンＦＤと電荷転送部２３との間に配置され、ゲート電極３３は、ソース／ドレイン２７間に配置されている。これらの転送ゲートＴＧおよびゲート電極３３は、例えばポリシリコンからなり、画素毎に設けられており層間絶縁膜３５で覆われている。
【００３１】
また配線層２ｂには、層間絶縁膜３５上にさらに層間絶縁膜４１が積層され、この層間絶縁膜４１によって絶縁性が確保された配線４３が多層にわたって設けられ、さらにセンサ側電極４５が層間絶縁膜４１における回路基板７側の表面上に引き出されている。
【００３２】
層間絶縁膜３５およびゲート絶縁膜３１の一部には、ソース／ドレイン２７または転送ゲートＴＧに達する接続孔３７が設けられ、この接続孔３７を介して配線４３とソース／ドレイン２７または転送ゲートＴＧとが接続されている。また層間絶縁膜４１にも、ここでの図示は省略した接続孔が設けられ、異なる層間の配線４３−４３間が接続されていることとする。さらに層間絶縁膜４１には、配線４３とセンサ側電極４５とを接続する接続孔４７が設けられ、センサ側電極４５が配線４３を介して光電変換部２１または半導体層２ａの第２面側に設けられたトランジスタＴｒに接続された状態となっている。
【００３３】
以上のように構成されたセンサ基板２には、光電変換部２１と共に、フローティングディフュージョンＦＤ、転送ゲートＴＧ、トランジスタＴｒ、およびここでの図示を省略した容量素子で構成された画素回路が設けられていることとする。尚、画素回路は、複数の画素（光電変換部２１）で、１つの画素回路の一部を共有している場合もある。
【００３４】
また本第１実施形態においては、特にセンサ側電極４５が、層間絶縁膜４１の表面から突出した凸型電極として形成されているところが特徴的である。センサ側電極４５として形成された凸型電極が層間絶縁膜４１から突出している部分は、各センサ側電極４５の一部であるか全部であっても良い。
【００３５】
このような各凸型電極は、例えば層間絶縁膜４１に埋め込まれた部分が円柱形状であって、層間絶縁膜４１から突出している部分において円柱の底面側が、略半球状の凸曲面として構成されていることとする。またこのような円柱形状の一方の底面側を凸曲面とした凸型電極の全体が層間絶縁膜４１上に配置されていても良い。さらに、各凸型電極は、幅広の台座部分と、この上部に略半球状の凸曲面を設けた形状であっても良い。この場合、略半球状の凸曲面部分のみを層間絶縁膜４１から突出させ、台座部分の表面は層間絶縁膜４１の表面と同一高さとして良い。
【００３６】
［半導体層７ａ（回路基板７側）］
回路基板７側の半導体層７ａは、単結晶構造を有する薄膜状の層であり、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層７ａにおいて、センサ基板２が配置されている表面側には、ここでの図示を省略した各導電型のウェル層が設けられ、その表面層にトランジスタＴｒのソース／ドレイン５１が各導電型で設けられている。またウェル層の表面層には、ここでの図示を省略した容量素子の下部電極となる不純物層が設けられている。
【００３７】
[配線層７ｂ（回路基板７側）］
回路基板７側の配線層７ｂは、例えば多層配線構造で構成されている。この配線層７ｂは、半導体層７ａ側の界面に、ゲート絶縁膜５３を介して設けられたゲート電極５５、さらにはここでの図示を省略した容量素子の上部電極を有している。ゲート電極５５は、ソース／ドレイン５１間に配置されている。またゲート電極５５および上部電極は例えばポリシリコンからなり、画素毎に設けられており層間絶縁膜５７で覆われている。
【００３８】
また配線層７ｂには、層間絶縁膜５７上にさらに層間絶縁膜６１が積層され、この層間絶縁膜６１によって絶縁性が確保された配線６３が必要に応じて多層に設けられ、さらに層間絶縁膜６１におけるセンサ基板２側の表面に回路側電極６５が引き出されている。
【００３９】
層間絶縁膜５７およびゲート絶縁膜５３の一部には、ソース／ドレイン５１またはゲート電極５５に達する接続孔５９が設けられ、この接続孔５９を介して配線６３とソース／ドレイン５１またはゲート電極５５とが接続されている。また配線６３が多層である場合、層間絶縁膜６１に設けられた接続孔によって異なる層間の配線６３−６３が接続されていることとする。さらに層間絶縁膜６１には、配線６３と回路側電極６５とを接続する接続孔６７が設けられ、回路側電極６５が配線６３を介して半導体層７ａの表面に設けられたトランジスタＴｒに接続された状態となっている。
【００４０】
以上のように構成された回路基板７には、トランジスタＴｒ、およびここでの図示を省略した容量素子等で構成された周辺回路が設けられていることとする。
【００４１】
また本第１実施形態においては、特に回路側電極６５が、凹型電極として形成されているところが特徴的である。このような回路側電極６５は、センサ基板２側に向かう面の中央部が凹形状となっており、凹形状の内周壁は回路側電極６５の電極面が露出する凹曲面で構成されていることとする。
【００４２】
以上のような回路側電極６５として形成された各凹型電極に、先に説明したセンサ基板２側にセンサ側電極４５として形成された各凸型電極が嵌め合わせられ、回路側電極６５とセンサ側電極４５とが１:１で接合されている。回路側電極６５とセンサ側電極４５との接合面は曲面となっている。また、層間絶縁膜４１から突出している凸型電極（センサ側電極４５）の外周は、凹型電極（回路側電極６５）で囲まれた状態となっている。
【００４３】
凸型電極（センサ側電極４５）および凹型電極（回路側電極６５）は、互いにコンタクト性を良好に保って接合可能な材料からなることとし、プロセス適合性を考慮した材料が用いられることとする。
【００４４】
またこの状態において、センサ基板２側の層間絶縁膜４１と、回路基板７側の層間絶縁膜６１とは、全面において密着した状態であることとする。この場合、層間絶縁膜４１，６１が酸化シリコン系の材料からなるものであれば、層間絶縁膜４１−６１間は、シリコン（Ｓｉ）と酸素（Ｏ）とが分子間結合によって接合された状態となっている。
【００４５】
［保護膜１５］
保護膜１５は、パッシベーション性を有する材料膜で構成され、例えば酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜などが用いられる。
【００４６】
［カラーフィルタ層１７］
カラーフィルタ層１７は、各光電変換部２１に対応して１：１で設けられた各色のカラーフィルタで構成されている。各色のカラーフィルタの配列が限定されることはない。
【００４７】
［オンチップレンズ１９］
オンチップレンズ１９は、各光電変換部２１およびカラーフィルタ層１７を構成する各色のカラーフィルタに対応して１：１で設けられ、各光電変換部２１に入射光が集光されるように構成されている。
【００４８】
［第１実施形態の固体撮像素子の作用効果］
以上のように構成された固体撮像素子１によれば、センサ側電極４５を凸型電極とし、回路側電極６５を凹型電極とし、凹型電極に凸型電極を嵌め合わせて接合させた構成としている。これにより、センサ側電極４５と回路側電極６５との接合面積は、平面電極同士を接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５と回路側電極６５との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【００４９】
また、センサ基板２と回路基板７の対向面において凹型電極に凸型電極を嵌め合わせた構成であるため、積層状態に対する横方向からの応力に対しての強度を得ることができる。
【００５０】
この結果、センサ基板２と回路基板７とを電極４５−６５間で張り合わせてなる３次元構造の固体撮像素子１において、電極４５−６５間のコンタクト抵抗の増大を抑えると共に接合強度を確保でき、信頼性の向上を図ることが可能になる。
【００５１】
≪３．第１実施形態に用いるセンサ基板の製造方法≫
図３は、第１実施形態で説明した構成の固体撮像素子の製造に用いるセンサ基板の製造方法を説明するための断面工程図である。また図４は、このセンサ基板における電極形成を示す要部断面工程図である。以下、これらの図に基づいて第１実施形態に用いるセンサ基板の製造方法を説明する。
【００５２】
［図３Ａ］
先ず、図３Ａに示すように、半導体基板２０として、例えば単結晶シリコン基板を用意する。この半導体基板２０の表面層に、ここでの図示を省略したｐ型不純物層からなるウェル領域を形成し、このウェル領域内の所定深さにｎ型不純物層からなる光電変換部２１を形成する。さらに光電変換部２１の表面層に、ｎ＋型不純物層からなる電荷転送部２３、ｐ＋型不純物層からなる正孔用の電荷蓄積部２５を形成する。またｎ＋型不純物層からなるフローティングディユージョンＦＤおよびソース／ドレイン２７、およびここでの図示を省略した容量素子の下部電極を形成する。
【００５３】
これらの各不純物層の形成は、半導体基板２０の表面側からの不純物導入によって行われ、例えばマスク上からのイオン注入と、その後の活性化熱処理とによって行う。イオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。
【００５４】
次に、半導体基板２０において電荷蓄積部２５が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜３１を成膜し、さらにこの上部にポリシリコンからなる転送ゲートＴＧおよびゲート電極３３を形成する。転送ゲートＴＧはフローティングディユージョンＦＤと電荷転送部２３との間に形成され、ゲート電極３３は、ソース／ドレイン２７間に形成される。またこれと同一工程で、ここでの図示を省略した容量素子の上部電極を形成する。
【００５５】
以上までの工程は、特に工程手順が限定されることはなく、適宜の手順で行うことができる。例えば、ゲート絶縁膜３１上に転送ゲートＴＧおよびゲート電極３３を形成した後、これらをマスクに用いてフローティングディフュージョンＦＤやソース／ドレイン２７を形成するためのイオン注入を行っても良い。
【００５６】
［図３Ｂ］
次に図３Ｂに示すように、半導体基板２０上に、転送ゲートＴＧおよびゲート電極３３を覆う状態で、例えば酸化シリコンからなる層間絶縁膜３５を成膜する。その後この層間絶縁膜３５およびゲート絶縁膜３１に、転送ゲートＴＧおよびソース／ドレイン２７にそれぞれ達する接続孔３７を形成する。
【００５７】
次に接続孔３７を介して転送ゲートＴＧおよびソース／ドレイン２７にそれぞれ接続された配線４３の形成、層間絶縁膜４１の形成、配線４３の形成、および層間絶縁膜４１の形成を繰り返し行う。配線４３は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。また層間絶縁膜４１は、適宜の材料を用いて形成され、異なる材料を用いた積層構造で形成しても良い。最上層の層間絶縁膜４１は、埋め込み特性の良好な膜で構成し、表面平坦に形成されることとする。
【００５８】
尚、以上の形成工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。例えば、配線４３の形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いて配線４３を形成することができる。
【００５９】
［図３Ｃ］
次に図３Ｃに示すように、最上層の層間絶縁膜４１に、配線４３に接続させたセンサ側電極４５を形成する。このセンサ側電極は、層間絶縁膜４１から突出させた凸型電極として形成する。
【００６０】
図４には、このような凸型電極（こではセンサ側電極４５）を埋め込み法によって形成する場合の形成手順を示した。以下図４に基づいて凸型電極（センサ側電極４５）の形成方法の一例を説明する。
【００６１】
［図４Ａ］
先ず図４Ａに示すように、配線４３を覆う層間絶縁膜４１の表面層に、電極を形成するための凹部４１ａと、この凹部４１ａの底部から配線４３に達する孔部４１ｂ（図２に示す接続孔４７）とを形成する。凹部４１ａは、例えば円筒型の内周形状であることとする。このような凹部４１ａおよび孔部４１ｂの形成は、リソグラフィー法を適用した層間絶縁膜４１上へのマスク形成と、このマスク上からの層間絶縁膜４１のエッチングとによって行われる。凹部４１ａの形成と孔部４１ｂの形成とは、どちらを先に行っても良い。エッチング終了後にはマスクを除去する工程を行い、さらに有機洗浄による後処理を行う。
【００６２】
［図４Ｂ］
次に図４Ｂに示すように、層間絶縁膜４１上に、孔部４１ｂおよび凹部４１ａの内壁を覆う状態でバリアメタル層４５-1を成膜し、さらに孔部４１ｂおよび凹部４１ａを十分に埋め込む状態で銅（Ｃｕ）膜４５-2を成膜する。バリアメタル層４５-1は、銅の拡散を防止するための層であり、窒化タンタル（ＴａＮ）、または窒化チタン（ＴｉＮ）等からなり、必要に応じて設ければ良い。銅（Ｃｕ）膜４５-2の成膜は、バリアメタル層４５-1上へのシード層の形成と、このシード層上へのメッキ法による成膜によって行う。尚ここでは一例として、配線４３も、ダマシン工程によって形成したバリアメタル層４３-1と銅（Ｃｕ）膜４３-2からなる埋め込み配線である場合を図示した。
【００６３】
［図４Ｃ］
次いで図４Ｃに示すように、層間絶縁膜４１上の余分な銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1を除去し、凹部４１ａ内および凹部４１ａの上方のみに銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1を残す。ここでは例えば銅（Ｃｕ）膜４３-2の上方から化学的機械研磨（chemical mechanical polishing：以下ＣＭＰ）を行う。これにより、円筒型の内周形状の凹部４１ａ内に、銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1からなる円柱型のセンサ側電極４５を形成する。
【００６４】
またＣＭＰによって各凹部４１ａ内に個別化されたセンサ側電極４５が形成された以降は、研磨速度が［層間絶縁膜４１＞センサ側電極４５］となるようにＣＭＰ条件を設定してさらに研磨を進める。このような研磨速度に関するＣＭＰ条件は、バリア金属膜用スラリーとして、Ｃｕ、バリアメタル、層間膜を全て研磨する非選択研磨スラリー、例えばHS-T815（日立化成製）を用いる。そして、酸化剤として用いる過酸化水素濃度を０〜０．５ｗｔ％に調整することで、センサ側電極４５の主成分であるＣｕ研磨を、層間絶縁膜４１を構成する酸化シリコン（ＳｉＯ２）研磨に対して十分抑制することができる。
【００６５】
このように研磨速度が調整してＣＭＰを続けて行うことにより、センサ側電極４５に対して層間絶縁膜４１の研磨が速く進み、層間絶縁膜４１からセンサ側電極４５が突出した形状となる。また、層間絶縁膜４１から突出したセンサ側電極４５の凸角部分は、研磨によって徐々にラウンド形状に成型される。このため、センサ側電極４５において、層間絶縁膜４１から突出した部分が全体的に略半球状の凸曲面となるまで研磨を進める。
【００６６】
その後は図４Ｄに示すように、必要に応じて層間絶縁膜４１のみをエッチングによって後退させることで、センサ側電極４５の層間絶縁膜４１からの突出高さｈを調整する。例えば酸化シリコン（ＳｉＯ２）系材料からなる層間絶縁膜４１のエッチングであれば、希フッ酸をエッチャントに用いて行われる。この際、センサ側電極４５の全体を突出させるまで層間絶縁膜４１をエッチングしても良い。
【００６７】
以上によりセンサ基板２側の表面に引き出されたセンサ側電極４５は、突出高さｈで層間絶縁膜４１から突出し、突出部分が直径ｗ１であって、突出している部分が略半球形状に成型された凸型電極として成型される。
【００６８】
≪４．第１実施形態に用いる回路基板の製造方法≫
図５は、第１実施形態で説明した構成の固体撮像素子の製造に用いる回路基板の製造方法を説明するための断面工程図である。また図６，図７は、この回路基板における電極形成を示す要部断面工程図である。以下、これらの図に基づいて第１実施形態に用いる回路基板の製造方法を説明する。
【００６９】
［図５Ａ］
先ず図５Ａに示すように、半導体基板７０として、例えば単結晶シリコン基板を用意する。この半導体基板７０の表面層に、ここでの図示を省略した各導電型の不純物層からなるウェル領域を形成し、さらにこのウェル領域の表面層に各導電型のソース／ドレイン５１、およびここでの図示を省略した容量素子の下部電極を形成する。
【００７０】
これらの各不純物層の形成は、半導体基板２０の表面側からの不純物導入によって行われ、例えばマスク上からのイオン注入と、その後の活性化熱処理とによって行う。イオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。
【００７１】
次に、半導体基板７０においてソース／ドレイン５１が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜５３を成膜し、さらにこの上部にポリシリコンからなるゲート電極５３を形成する。ゲート電極５３は、ソース／ドレイン５１間に形成される。またこれと同一工程で、ここでの図示を省略した容量素子の上部電極を形成する。
【００７２】
以上までの工程は、特に工程手順が限定されることはなく、適宜の手順で行うことができる。例えば、ゲート絶縁膜５３上にゲート電極５５を形成した後、これらをマスクに用いてソース／ドレイン５１を形成するためのイオン注入を行っても良い。
【００７３】
［図５Ｂ］
次に図５Ｂに示すように、半導体基板７０上に、ゲート電極５５を覆う状態で層間絶縁膜５７形成し、さらにゲート電極５５およびソース／ドレイン５１にそれぞれ達する接続孔５９を層間絶縁膜５７およびゲート絶縁膜５３に形成する。
【００７４】
次に接続孔５９を介してゲート電極５５およびソース／ドレイン５１にそれぞれ接続された配線６３の形成、および層間絶縁膜６１の形成を、必要に応じて繰り返し行う。配線６３は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。また最上層の層間絶縁膜６１は、埋め込み特性の良好な膜で構成し、表面平坦に形成されることとする。
【００７５】
尚、以上の形成工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。例えば、配線６３の形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いて配線６３を形成することができる。
【００７６】
［図５Ｃ］
次に図５Ｃに示すように、層間絶縁膜６１の表面側に露出させた状態で、配線６３に接続させた埋込電極６５ａを形成する。埋込電極６５ａの形成は、例えばダマシン法によって行われる。
【００７７】
この場合先ず、層間絶縁膜６１の表面層に電極用の凹部６１ａと、この凹部６１ａの底部から配線６３に達する孔部６１ｂ（図２に示す接続孔６７）とを形成する。凹部６１ａは、次の工程で形成する凹型電極にける凹部よりも一回り大きく、かつ深い形状であることとする。このような凹部６１ａおよび孔部６１ｂの形成は、リソグラフィー法を適用した層間絶縁膜６１上へのマスク形成と、このマスク上からの層間絶縁膜４１のエッチングとによって行われる。凹部６１ａの形成と孔部６１ｂの形成とは、どちらを先に行っても良い。エッチング終了後にはマスクを除去する工程を行い、さらに有機洗浄による後処理を行う。
【００７８】
次に層間絶縁膜６１上に、例えばバリアメタル層と銅（Ｃｕ）膜とからなる埋め込み配線材料膜を成膜する。バリアメタル層は、銅の拡散を防止するための層であり、タンタル（Ｔａ）、またはチタン（Ｔｉ）等からなる。銅（Ｃｕ）膜の成膜は、バリアメタル層上へのシード層の形成と、このシード層上へのメッキ法による成膜によって行う。銅（Ｃｕ）膜は、凹部６１ａを十分に埋め込む膜厚で成膜する。
【００７９】
次いで、例えばＣＭＰ法によって層間絶縁膜６１上の余分な銅（Ｃｕ）膜およびバリアメタル層を除去し、凹部６１ａ内のみに銅（Ｃｕ）膜およびバリアメタル層を残し、それぞれの凹部６１ａで単個化された埋込電極６５ａを形成する。ここでは、埋込電極６５ａのＣＭＰ表面は平坦であって良い。
【００８０】
［図５Ｄ］
その後図５Ｄに示すように、埋込電極６５ａの中央部に凹部６５ｂを形成して凹型電極とする。これにより、最上層の層間絶縁膜６１に、配線６３に接続させた凹型電極からなる回路側電極６５を形成する。
【００８１】
［図６］
図６には、このような凹型電極（こでは回路側電極６５）の形成手順の第１例を示した。以下図６に基づいて凹型電極（回路側電極６５）の形成方法の第１例を説明する。
【００８２】
［図６Ａ］
先ず図６Ａに示すように、層間絶縁膜６１と、この層間絶縁膜６１の表面側に形成した埋込電極６５ａとの上部に、マスクパターン７１を形成する。このマスクパターン７１は、例えばレジスト材料を用いてリソグラフィー処理によって形成され、埋込電極６５ａの中央部に開口７１ａを備えている。この開口７１ａは、埋込電極６５ａに形成する凹部（６５ｂ）よりも狭い開口幅Ｗ２を備えていることする。ここで、埋込電極６５ａは、上述したようにバリアメタル層６５-1と銅（Ｃｕ）膜６５-2とで構成されていることとする。尚ここでは一例として、配線６３も、ダマシン工程によって形成したバリアメタル層６３-1と銅（Ｃｕ）膜６３-2からなる埋め込み配線である場合を図示した。
【００８３】
［図６Ｂ］
次に図６Ｂに示すように、マスクパターン７１の開口７１ａに露出した埋込電極６５ａの銅（Ｃｕ）膜６５-2表面を、過酸化水素水（Ｈ２Ｏ２・Ｈ２Ｏ）処理し、酸化銅（Ｃｕ２Ｏ）に変化させた変質層ａを形成する。このような処理による酸化銅（Ｃｕ２Ｏ）の変化は等方的に進行する。このため、変質層ａは、マスクパターン７１の下方にも広がって形成される。
【００８４】
［図６Ｃ］
その後図６Ｃに示すように、酸化銅（Ｃｕ２Ｏ）からなる変質層ａを、銅（Ｃｕ）膜６５-2に対して選択的にエッチング除去する。このような変質層ａに選択的なエッチング除去は、希フッ酸をエッチャントに用いたウェット処理によって行われる。これにより、変質層ａを除去した部分に凹部６５ｂを形成する。この凹部６５ｂは、マスクパターン７１の下方にも広がって形成される。
【００８５】
以上のような変質層ａの形成と、変質層ａの選択的な除去とを繰り返し行い、マスクパターン７１の開口７１ａから露出した銅（Ｃｕ）膜６５-2の表面側の凹部６５ｂを、開口幅ｗ３／深さｄに広げる。これにより、回路基板７側の表面に引き出された回路側電極６５は、開口幅ｗ３／深さｄの凹部６５ｂを備えた凹型電極として成型される。この繰り返しの処理においては、凹部６５ｂが等方的に拡大していくた。このため、繰り返しの処理が進む毎に、凹部６５ｂの内周壁は側壁部分から曲面形状に成型されていき、曲面形状の占める面積が増大することになる。
【００８６】
ここで凹部６５ｂの開口幅ｗ３は、先に形成した凸型電極の幅ｗ１（図４Ｄ参照）よりも大きいこととする。これにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込むことを可能とする。また凹部６５ｂの開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込む際のプロセス裕度を確保することができる。
【００８７】
また凹部６５ｂの深さｄは、先に形成した凸型電極の突出の高さｈ（図４Ｄ参照）を越えないこととする。これにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極（センサ側電極４５）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。また凹部６５ｂにおける凹曲面の曲率は、凸型電極における凸部曲面の曲率よりも大きいか同一であることが好ましい。さらに凹部６５ｂの容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【００８８】
以上のようにしてり、回路基板７側の表面に引き出された回路側電極６５を、所望形状の凹部６５ｂを備えた凹型電極として成型した後、マスクパターン７１を除去する。マスクパターン７１の除去は、例えばレジスト剥離液を用いたウェット処理によって行う。
【００８９】
［図７］
図７には、このような凹型電極（こでは回路側電極６５）の形成手順の第２例を示した。以下図７に基づいて凹型電極（回路側電極６５）の形成方法の第２例を説明する。
【００９０】
［図７Ａ］
先ず図７Ａに示すように、層間絶縁膜６１と、この層間絶縁膜６１の表面側に形成した埋込電極６５ａとの上部に、マスクパターン７３を形成する。このマスクパターン７３は、例えばレジスト材料を用いてリソグラフィー処理によって形成され、埋込電極６５ａの中央部に開口７３ａを備えている。この開口７３ａは、埋込電極６５ａに形成する凹部（６５ｂ）と同様の開口幅ｗ３を備えていることする。ここで、埋込電極６５ａは、上述したようにバリアメタル層６５-1と銅（Ｃｕ）膜６５-2とで構成されていることとする。尚ここでは一例として、配線６３も、ダマシン工程によって形成したバリアメタル層６３-1と銅（Ｃｕ）膜６３-2からなる埋め込み配線である場合を図示した。
【００９１】
［図７Ｂ］
次いで図７Ｂに示すように、マスクパターン７３上からのＣＭＰを行うことにより、マスクパターン７３の開口７３ａから露出する銅（Ｃｕ）膜６５-2を研磨し、銅（Ｃｕ）膜６５-2の露出面をディッシングさせて凹部６５ｂを形成する。ここで凹部６５ｂの開口幅ｗ３、深さｄ、凹曲面の曲率、および容量は、上述と同様に設定される。
【００９２】
以上のようにしてり、回路基板７側の表面に引き出された回路側電極６５を、所望形状の凹部６５ｂを備えた凹型電極として成型した後、マスクパターン７３を除去する。マスクパターン７３の除去は、例えばレジスト剥離液を用いたウェット処理によって行う。
【００９３】
≪５．第１実施形態の固体撮像素子の製造方法≫
次に上述した手順によって凸型電極および凹型電極を形成したセンサ基板と回路基板とを用いた第１実施形態の固体撮像素子の製造方法を、図８〜１０を用いて説明する。
【００９４】
［図８］
先ず図８に示すように、図３，４を用いて説明した手順で作製したセンサ基板２と、図５〜７を用いて説明した手順で作製した回路基板７とを、センサ側電極４５と回路側電極６５とを向かい合わせて対向配置する。この状態で、センサ側電極４５と回路側電極６５とが１：１で対応するように、センサ基板２と回路基板７との大まかなアライメントを行い、センサ基板２と回路基板７と積層させる。
【００９５】
［図９Ａ］
ここで図９Ａに示すように、センサ基板２と回路基板７と積層させる際には、センサ側電極４５である凸型電極と回路側電極６５である凹型電極とを１：１で嵌め合わせる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５）の凹部６５ｂの底部に、凸型電極（センサ側電極４５）の頂部が当接した状態となることが好ましい。
【００９６】
［図９Ｂ］
次に図９Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）を構成する材料により、センサ基板２および回路基板７に形成された素子や配線に影響のない範囲でこれらの電極４５，４６が十分に接合する温度および時間で行われる。
【００９７】
例えば、凸型電極（センサ側電極４５）および凹型電極（回路側電極６５）が、銅（Ｃｕ）を主とする材料で構成される場合、２００℃〜６００℃で１〜５時間程度の熱処理が行われる。このような熱処理は、加圧雰囲気下で行っても良く、センサ基板２と回路基板７とを両面側から押し圧した状態で行っても良い。一例として、４００℃で４時間の熱処理を行うことで、Ｃｕ−Ｃｕ接合を行う。
【００９８】
このような熱処理により、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）とは、初期の当接部分から徐々に接合が進み、凹型電極の凹部６５ｂ内がその底部側から凸型電極で徐々に埋め込まれる。これに伴って、凸型電極の高さが僅かずつ低くなり、センサ基板２および回路基板７の層間絶縁膜４１−６１間が当接し、例えば層間絶縁膜４１，６１を構成する酸化シリコン同士が分子間結合して接合される。
【００９９】
［図１０］
以上のようにしてセンサ基板２と回路基板７とを積層させ、これらの間を電極４５−６４および層間絶縁膜４１−６１間で接合させた後、センサ基板２側の半導体基板２０を薄膜化して半導体層２ａとし、光電変換部２１を露出させる。また必要に応じて回路基板７側の半導体基板７０を薄膜化して半導体層７ａとする。
【０１００】
［図２］
その図２に示したように、センサ基板２における光電変換部２１の露出面上に保護膜１５を成膜し、さらに保護膜１５上にカラーフィルタ層１７およびオンチップレンズ１９を形成し、固体撮像素子１を完成させる。
【０１０１】
このようにして得られた固体撮像素子１は、センサ側電極４５である凸型電極と回路側電極６５である凹型電極とを１：１で嵌め合わせた状態で熱処理を行うことで、電極４５−６５間を接合させる。このため、電極４５−６５間の接合面は、凹型電極に凸型電極が嵌め合わされた形状となる。
【０１０２】
［第１実施形態の固体撮像素子の製造方法の作用効果］
このような製造方法によれば、センサ側電極４５として形成した凸型電極と回路側電極６５として形成した凹型電極とを嵌め合わせるように、センサ基板２と回路基板７とを積層させる。このため、センサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１０３】
この際、凹型電極（回路側電極６５）における凹部６５ｂの開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１０４】
また凸型電極（センサ側電極４５）を凸曲面で構成した。これにより、凹型電極（回路側電極６５）に対して凸型電極（センサ側電極４５）を嵌め合わせる際、凸型電極（センサ側電極４５）の角部にダメージが加わることが防止される。これにより、引っかかりなくスムーズな嵌め合わせを行うことが可能であると共に、電極形状を維持して信頼性を確保することが可能になる。
【０１０５】
さらに凹型電極（回路側電極６５）における凹部６５ｂの深さｄよりも、凸型電極の凸部の高さｈを大きくし、凹部６５ｂにおける凹曲面の曲率を凸型電極における凸部曲面の曲率よりも大きいか同一である構成とした。これにより、凹型電極（回路側電極６５）に凸型電極（センサ側電極４５）の凸部を嵌め込んだ状態で、凹部６５ｂの最深部に凸型電極の先端が当接される構成とし、先端の当接部分から速やかに電極４５−６５間の接合を開始させることができる。そして特に、凸型電極（センサ側電極４５）が凸曲面であることから、電極４５−６５間の接合は、凸型電極の先端部から周囲に向かって進行する。このため、電極４５−６５の接合界面にガスが閉じ込められてボイドが発生することを防止でき、電極４５−６５間の接合面積を確保することができる。
【０１０６】
さらに凹型電極（回路側電極６５）における凹部６５ｂの容量は、凸型電極（センサ側電極４５）における層間絶縁膜４１からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましいとした。これにより、電極４５−６５間が接合した状態では、凹型電極内に凸型電極が完全に収納された状態となり、センサ基板２と回路基板７の層間絶縁膜４１−６１間を密着させた状態とすることができる。これにより、層間絶縁膜４１−６１間を分子間結合によって接合させることが可能になり、センサ基板２−回路基板７間の接合強度を確保することができる。
【０１０７】
尚、図９Ｂに示したように、凹部６５ｂの容量と凸型電極における突出部分の体積との差が大きい場合には、先に述べたように凹部６５ｂの最深部から周囲に接合が進むため、センサ基板２と回路基板７との界面付近にボイドｂが発生する場合がある。したがって、凹部６５ｂの容量と凸型電極における突出部分の体積とは、略同一であることが好ましいのである。
【０１０８】
≪６．第２実施形態の固体撮像素子の構成および製造方法≫
図１１は、第２実施形態の固体撮像素子の特徴部、および電極の接合を示す要部断面工程図である。以下に図１１を用いて第２実施形態を説明する。この図１１に示した第２実施形態の固体撮像素子１’と、先に説明した第１実施形態の固体撮像素子とが異なるところは、凸型電極および凹型電極の形状であり、他の構成は同様であることとする。
【０１０９】
［図１１Ａ］
図１１Ａに示すように、センサ基板２に凸型電極として設けられたセンサ側電極４５’は、層間絶縁膜４１からの突出部分が円柱形状または角柱形状に成形性されている。円柱形状または角柱形状の底面は平面で構成されている。
【０１１０】
このような凸型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜４１の表面側に円柱形状または角柱形状の埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、層間絶縁膜４１のみをエッチングによって後退させることにより、層間絶縁膜４１から所望の高さｈで埋込電極を突出させた凸型電極を形成する。
【０１１１】
一方、回路基板７に凹型電極として設けられた回路側電極６５’は、中央に設けられた凹部６５ｂ’の内周壁が、センサ側電極４５’に対応させた円柱形状または角柱形状に成形性されている。
【０１１２】
ここで凹部６５ｂ’の開口幅ｗ３は、先に形成した凸型電極の幅ｗ１よりも大きいこととする。これにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極４５’の凸部を嵌め込むことを可能とする。また凹部６５ｂ’の開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極４５’の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１１３】
また凹部６５ｂ’の深さｄは、先に形成した凸型電極の高さｈを越えないこととする。これにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極（センサ側電極４５’）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。さらに凹部６５ｂ’の容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【０１１４】
このような凹型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜６１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の中央部を露出させる開口を有するマスクパターンを形成し、このマスクパターン上から埋込電極の中央部を違方性エッチングすることにより、中央部に凹部６５ｂ’を有する凹型電極６５’を形成する。この際、凹部６５ｂ’の内周壁の形状が円柱形であればマスクパターンの開口を円形とし、四角柱形であればマスクパターンの開口を四角形とすれば良い。
【０１１５】
以上のようなセンサ側電極４５’である凸型電極と回路側電極６５’である凹型電極とは、１：１で嵌め合わせられる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５’）の凹部６５ｂ’の底部に、凸型電極（センサ側電極４５’）の頂部が当接した状態となることが好ましい。
【０１１６】
［図１１Ｂ］
この状態で図１１Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５’）と凹型電極（回路側電極６５’）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、第１実施形態と同様に行われる。
【０１１７】
［第２実施形態の作用効果］
以上説明した第２実施形態の固体撮像素子１’によれば、センサ側電極４５’を円柱形状または角柱形状の凸型電極とし、回路側電極６５’を凸型電極に対応させた凹型電極とし、凹型電極に凸型電極を嵌め合わせて接合させた構成としている。これにより、センサ側電極４５’と回路側電極６５’との接合面積は、平面電極同士を接合させた場合、さらには第１実施形態で説明したように曲面で構成された凸型電極と凹型電極とを接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５’と回路側電極６５’との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。このような効果は、第１実施形態よりも高い。
【０１１８】
この結果、センサ基板２と回路基板７とを電極４５’−６５’間で張り合わせてなる３次元構造の固体撮像素子１’において、電極４５’−６５’間のコンタクト抵抗の増大を抑えると共に接合強度をさらに確実に確保でき、信頼性の向上を図ることが可能になる。
【０１１９】
また上述したような円柱形状または角柱形状の凸型電極と、これに対応する形状の凹型電極とを嵌め合わせる方法であっても、第１実施形態と同様にセンサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１２０】
この際、凹型電極（回路側電極６５’）における凹部６５ｂ’の開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極に凸型電極を嵌め込む際のプロセス裕度を確保することができることは第１実施形態と同様である。
【０１２１】
さらに凹型電極（回路側電極６５’）における凹部６５ｂ’の深さｄよりも、凸型電極の凸部の高さｈが大きくしたことで、凹型電極（回路側電極６５’）における凹部６５ｂ’の最深部に凸型電極の先端が当接される構成とした。これにより、電極４５’−６５’間の接合は、凸型電極の先端部である底面から周囲に向かって速やかに進行する。
【０１２２】
さらに凹型電極（回路側電極６５’）における凹部６５ｂ’の容量は、凸型電極（センサ側電極４５’）における層間絶縁膜４１からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。これにより、電極４５’−６５’間が接合した状態では、凹型電極内に凸型電極が完全に収納された状態となり、センサ基板２と回路基板７の層間絶縁膜４１−６１間を密着させた状態とすることができることは第１実施形態と同様である。
【０１２３】
尚、図１１Ｂに示したように、凹部６５ｂ’の容量と凸型電極における突出部分の体積との差が大きい場合には、センサ基板２と回路基板７との界面付近にボイドが発生する場合がある。したがって、凹部６５ｂの容量と凸型電極における突出部分の体積とは、略同一であることが好ましいことも第１実施形態と同様である。
【０１２４】
≪７．第３実施形態の固体撮像素子の構成および製造方法≫
図１２は、第３実施形態の固体撮像素子の特徴部、および電極の接合を示す要部断面工程図である。以下に図１２を用いて第３実施形態を説明する。この図１２に示す第３実施形態の固体撮像素子１”と、先に説明した第３実施形態の固体撮像素子とが異なるところは、凸型電極および凹型電極の形状であり、他の構成は同様であることとする。
【０１２５】
［図１２Ａ］
図１２Ａに示すように、センサ基板２に凸型電極として設けられたセンサ側電極４５”は、層間絶縁膜４１から突出する複数の突出部分を備えた形状である。各突出部分は、例えば第１実施形態で説明した略半球状の凸曲面であったり、または第２実施形態で説明した円柱形状または角柱形状に成形されている。ここではセンサ側電極４５”として形成された１つの凸型電極が、３つの略半球状の凸曲面を備えている構成を図示した。
【０１２６】
このような凸型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜４１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の露出面の複数個所を覆うマスクパターンを形成し、このマスクパターン上からのエッチングによって埋込電極および層間絶縁膜４１を後退させ、埋込電極に複数個所の突出部分を形成する。その後、必要に応じてＣＭＰまたは等方性エッチングを行うことにより、突出部分を凸曲面に成型し、層間絶縁膜４１から所望の高さｈで電極を突出させた凸型電極を形成する。
【０１２７】
一方、回路基板７に凹型電極として設けられた回路側電極６５”は、センサ基板２側に向かう面の中央部に複数の凹部６５ｂ”を備えている。各凹部６５ｂ”の内周壁は、回路側電極６５”の電極面で構成され、センサ側電極４５”として形成された凸型電極に形成された突出部分に対応する凹曲面、円柱形状または角柱形状に成形されている。ここでは回路側電極６５”として形成された１つの凹型電極が、３つの凹部６５ｂ”を備えている構成を図示した。
【０１２８】
ここで各凹部６５ｂ”の開口幅ｗ３は、先に形成した凸型電極の幅ｗ１よりも大きいこととする。これにより、凹型電極（回路側電極６５”）の各凹部６５ｂ”内に凸型電極４５”の各凸部を嵌め込むことを可能とする。また凹部６５ｂ”の開口幅ｗ３を、凸型電極の凸部の幅ｗ１よりも十分に大きく設計することにより、凹型電極の凹部６５ｂ”内に凸型電極４５’の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１２９】
また凹部６５ｂ”の深さｄは、先に形成した凸型電極の高さｈを越えないこととする。これにより、凹型電極（回路側電極６５”）の凹部６５ｂ”内に凸型電極（センサ側電極４５”）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。さらに凹部６５ｂ”の容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【０１３０】
このような凹型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜６１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の露出面の複数個所を露出させる開口を有するマスクパターンを形成する。次いで第１実施形態において図６を用いて説明したと同様の変質層の形成とエッチングとを繰り返すか、または図７を用いて説明したと同様にＣＭＰを行うことにより、複数の凹部６５ｂ”を有する凹型電極６５”を形成する。
【０１３１】
以上のようなセンサ側電極４５”である凸型電極と回路側電極６５”である凹型電極とは、１：１で嵌め合わせられる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５”）の各凹部６５ｂ”の底部に、凸型電極（センサ側電極４５”）の突出部分の頂部が当接した状態となることが好ましい。
【０１３２】
［図１２Ｂ］
この状態で図１２Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５”）と凹型電極（回路側電極６５”）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、第１実施形態と同様に行われる。
【０１３３】
［第３実施形態の作用効果］
以上説明した第３実施形態の固体撮像素子１”によれば、センサ側電極４５”を複数の突出部を備えた凸型電極とし、回路側電極６５”を凸型電極に対応させた複数の凹部６５ｂ”を備えた凹型電極とし、凹型電極に凸型電極を嵌め合わせた構成としている。これにより、第１実施形態と同様に、センサ側電極４５’と回路側電極６５’との接合面積は、平面電極同士を接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５”と回路側電極６５”との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【０１３４】
この結果、センサ基板２と回路基板７とを電極４５”−６５”間で張り合わせてなる３次元構造の固体撮像素子１”において、電極４５”−６５”間のコンタクト抵抗の増大を抑えると共に接合強度をさらに確実に確保でき、信頼性の向上を図ることが可能になる。
【０１３５】
また第１実施形態と同様に、凸型電極とこれに対応する形状の凹型電極とを嵌め合わせる方法であるため、センサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１３６】
また、凹型電極（回路側電極６５”）における各凹部６５ｂ”の寸法および形状、さらに凸型電極（センサ側電極４５”）における各突出部分の寸法および形状は第１実施形態と同様である。このため、第１実施形態と同様の効果を得ることが可能である。
【０１３７】
尚、上述した各実施形態においては、センサ側電極を凸型電極とし回路側電極を凹型電極とした。しかしながら本発明は、センサ側電極と回路側電極とが、凹型電極に凸型電極を嵌め合わせた状態で接合されれば、どちらが凸型電極であっても凹型電極であっても良い。またセンサ側電極として凸型電極および凹型電極とを設け、各センサ側電極に対応する各回路側電極として、センサ側電極に嵌め合わされる凹型電極または凸型電極を設けた構成であっても良い。
【０１３８】
また以上の各実施形態においては、センサ側電極または回路側電極を構成する凹型電極および凸型電極を銅（Ｃｕ）で構成する場合を説明した。しかしながら、凹型電極および凸型電極は、これに限定されることはなく、互いにコンタクト性を良好に保って接合可能な材料で構成されれば良く、例えばアルミニウムや、タングステンシリサイドのような金属シリサイド材料を用いることができる。
【０１３９】
これらの材料を用いた場合、凸型電極の形成であれば、リソグラフィー法によって形成したレジストパターンをマスクにして材料膜をエッチングすることにより、層間絶縁膜上に電極をパターン形成することができる。またその後ＣＭＰを行うことによって、電極形状を凸曲面に成型することもできる。
【０１４０】
一方、凹型電極の形成であれば、プロセス条件を適宜変更して、上述した実施形態と同様の方法を適用できる。また、リソグラフィー法によって形成したレジストパターンをマスクにして材料膜をエッチングすることにより、層間絶縁膜上に電極をパターン形成し、さらにこれを覆う層間絶縁膜を形成する。その後、ＣＭＰで電極パターンを露出させ、その後は第１実施形態において図６、図７を用いて説明したと同様にして電極パターンに凹部を形成しても良い。
【０１４１】
また凹型電極および凸型電極は、それぞれの表面が粗面で構成されていても良い。このような粗面の成型は、例えば電極形成後にサンドブラスト処理などの粗面化処理によって行われる。このように凹型電極および凸型電極の表面を粗面とすることにより、接合面積をさらに増加させることが可能になるため、接合強度をさらに増大させることが可能になる。
【０１４２】
≪８．電子機器の実施形態≫
上述の各実施形態で説明した本発明に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【０１４３】
図１３は、本発明に係る電子機器の一例として、固体撮像素子を用いたカメラの構成図を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ９１は、固体撮像素子１と、固体撮像素子１の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像素子１を駆動する駆動回路９５と、固体撮像素子１の出力信号を処理する信号処理回路９６とを有する。
【０１４４】
固体撮像素子１は、上述した各実施形態で説明した構成の固体撮像素子（１，１’，１”）が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像素子１の撮像面上に結像させる。これにより、固体撮像素子１内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像素子１への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像素子１の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像素子１の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【０１４５】
以上説明した本実施形態に係る電子機器によれば、センサ基板と回路基板とを積層させた信頼性の高い３次元構造の固体撮像素子１を用いたことにより、小型化および信頼性の向上を図ることが可能になる。
【符号の説明】
【０１４６】
１，１’，１”…固体撮像素子、３…画素（光電変換部）、２…センサ基板、７…回路基板、４５，４５’，４５”…センサ側電極（凸型電極）、６５，６５’，６５”…回路側電極（凹型電極）、４１，６１…絶縁膜、９１…電子機器、９３…光学系、９６…信号処理回路
【技術分野】
【０００１】
本発明は、センサ基板と回路基板とを電極間で張り合わせてなる固体撮像素子、この固体撮像素子の製造方法、およびこの固体撮像素子を用いた電子機器に関する。
【背景技術】
【０００２】
携帯電話、デジタルカメラ、およびカムコーダ等の電子機器に搭載される固体撮像素子においては、さらなる素子の小型化および画素の高密度化を達成するための構造の一つとして、光電変換部と周辺回路部とを積層させた３次元構造が提案されている。
【０００３】
このような３次元構造の固体撮像素子の製造においては、例えば光電変換部を有するＣＭＯＳイメージセンサ(CMOS Image Sensor：ＣＩＳ)が形成されたセンサ基板と、周辺回路部が形成された回路基板とが張り合わせられる。これらの基板の張り合わせは、それぞれの基板における一方側の面に引き出した電極（ボンディングパッド）同士を対向させて配置し、この状態で熱処理を施すことによって行われる。この際、ボンディングパッド同士の熱処理による接合を容易にするために、予めボンディングパッドを囲む絶縁膜をリセスすることとしている（以上、例えば下記特許文献１参照）。
【０００４】
また、以上のようにして張り合わせられたセンサ基板および回路基板における歪みや反りの発生を抑えるために、双方の内部応力を打ち消すように当該基板の張り合わせを行う構成が提案されている（以上、例えば下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９１０８１号公報
【特許文献２】特開２００７−２３４７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら上述した構成の３次元構造の固体撮像素子においては、センサ基板上の電極と回路基板上の電極とを対向させた状態で熱処理を施す際、電極−電極間の接合面にボイドが発生し易く、電極間の接合面積が縮小される。このような電極間の接合面積の縮小は、電極−電極間のコンタクト抵抗の増加や、接合面の機械的強度の低下による基板間の剥がれを引き起こす要因となる。
【０００７】
そこで本発明は、センサ基板と回路基板とを電極間で張り合わせてなる構成において電極間の接合面積を確保することが可能であり、これによって信頼性の向上が図られた３次元構造の固体撮像素子を提供することを目的とする。また本発明は、このような固体撮像素子の製造方法、およびこのような固体撮像素子を用いたことにより信頼性の向上が図られた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本発明の固体撮像素子は、光電変換部が配列形成されたセンサ基板と、前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板とを有している。また前記センサ基板における前記回路基板側の界面に引き出されたセンサ側電極と、前記回路基板における前記センサ基板側の界面に引き出された回路側電極とを備えている。そして特に、前記センサ側電極と前記回路側電極とは、凹型電極に凸型電極を嵌め合わせた状態で接合されていることを特徴としている。
【０００９】
このような構成の固体撮像素子では、凹型電極に凸型電極を嵌め合わせた構成のセンサ側電極と回路側電極との接合面が、平面電極同士を接合させた場合よりも接合面積が大きくなる。したがって、センサ側電極と回路側電極との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【００１０】
また本発明の固体撮像素子の製造方法は、次の工程を行う。先ず、光電変換部が配列形成されたセンサ基板の一主面側にセンサ側電極を形成する。また前記光電変換部を駆動する回路が形成された回路基板の一主面側に回路側電極を形成する。次に、前記センサ側電極と前記回路側電極とを対向させた状態で、前記センサ基板と前記回路基板とを対向配置して積層させ、熱処理を施すことによって当該センサ側電極と当該回路側電極とを接合させる。このような工程を行う方法で、特に前記センサ基板と前記回路基板とは、前記センサ側電極および前記回路側電極の一方を構成する凹型電極に、当該電極の他方を構成する凸型電極を嵌め合わせた状態で積層させることを特徴としている。
【００１１】
以上の製造方法では、凹型電極に凸型電極を嵌め合わせることにより、セルフアラインでセンサ基板と回路基板とを積層して上述した構成の固体撮像素子を得ることができる。
【００１２】
また本発明は、上記構成の固体撮像素子を有する電子機器でもある。
【発明の効果】
【００１３】
以上説明したように本発明によれば、センサ基板と回路基板とを電極間で張り合わせてなる構成においてセンサ側電極と前記回路側電極との間の実質的な接合面積を確保できる。これにより、コンタクト抵抗の増大を抑えると共に電極間の接合強度が確保され、３次元構造の固体撮像素子及びこれを用いた電子機器においての信頼性の向上を図ることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明が適用される固体撮像素子の概略構成図である。
【図２】第１実施形態の固体撮像素子の構成を示す要部断面図である。
【図３】第１実施形態に用いるセンサ基板の製造方法を示す断面工程図である。
【図４】第１実施形態で形成する凸型電極の形成を示す要部断面工程図である。
【図５】第１実施形態に用いる回路基板の製造方法を示す断面工程図である。
【図６】第１実施形態で形成する凹型電極の形成の第１例を示す要部断面工程図である。
【図７】第１実施形態で形成する凹型電極の形成の第２例を示す要部断面工程図である。
【図８】第１実施形態の製造方法を示す断面工程図（その１）である。
【図９】第１実施形態の製造方法における電極の接合を示す要部断面工程図である。
【図１０】第１実施形態の製造方法を示す断面工程図（その２）である。
【図１１】第２実施形態の固体撮像素子の特徴部を示す要部断面図である。
【図１２】第３実施形態の固体撮像素子の特徴部を示す要部断面図である。
【図１３】本発明の電子機器の構成図である。
【発明を実施するための形態】
【００１５】
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．実施形態の固体撮像素子の概略構成例
２．第１実施形態の固体撮像素子の構成
３．第１実施形態に用いるセンサ基板の製造方法
４．第１実施形態に用いる回路基板の製造方法
５．第１実施形態の固体撮像素子の製造方法
６．第２実施形態の固体撮像素子の構成および製造方法
７．第３実施形態の固体撮像素子の構成および製造方法
８．電子機器の実施形態
尚、また各実施形態および変形例において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１６】
≪１．実施形態の固体撮像素子の概略構成例≫
図１に、本発明の各実施形態の製造方法を適用して作製される固体撮像素子の一例として、ＭＯＳ型の固体撮像素子の概略構成を示す。この図に示す固体撮像素子１は、センサ基板２と、このセンサ基板２に対して積層させた状態で張り合わされた回路基板７とを備えた、いわゆる３次元構造の固体撮像素子である。
【００１７】
センサ基板２の一面側には、光電変換部を含む複数の画素３が規則的に２次元的に配列された画素領域４が設けられている。画素領域４には、複数の画素駆動線５が行方向に配線され、複数の垂直信号線６が列方向に配線されており、１つの画素３が１本の画素駆動線５と１本の垂直信号線６とに接続される状態で配置されている。これらの各画素３には、光電変換部と、電荷蓄積部と、複数のトランジスタ（いわゆるＭＯＳトランジスタ）および容量素子等で構成された画素回路とが設けられている。尚、複数の画素で画素回路の一部を共有している場合もある。
【００１８】
また回路基板７の一面側には、垂直駆動回路８、カラム信号処理回路９、水平駆動回路１０、およびシステム制御回路１１などの周辺回路が設けられている。
【００１９】
垂直駆動回路８は、例えばシフトレジスタによって構成され、センサ基板２側から回路基板７側に引き出された画素駆動線５を選択し、選択された画素駆動線５に画素を駆動するためのパルスを供給し、センサ基板２側に配列された画素３を行単位で駆動する。すなわち、垂直駆動回路８は、センサ基板２に配列された各画素３を行単位で順次垂直方向に選択走査する。そして、画素駆動線５に対して垂直に配線された垂直信号線６を通して、各画素３において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路９に供給する。
【００２０】
カラム信号処理回路９は、センサ基板２に設けられた画素３の例えば列ごとに配置されており、１行分の画素３から垂直信号線６を介して出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路９は、画素固有の固定パターンノイズを除去するための相関二重サンプリング（ＣＤＳ：Correlated Double sampling）や、信号増幅、アナログ／デジタル変換（ＡＤ：Analog/Digital Conversion）等の信号処理を行う。
【００２１】
水平駆動回路１０は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路９の各々を順番に選択し、カラム信号処理回路９の各々から画素信号を出力させる。
【００２２】
システム制御回路１１は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子１の内部情報などのデータを出力する。すなわち、システム制御回路１１では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路８、カラム信号処理回路９、および水平駆動回路１０などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路８、カラム信号処理回路９、および水平駆動回路１０等に入力する。
【００２３】
以上のような各周辺回路８〜１１と、センサ基板２に設けられた各画素３の画素回路とで、各画素を駆動する回路が構成されている。
【００２４】
≪２．第１実施形態の固体撮像素子の構成≫
図２は、第１実施形態の固体撮像素子の構成を示す要部断面図であり、図１における３画素分の断面図である。以下、この要部断面図に基づいて第１実施形態の固体撮像装置の詳細な構成を説明する。
【００２５】
図２に示す固体撮像素子１は、上述したようにセンサ基板２と回路基板７とを積層させた状態で張り合わせた３次元構造の固体撮像素子である。センサ基板２は、半導体層２ａと、半導体層２ａにおける回路基板７側の面上に配置された配線層２ｂとで構成されている。回路基板７は、半導体層７ａと、半導体層７ａにおけるセンサ基板２側の面上に配置された配線層７ｂとで構成されている。
【００２６】
またセンサ基板２における回路基板７と反対側の面には、保護膜１５、カラーフィルタ層１７、およびオンチップレンズ１９がこの順に積層されている。次に、各層の詳細な説明を、センサ基板２および回路基板７を構成する各層の詳細な構成を、センサ基板２側から順に説明する。
【００２７】
［半導体層２ａ（センサ基板２側）］
センサ基板２側の半導体層２ａは、単結晶構造を有する薄膜状の層であり、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層２ａにおいて、カラーフィルタ層１７他が配置されている第１面側には、例えばｎ型不純物層（またはｐ型不純物層）からなる光電変換部２１が画素毎に設けられている。一例として、光電変換部２１がｎ型不純物層からなることとして以下の説明を行う。この場合、光電変換部２１を囲む半導体層２ａ部分は、ｐ＋型であって素子分離として機能している。
【００２８】
光電変換部２１は、半導体層２ａの第１面側（カラーフィルタ層１７側）から、反対側の第２面側に向かって開口幅を狭めて配置されている。光電変換部２１の開口幅が狭めた部分における半導体層２ａの第２面側には、ｎ＋型不純物層からなる電荷転送部２３とｐ＋型不純物層からなる正孔用の電荷蓄積部２５がこの順に設けられている。電荷蓄積部２５は、半導体層２ａの第２面に沿って配置されている。
【００２９】
また半導体層２ａの第２面側（配線層２ｂ側）の表面層には、ｎ＋型不純物層からなるフローティングディフュージョンＦＤおよびトランジスタＴｒのソース／ドレイン２７、さらにはここでの図示を省略した容量素子の下部電極となる不純物層が設けられている。
【００３０】
[配線層２ｂ（センサ基板２側）］
センサ基板２側の配線層２ｂは、例えば多層配線構造で構成されている。この配線層２ｂは、半導体層２ａとの界面側に、ゲート絶縁膜３１、を介して設けられた転送ゲートＴＧおよびトランジスタのゲート電極３３、さらにはここでの図示を省略した容量素子の上部電極を有している。転送ゲートＴＧはフローティングディユージョンＦＤと電荷転送部２３との間に配置され、ゲート電極３３は、ソース／ドレイン２７間に配置されている。これらの転送ゲートＴＧおよびゲート電極３３は、例えばポリシリコンからなり、画素毎に設けられており層間絶縁膜３５で覆われている。
【００３１】
また配線層２ｂには、層間絶縁膜３５上にさらに層間絶縁膜４１が積層され、この層間絶縁膜４１によって絶縁性が確保された配線４３が多層にわたって設けられ、さらにセンサ側電極４５が層間絶縁膜４１における回路基板７側の表面上に引き出されている。
【００３２】
層間絶縁膜３５およびゲート絶縁膜３１の一部には、ソース／ドレイン２７または転送ゲートＴＧに達する接続孔３７が設けられ、この接続孔３７を介して配線４３とソース／ドレイン２７または転送ゲートＴＧとが接続されている。また層間絶縁膜４１にも、ここでの図示は省略した接続孔が設けられ、異なる層間の配線４３−４３間が接続されていることとする。さらに層間絶縁膜４１には、配線４３とセンサ側電極４５とを接続する接続孔４７が設けられ、センサ側電極４５が配線４３を介して光電変換部２１または半導体層２ａの第２面側に設けられたトランジスタＴｒに接続された状態となっている。
【００３３】
以上のように構成されたセンサ基板２には、光電変換部２１と共に、フローティングディフュージョンＦＤ、転送ゲートＴＧ、トランジスタＴｒ、およびここでの図示を省略した容量素子で構成された画素回路が設けられていることとする。尚、画素回路は、複数の画素（光電変換部２１）で、１つの画素回路の一部を共有している場合もある。
【００３４】
また本第１実施形態においては、特にセンサ側電極４５が、層間絶縁膜４１の表面から突出した凸型電極として形成されているところが特徴的である。センサ側電極４５として形成された凸型電極が層間絶縁膜４１から突出している部分は、各センサ側電極４５の一部であるか全部であっても良い。
【００３５】
このような各凸型電極は、例えば層間絶縁膜４１に埋め込まれた部分が円柱形状であって、層間絶縁膜４１から突出している部分において円柱の底面側が、略半球状の凸曲面として構成されていることとする。またこのような円柱形状の一方の底面側を凸曲面とした凸型電極の全体が層間絶縁膜４１上に配置されていても良い。さらに、各凸型電極は、幅広の台座部分と、この上部に略半球状の凸曲面を設けた形状であっても良い。この場合、略半球状の凸曲面部分のみを層間絶縁膜４１から突出させ、台座部分の表面は層間絶縁膜４１の表面と同一高さとして良い。
【００３６】
［半導体層７ａ（回路基板７側）］
回路基板７側の半導体層７ａは、単結晶構造を有する薄膜状の層であり、例えば単結晶シリコンからなる半導体基板を薄膜化したものである。この半導体層７ａにおいて、センサ基板２が配置されている表面側には、ここでの図示を省略した各導電型のウェル層が設けられ、その表面層にトランジスタＴｒのソース／ドレイン５１が各導電型で設けられている。またウェル層の表面層には、ここでの図示を省略した容量素子の下部電極となる不純物層が設けられている。
【００３７】
[配線層７ｂ（回路基板７側）］
回路基板７側の配線層７ｂは、例えば多層配線構造で構成されている。この配線層７ｂは、半導体層７ａ側の界面に、ゲート絶縁膜５３を介して設けられたゲート電極５５、さらにはここでの図示を省略した容量素子の上部電極を有している。ゲート電極５５は、ソース／ドレイン５１間に配置されている。またゲート電極５５および上部電極は例えばポリシリコンからなり、画素毎に設けられており層間絶縁膜５７で覆われている。
【００３８】
また配線層７ｂには、層間絶縁膜５７上にさらに層間絶縁膜６１が積層され、この層間絶縁膜６１によって絶縁性が確保された配線６３が必要に応じて多層に設けられ、さらに層間絶縁膜６１におけるセンサ基板２側の表面に回路側電極６５が引き出されている。
【００３９】
層間絶縁膜５７およびゲート絶縁膜５３の一部には、ソース／ドレイン５１またはゲート電極５５に達する接続孔５９が設けられ、この接続孔５９を介して配線６３とソース／ドレイン５１またはゲート電極５５とが接続されている。また配線６３が多層である場合、層間絶縁膜６１に設けられた接続孔によって異なる層間の配線６３−６３が接続されていることとする。さらに層間絶縁膜６１には、配線６３と回路側電極６５とを接続する接続孔６７が設けられ、回路側電極６５が配線６３を介して半導体層７ａの表面に設けられたトランジスタＴｒに接続された状態となっている。
【００４０】
以上のように構成された回路基板７には、トランジスタＴｒ、およびここでの図示を省略した容量素子等で構成された周辺回路が設けられていることとする。
【００４１】
また本第１実施形態においては、特に回路側電極６５が、凹型電極として形成されているところが特徴的である。このような回路側電極６５は、センサ基板２側に向かう面の中央部が凹形状となっており、凹形状の内周壁は回路側電極６５の電極面が露出する凹曲面で構成されていることとする。
【００４２】
以上のような回路側電極６５として形成された各凹型電極に、先に説明したセンサ基板２側にセンサ側電極４５として形成された各凸型電極が嵌め合わせられ、回路側電極６５とセンサ側電極４５とが１:１で接合されている。回路側電極６５とセンサ側電極４５との接合面は曲面となっている。また、層間絶縁膜４１から突出している凸型電極（センサ側電極４５）の外周は、凹型電極（回路側電極６５）で囲まれた状態となっている。
【００４３】
凸型電極（センサ側電極４５）および凹型電極（回路側電極６５）は、互いにコンタクト性を良好に保って接合可能な材料からなることとし、プロセス適合性を考慮した材料が用いられることとする。
【００４４】
またこの状態において、センサ基板２側の層間絶縁膜４１と、回路基板７側の層間絶縁膜６１とは、全面において密着した状態であることとする。この場合、層間絶縁膜４１，６１が酸化シリコン系の材料からなるものであれば、層間絶縁膜４１−６１間は、シリコン（Ｓｉ）と酸素（Ｏ）とが分子間結合によって接合された状態となっている。
【００４５】
［保護膜１５］
保護膜１５は、パッシベーション性を有する材料膜で構成され、例えば酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜などが用いられる。
【００４６】
［カラーフィルタ層１７］
カラーフィルタ層１７は、各光電変換部２１に対応して１：１で設けられた各色のカラーフィルタで構成されている。各色のカラーフィルタの配列が限定されることはない。
【００４７】
［オンチップレンズ１９］
オンチップレンズ１９は、各光電変換部２１およびカラーフィルタ層１７を構成する各色のカラーフィルタに対応して１：１で設けられ、各光電変換部２１に入射光が集光されるように構成されている。
【００４８】
［第１実施形態の固体撮像素子の作用効果］
以上のように構成された固体撮像素子１によれば、センサ側電極４５を凸型電極とし、回路側電極６５を凹型電極とし、凹型電極に凸型電極を嵌め合わせて接合させた構成としている。これにより、センサ側電極４５と回路側電極６５との接合面積は、平面電極同士を接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５と回路側電極６５との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【００４９】
また、センサ基板２と回路基板７の対向面において凹型電極に凸型電極を嵌め合わせた構成であるため、積層状態に対する横方向からの応力に対しての強度を得ることができる。
【００５０】
この結果、センサ基板２と回路基板７とを電極４５−６５間で張り合わせてなる３次元構造の固体撮像素子１において、電極４５−６５間のコンタクト抵抗の増大を抑えると共に接合強度を確保でき、信頼性の向上を図ることが可能になる。
【００５１】
≪３．第１実施形態に用いるセンサ基板の製造方法≫
図３は、第１実施形態で説明した構成の固体撮像素子の製造に用いるセンサ基板の製造方法を説明するための断面工程図である。また図４は、このセンサ基板における電極形成を示す要部断面工程図である。以下、これらの図に基づいて第１実施形態に用いるセンサ基板の製造方法を説明する。
【００５２】
［図３Ａ］
先ず、図３Ａに示すように、半導体基板２０として、例えば単結晶シリコン基板を用意する。この半導体基板２０の表面層に、ここでの図示を省略したｐ型不純物層からなるウェル領域を形成し、このウェル領域内の所定深さにｎ型不純物層からなる光電変換部２１を形成する。さらに光電変換部２１の表面層に、ｎ＋型不純物層からなる電荷転送部２３、ｐ＋型不純物層からなる正孔用の電荷蓄積部２５を形成する。またｎ＋型不純物層からなるフローティングディユージョンＦＤおよびソース／ドレイン２７、およびここでの図示を省略した容量素子の下部電極を形成する。
【００５３】
これらの各不純物層の形成は、半導体基板２０の表面側からの不純物導入によって行われ、例えばマスク上からのイオン注入と、その後の活性化熱処理とによって行う。イオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。
【００５４】
次に、半導体基板２０において電荷蓄積部２５が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜３１を成膜し、さらにこの上部にポリシリコンからなる転送ゲートＴＧおよびゲート電極３３を形成する。転送ゲートＴＧはフローティングディユージョンＦＤと電荷転送部２３との間に形成され、ゲート電極３３は、ソース／ドレイン２７間に形成される。またこれと同一工程で、ここでの図示を省略した容量素子の上部電極を形成する。
【００５５】
以上までの工程は、特に工程手順が限定されることはなく、適宜の手順で行うことができる。例えば、ゲート絶縁膜３１上に転送ゲートＴＧおよびゲート電極３３を形成した後、これらをマスクに用いてフローティングディフュージョンＦＤやソース／ドレイン２７を形成するためのイオン注入を行っても良い。
【００５６】
［図３Ｂ］
次に図３Ｂに示すように、半導体基板２０上に、転送ゲートＴＧおよびゲート電極３３を覆う状態で、例えば酸化シリコンからなる層間絶縁膜３５を成膜する。その後この層間絶縁膜３５およびゲート絶縁膜３１に、転送ゲートＴＧおよびソース／ドレイン２７にそれぞれ達する接続孔３７を形成する。
【００５７】
次に接続孔３７を介して転送ゲートＴＧおよびソース／ドレイン２７にそれぞれ接続された配線４３の形成、層間絶縁膜４１の形成、配線４３の形成、および層間絶縁膜４１の形成を繰り返し行う。配線４３は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。また層間絶縁膜４１は、適宜の材料を用いて形成され、異なる材料を用いた積層構造で形成しても良い。最上層の層間絶縁膜４１は、埋め込み特性の良好な膜で構成し、表面平坦に形成されることとする。
【００５８】
尚、以上の形成工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。例えば、配線４３の形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いて配線４３を形成することができる。
【００５９】
［図３Ｃ］
次に図３Ｃに示すように、最上層の層間絶縁膜４１に、配線４３に接続させたセンサ側電極４５を形成する。このセンサ側電極は、層間絶縁膜４１から突出させた凸型電極として形成する。
【００６０】
図４には、このような凸型電極（こではセンサ側電極４５）を埋め込み法によって形成する場合の形成手順を示した。以下図４に基づいて凸型電極（センサ側電極４５）の形成方法の一例を説明する。
【００６１】
［図４Ａ］
先ず図４Ａに示すように、配線４３を覆う層間絶縁膜４１の表面層に、電極を形成するための凹部４１ａと、この凹部４１ａの底部から配線４３に達する孔部４１ｂ（図２に示す接続孔４７）とを形成する。凹部４１ａは、例えば円筒型の内周形状であることとする。このような凹部４１ａおよび孔部４１ｂの形成は、リソグラフィー法を適用した層間絶縁膜４１上へのマスク形成と、このマスク上からの層間絶縁膜４１のエッチングとによって行われる。凹部４１ａの形成と孔部４１ｂの形成とは、どちらを先に行っても良い。エッチング終了後にはマスクを除去する工程を行い、さらに有機洗浄による後処理を行う。
【００６２】
［図４Ｂ］
次に図４Ｂに示すように、層間絶縁膜４１上に、孔部４１ｂおよび凹部４１ａの内壁を覆う状態でバリアメタル層４５-1を成膜し、さらに孔部４１ｂおよび凹部４１ａを十分に埋め込む状態で銅（Ｃｕ）膜４５-2を成膜する。バリアメタル層４５-1は、銅の拡散を防止するための層であり、窒化タンタル（ＴａＮ）、または窒化チタン（ＴｉＮ）等からなり、必要に応じて設ければ良い。銅（Ｃｕ）膜４５-2の成膜は、バリアメタル層４５-1上へのシード層の形成と、このシード層上へのメッキ法による成膜によって行う。尚ここでは一例として、配線４３も、ダマシン工程によって形成したバリアメタル層４３-1と銅（Ｃｕ）膜４３-2からなる埋め込み配線である場合を図示した。
【００６３】
［図４Ｃ］
次いで図４Ｃに示すように、層間絶縁膜４１上の余分な銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1を除去し、凹部４１ａ内および凹部４１ａの上方のみに銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1を残す。ここでは例えば銅（Ｃｕ）膜４３-2の上方から化学的機械研磨（chemical mechanical polishing：以下ＣＭＰ）を行う。これにより、円筒型の内周形状の凹部４１ａ内に、銅（Ｃｕ）膜４３-2およびバリアメタル層４３-1からなる円柱型のセンサ側電極４５を形成する。
【００６４】
またＣＭＰによって各凹部４１ａ内に個別化されたセンサ側電極４５が形成された以降は、研磨速度が［層間絶縁膜４１＞センサ側電極４５］となるようにＣＭＰ条件を設定してさらに研磨を進める。このような研磨速度に関するＣＭＰ条件は、バリア金属膜用スラリーとして、Ｃｕ、バリアメタル、層間膜を全て研磨する非選択研磨スラリー、例えばHS-T815（日立化成製）を用いる。そして、酸化剤として用いる過酸化水素濃度を０〜０．５ｗｔ％に調整することで、センサ側電極４５の主成分であるＣｕ研磨を、層間絶縁膜４１を構成する酸化シリコン（ＳｉＯ２）研磨に対して十分抑制することができる。
【００６５】
このように研磨速度が調整してＣＭＰを続けて行うことにより、センサ側電極４５に対して層間絶縁膜４１の研磨が速く進み、層間絶縁膜４１からセンサ側電極４５が突出した形状となる。また、層間絶縁膜４１から突出したセンサ側電極４５の凸角部分は、研磨によって徐々にラウンド形状に成型される。このため、センサ側電極４５において、層間絶縁膜４１から突出した部分が全体的に略半球状の凸曲面となるまで研磨を進める。
【００６６】
その後は図４Ｄに示すように、必要に応じて層間絶縁膜４１のみをエッチングによって後退させることで、センサ側電極４５の層間絶縁膜４１からの突出高さｈを調整する。例えば酸化シリコン（ＳｉＯ２）系材料からなる層間絶縁膜４１のエッチングであれば、希フッ酸をエッチャントに用いて行われる。この際、センサ側電極４５の全体を突出させるまで層間絶縁膜４１をエッチングしても良い。
【００６７】
以上によりセンサ基板２側の表面に引き出されたセンサ側電極４５は、突出高さｈで層間絶縁膜４１から突出し、突出部分が直径ｗ１であって、突出している部分が略半球形状に成型された凸型電極として成型される。
【００６８】
≪４．第１実施形態に用いる回路基板の製造方法≫
図５は、第１実施形態で説明した構成の固体撮像素子の製造に用いる回路基板の製造方法を説明するための断面工程図である。また図６，図７は、この回路基板における電極形成を示す要部断面工程図である。以下、これらの図に基づいて第１実施形態に用いる回路基板の製造方法を説明する。
【００６９】
［図５Ａ］
先ず図５Ａに示すように、半導体基板７０として、例えば単結晶シリコン基板を用意する。この半導体基板７０の表面層に、ここでの図示を省略した各導電型の不純物層からなるウェル領域を形成し、さらにこのウェル領域の表面層に各導電型のソース／ドレイン５１、およびここでの図示を省略した容量素子の下部電極を形成する。
【００７０】
これらの各不純物層の形成は、半導体基板２０の表面側からの不純物導入によって行われ、例えばマスク上からのイオン注入と、その後の活性化熱処理とによって行う。イオン注入は、それぞれの不純物層の深さに合わせて注入エネルギーを適宜に設定して行う。
【００７１】
次に、半導体基板７０においてソース／ドレイン５１が形成された表面上に、酸化シリコン膜や窒化シリコン膜を用いたゲート絶縁膜５３を成膜し、さらにこの上部にポリシリコンからなるゲート電極５３を形成する。ゲート電極５３は、ソース／ドレイン５１間に形成される。またこれと同一工程で、ここでの図示を省略した容量素子の上部電極を形成する。
【００７２】
以上までの工程は、特に工程手順が限定されることはなく、適宜の手順で行うことができる。例えば、ゲート絶縁膜５３上にゲート電極５５を形成した後、これらをマスクに用いてソース／ドレイン５１を形成するためのイオン注入を行っても良い。
【００７３】
［図５Ｂ］
次に図５Ｂに示すように、半導体基板７０上に、ゲート電極５５を覆う状態で層間絶縁膜５７形成し、さらにゲート電極５５およびソース／ドレイン５１にそれぞれ達する接続孔５９を層間絶縁膜５７およびゲート絶縁膜５３に形成する。
【００７４】
次に接続孔５９を介してゲート電極５５およびソース／ドレイン５１にそれぞれ接続された配線６３の形成、および層間絶縁膜６１の形成を、必要に応じて繰り返し行う。配線６３は、アルミニウム、タングステン、またはモリブデン等、導電性の良好な金属材料を用いて形成されることとする。また最上層の層間絶縁膜６１は、埋め込み特性の良好な膜で構成し、表面平坦に形成されることとする。
【００７５】
尚、以上の形成工程は、通常の半導体プロセスにしたがって行えば良く、工程手順が限定されることはない。例えば、配線６３の形成にはいわゆるダマシン工程を適用しても良く、この場合、銅（Ｃｕ）等のエッチング加工に不向きな金属材料を用いて配線６３を形成することができる。
【００７６】
［図５Ｃ］
次に図５Ｃに示すように、層間絶縁膜６１の表面側に露出させた状態で、配線６３に接続させた埋込電極６５ａを形成する。埋込電極６５ａの形成は、例えばダマシン法によって行われる。
【００７７】
この場合先ず、層間絶縁膜６１の表面層に電極用の凹部６１ａと、この凹部６１ａの底部から配線６３に達する孔部６１ｂ（図２に示す接続孔６７）とを形成する。凹部６１ａは、次の工程で形成する凹型電極にける凹部よりも一回り大きく、かつ深い形状であることとする。このような凹部６１ａおよび孔部６１ｂの形成は、リソグラフィー法を適用した層間絶縁膜６１上へのマスク形成と、このマスク上からの層間絶縁膜４１のエッチングとによって行われる。凹部６１ａの形成と孔部６１ｂの形成とは、どちらを先に行っても良い。エッチング終了後にはマスクを除去する工程を行い、さらに有機洗浄による後処理を行う。
【００７８】
次に層間絶縁膜６１上に、例えばバリアメタル層と銅（Ｃｕ）膜とからなる埋め込み配線材料膜を成膜する。バリアメタル層は、銅の拡散を防止するための層であり、タンタル（Ｔａ）、またはチタン（Ｔｉ）等からなる。銅（Ｃｕ）膜の成膜は、バリアメタル層上へのシード層の形成と、このシード層上へのメッキ法による成膜によって行う。銅（Ｃｕ）膜は、凹部６１ａを十分に埋め込む膜厚で成膜する。
【００７９】
次いで、例えばＣＭＰ法によって層間絶縁膜６１上の余分な銅（Ｃｕ）膜およびバリアメタル層を除去し、凹部６１ａ内のみに銅（Ｃｕ）膜およびバリアメタル層を残し、それぞれの凹部６１ａで単個化された埋込電極６５ａを形成する。ここでは、埋込電極６５ａのＣＭＰ表面は平坦であって良い。
【００８０】
［図５Ｄ］
その後図５Ｄに示すように、埋込電極６５ａの中央部に凹部６５ｂを形成して凹型電極とする。これにより、最上層の層間絶縁膜６１に、配線６３に接続させた凹型電極からなる回路側電極６５を形成する。
【００８１】
［図６］
図６には、このような凹型電極（こでは回路側電極６５）の形成手順の第１例を示した。以下図６に基づいて凹型電極（回路側電極６５）の形成方法の第１例を説明する。
【００８２】
［図６Ａ］
先ず図６Ａに示すように、層間絶縁膜６１と、この層間絶縁膜６１の表面側に形成した埋込電極６５ａとの上部に、マスクパターン７１を形成する。このマスクパターン７１は、例えばレジスト材料を用いてリソグラフィー処理によって形成され、埋込電極６５ａの中央部に開口７１ａを備えている。この開口７１ａは、埋込電極６５ａに形成する凹部（６５ｂ）よりも狭い開口幅Ｗ２を備えていることする。ここで、埋込電極６５ａは、上述したようにバリアメタル層６５-1と銅（Ｃｕ）膜６５-2とで構成されていることとする。尚ここでは一例として、配線６３も、ダマシン工程によって形成したバリアメタル層６３-1と銅（Ｃｕ）膜６３-2からなる埋め込み配線である場合を図示した。
【００８３】
［図６Ｂ］
次に図６Ｂに示すように、マスクパターン７１の開口７１ａに露出した埋込電極６５ａの銅（Ｃｕ）膜６５-2表面を、過酸化水素水（Ｈ２Ｏ２・Ｈ２Ｏ）処理し、酸化銅（Ｃｕ２Ｏ）に変化させた変質層ａを形成する。このような処理による酸化銅（Ｃｕ２Ｏ）の変化は等方的に進行する。このため、変質層ａは、マスクパターン７１の下方にも広がって形成される。
【００８４】
［図６Ｃ］
その後図６Ｃに示すように、酸化銅（Ｃｕ２Ｏ）からなる変質層ａを、銅（Ｃｕ）膜６５-2に対して選択的にエッチング除去する。このような変質層ａに選択的なエッチング除去は、希フッ酸をエッチャントに用いたウェット処理によって行われる。これにより、変質層ａを除去した部分に凹部６５ｂを形成する。この凹部６５ｂは、マスクパターン７１の下方にも広がって形成される。
【００８５】
以上のような変質層ａの形成と、変質層ａの選択的な除去とを繰り返し行い、マスクパターン７１の開口７１ａから露出した銅（Ｃｕ）膜６５-2の表面側の凹部６５ｂを、開口幅ｗ３／深さｄに広げる。これにより、回路基板７側の表面に引き出された回路側電極６５は、開口幅ｗ３／深さｄの凹部６５ｂを備えた凹型電極として成型される。この繰り返しの処理においては、凹部６５ｂが等方的に拡大していくた。このため、繰り返しの処理が進む毎に、凹部６５ｂの内周壁は側壁部分から曲面形状に成型されていき、曲面形状の占める面積が増大することになる。
【００８６】
ここで凹部６５ｂの開口幅ｗ３は、先に形成した凸型電極の幅ｗ１（図４Ｄ参照）よりも大きいこととする。これにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込むことを可能とする。また凹部６５ｂの開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込む際のプロセス裕度を確保することができる。
【００８７】
また凹部６５ｂの深さｄは、先に形成した凸型電極の突出の高さｈ（図４Ｄ参照）を越えないこととする。これにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極（センサ側電極４５）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。また凹部６５ｂにおける凹曲面の曲率は、凸型電極における凸部曲面の曲率よりも大きいか同一であることが好ましい。さらに凹部６５ｂの容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【００８８】
以上のようにしてり、回路基板７側の表面に引き出された回路側電極６５を、所望形状の凹部６５ｂを備えた凹型電極として成型した後、マスクパターン７１を除去する。マスクパターン７１の除去は、例えばレジスト剥離液を用いたウェット処理によって行う。
【００８９】
［図７］
図７には、このような凹型電極（こでは回路側電極６５）の形成手順の第２例を示した。以下図７に基づいて凹型電極（回路側電極６５）の形成方法の第２例を説明する。
【００９０】
［図７Ａ］
先ず図７Ａに示すように、層間絶縁膜６１と、この層間絶縁膜６１の表面側に形成した埋込電極６５ａとの上部に、マスクパターン７３を形成する。このマスクパターン７３は、例えばレジスト材料を用いてリソグラフィー処理によって形成され、埋込電極６５ａの中央部に開口７３ａを備えている。この開口７３ａは、埋込電極６５ａに形成する凹部（６５ｂ）と同様の開口幅ｗ３を備えていることする。ここで、埋込電極６５ａは、上述したようにバリアメタル層６５-1と銅（Ｃｕ）膜６５-2とで構成されていることとする。尚ここでは一例として、配線６３も、ダマシン工程によって形成したバリアメタル層６３-1と銅（Ｃｕ）膜６３-2からなる埋め込み配線である場合を図示した。
【００９１】
［図７Ｂ］
次いで図７Ｂに示すように、マスクパターン７３上からのＣＭＰを行うことにより、マスクパターン７３の開口７３ａから露出する銅（Ｃｕ）膜６５-2を研磨し、銅（Ｃｕ）膜６５-2の露出面をディッシングさせて凹部６５ｂを形成する。ここで凹部６５ｂの開口幅ｗ３、深さｄ、凹曲面の曲率、および容量は、上述と同様に設定される。
【００９２】
以上のようにしてり、回路基板７側の表面に引き出された回路側電極６５を、所望形状の凹部６５ｂを備えた凹型電極として成型した後、マスクパターン７３を除去する。マスクパターン７３の除去は、例えばレジスト剥離液を用いたウェット処理によって行う。
【００９３】
≪５．第１実施形態の固体撮像素子の製造方法≫
次に上述した手順によって凸型電極および凹型電極を形成したセンサ基板と回路基板とを用いた第１実施形態の固体撮像素子の製造方法を、図８〜１０を用いて説明する。
【００９４】
［図８］
先ず図８に示すように、図３，４を用いて説明した手順で作製したセンサ基板２と、図５〜７を用いて説明した手順で作製した回路基板７とを、センサ側電極４５と回路側電極６５とを向かい合わせて対向配置する。この状態で、センサ側電極４５と回路側電極６５とが１：１で対応するように、センサ基板２と回路基板７との大まかなアライメントを行い、センサ基板２と回路基板７と積層させる。
【００９５】
［図９Ａ］
ここで図９Ａに示すように、センサ基板２と回路基板７と積層させる際には、センサ側電極４５である凸型電極と回路側電極６５である凹型電極とを１：１で嵌め合わせる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５）の凹部６５ｂの底部に、凸型電極（センサ側電極４５）の頂部が当接した状態となることが好ましい。
【００９６】
［図９Ｂ］
次に図９Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）を構成する材料により、センサ基板２および回路基板７に形成された素子や配線に影響のない範囲でこれらの電極４５，４６が十分に接合する温度および時間で行われる。
【００９７】
例えば、凸型電極（センサ側電極４５）および凹型電極（回路側電極６５）が、銅（Ｃｕ）を主とする材料で構成される場合、２００℃〜６００℃で１〜５時間程度の熱処理が行われる。このような熱処理は、加圧雰囲気下で行っても良く、センサ基板２と回路基板７とを両面側から押し圧した状態で行っても良い。一例として、４００℃で４時間の熱処理を行うことで、Ｃｕ−Ｃｕ接合を行う。
【００９８】
このような熱処理により、凸型電極（センサ側電極４５）と凹型電極（回路側電極６５）とは、初期の当接部分から徐々に接合が進み、凹型電極の凹部６５ｂ内がその底部側から凸型電極で徐々に埋め込まれる。これに伴って、凸型電極の高さが僅かずつ低くなり、センサ基板２および回路基板７の層間絶縁膜４１−６１間が当接し、例えば層間絶縁膜４１，６１を構成する酸化シリコン同士が分子間結合して接合される。
【００９９】
［図１０］
以上のようにしてセンサ基板２と回路基板７とを積層させ、これらの間を電極４５−６４および層間絶縁膜４１−６１間で接合させた後、センサ基板２側の半導体基板２０を薄膜化して半導体層２ａとし、光電変換部２１を露出させる。また必要に応じて回路基板７側の半導体基板７０を薄膜化して半導体層７ａとする。
【０１００】
［図２］
その図２に示したように、センサ基板２における光電変換部２１の露出面上に保護膜１５を成膜し、さらに保護膜１５上にカラーフィルタ層１７およびオンチップレンズ１９を形成し、固体撮像素子１を完成させる。
【０１０１】
このようにして得られた固体撮像素子１は、センサ側電極４５である凸型電極と回路側電極６５である凹型電極とを１：１で嵌め合わせた状態で熱処理を行うことで、電極４５−６５間を接合させる。このため、電極４５−６５間の接合面は、凹型電極に凸型電極が嵌め合わされた形状となる。
【０１０２】
［第１実施形態の固体撮像素子の製造方法の作用効果］
このような製造方法によれば、センサ側電極４５として形成した凸型電極と回路側電極６５として形成した凹型電極とを嵌め合わせるように、センサ基板２と回路基板７とを積層させる。このため、センサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１０３】
この際、凹型電極（回路側電極６５）における凹部６５ｂの開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５）の凹部６５ｂ内に凸型電極４５の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１０４】
また凸型電極（センサ側電極４５）を凸曲面で構成した。これにより、凹型電極（回路側電極６５）に対して凸型電極（センサ側電極４５）を嵌め合わせる際、凸型電極（センサ側電極４５）の角部にダメージが加わることが防止される。これにより、引っかかりなくスムーズな嵌め合わせを行うことが可能であると共に、電極形状を維持して信頼性を確保することが可能になる。
【０１０５】
さらに凹型電極（回路側電極６５）における凹部６５ｂの深さｄよりも、凸型電極の凸部の高さｈを大きくし、凹部６５ｂにおける凹曲面の曲率を凸型電極における凸部曲面の曲率よりも大きいか同一である構成とした。これにより、凹型電極（回路側電極６５）に凸型電極（センサ側電極４５）の凸部を嵌め込んだ状態で、凹部６５ｂの最深部に凸型電極の先端が当接される構成とし、先端の当接部分から速やかに電極４５−６５間の接合を開始させることができる。そして特に、凸型電極（センサ側電極４５）が凸曲面であることから、電極４５−６５間の接合は、凸型電極の先端部から周囲に向かって進行する。このため、電極４５−６５の接合界面にガスが閉じ込められてボイドが発生することを防止でき、電極４５−６５間の接合面積を確保することができる。
【０１０６】
さらに凹型電極（回路側電極６５）における凹部６５ｂの容量は、凸型電極（センサ側電極４５）における層間絶縁膜４１からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましいとした。これにより、電極４５−６５間が接合した状態では、凹型電極内に凸型電極が完全に収納された状態となり、センサ基板２と回路基板７の層間絶縁膜４１−６１間を密着させた状態とすることができる。これにより、層間絶縁膜４１−６１間を分子間結合によって接合させることが可能になり、センサ基板２−回路基板７間の接合強度を確保することができる。
【０１０７】
尚、図９Ｂに示したように、凹部６５ｂの容量と凸型電極における突出部分の体積との差が大きい場合には、先に述べたように凹部６５ｂの最深部から周囲に接合が進むため、センサ基板２と回路基板７との界面付近にボイドｂが発生する場合がある。したがって、凹部６５ｂの容量と凸型電極における突出部分の体積とは、略同一であることが好ましいのである。
【０１０８】
≪６．第２実施形態の固体撮像素子の構成および製造方法≫
図１１は、第２実施形態の固体撮像素子の特徴部、および電極の接合を示す要部断面工程図である。以下に図１１を用いて第２実施形態を説明する。この図１１に示した第２実施形態の固体撮像素子１’と、先に説明した第１実施形態の固体撮像素子とが異なるところは、凸型電極および凹型電極の形状であり、他の構成は同様であることとする。
【０１０９】
［図１１Ａ］
図１１Ａに示すように、センサ基板２に凸型電極として設けられたセンサ側電極４５’は、層間絶縁膜４１からの突出部分が円柱形状または角柱形状に成形性されている。円柱形状または角柱形状の底面は平面で構成されている。
【０１１０】
このような凸型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜４１の表面側に円柱形状または角柱形状の埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、層間絶縁膜４１のみをエッチングによって後退させることにより、層間絶縁膜４１から所望の高さｈで埋込電極を突出させた凸型電極を形成する。
【０１１１】
一方、回路基板７に凹型電極として設けられた回路側電極６５’は、中央に設けられた凹部６５ｂ’の内周壁が、センサ側電極４５’に対応させた円柱形状または角柱形状に成形性されている。
【０１１２】
ここで凹部６５ｂ’の開口幅ｗ３は、先に形成した凸型電極の幅ｗ１よりも大きいこととする。これにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極４５’の凸部を嵌め込むことを可能とする。また凹部６５ｂ’の開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極４５’の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１１３】
また凹部６５ｂ’の深さｄは、先に形成した凸型電極の高さｈを越えないこととする。これにより、凹型電極（回路側電極６５’）の凹部６５ｂ’内に凸型電極（センサ側電極４５’）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。さらに凹部６５ｂ’の容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【０１１４】
このような凹型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜６１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の中央部を露出させる開口を有するマスクパターンを形成し、このマスクパターン上から埋込電極の中央部を違方性エッチングすることにより、中央部に凹部６５ｂ’を有する凹型電極６５’を形成する。この際、凹部６５ｂ’の内周壁の形状が円柱形であればマスクパターンの開口を円形とし、四角柱形であればマスクパターンの開口を四角形とすれば良い。
【０１１５】
以上のようなセンサ側電極４５’である凸型電極と回路側電極６５’である凹型電極とは、１：１で嵌め合わせられる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５’）の凹部６５ｂ’の底部に、凸型電極（センサ側電極４５’）の頂部が当接した状態となることが好ましい。
【０１１６】
［図１１Ｂ］
この状態で図１１Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５’）と凹型電極（回路側電極６５’）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、第１実施形態と同様に行われる。
【０１１７】
［第２実施形態の作用効果］
以上説明した第２実施形態の固体撮像素子１’によれば、センサ側電極４５’を円柱形状または角柱形状の凸型電極とし、回路側電極６５’を凸型電極に対応させた凹型電極とし、凹型電極に凸型電極を嵌め合わせて接合させた構成としている。これにより、センサ側電極４５’と回路側電極６５’との接合面積は、平面電極同士を接合させた場合、さらには第１実施形態で説明したように曲面で構成された凸型電極と凹型電極とを接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５’と回路側電極６５’との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。このような効果は、第１実施形態よりも高い。
【０１１８】
この結果、センサ基板２と回路基板７とを電極４５’−６５’間で張り合わせてなる３次元構造の固体撮像素子１’において、電極４５’−６５’間のコンタクト抵抗の増大を抑えると共に接合強度をさらに確実に確保でき、信頼性の向上を図ることが可能になる。
【０１１９】
また上述したような円柱形状または角柱形状の凸型電極と、これに対応する形状の凹型電極とを嵌め合わせる方法であっても、第１実施形態と同様にセンサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１２０】
この際、凹型電極（回路側電極６５’）における凹部６５ｂ’の開口幅ｗ３を、凸型電極の幅ｗ１よりも十分に大きく設計することにより、凹型電極に凸型電極を嵌め込む際のプロセス裕度を確保することができることは第１実施形態と同様である。
【０１２１】
さらに凹型電極（回路側電極６５’）における凹部６５ｂ’の深さｄよりも、凸型電極の凸部の高さｈが大きくしたことで、凹型電極（回路側電極６５’）における凹部６５ｂ’の最深部に凸型電極の先端が当接される構成とした。これにより、電極４５’−６５’間の接合は、凸型電極の先端部である底面から周囲に向かって速やかに進行する。
【０１２２】
さらに凹型電極（回路側電極６５’）における凹部６５ｂ’の容量は、凸型電極（センサ側電極４５’）における層間絶縁膜４１からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。これにより、電極４５’−６５’間が接合した状態では、凹型電極内に凸型電極が完全に収納された状態となり、センサ基板２と回路基板７の層間絶縁膜４１−６１間を密着させた状態とすることができることは第１実施形態と同様である。
【０１２３】
尚、図１１Ｂに示したように、凹部６５ｂ’の容量と凸型電極における突出部分の体積との差が大きい場合には、センサ基板２と回路基板７との界面付近にボイドが発生する場合がある。したがって、凹部６５ｂの容量と凸型電極における突出部分の体積とは、略同一であることが好ましいことも第１実施形態と同様である。
【０１２４】
≪７．第３実施形態の固体撮像素子の構成および製造方法≫
図１２は、第３実施形態の固体撮像素子の特徴部、および電極の接合を示す要部断面工程図である。以下に図１２を用いて第３実施形態を説明する。この図１２に示す第３実施形態の固体撮像素子１”と、先に説明した第３実施形態の固体撮像素子とが異なるところは、凸型電極および凹型電極の形状であり、他の構成は同様であることとする。
【０１２５】
［図１２Ａ］
図１２Ａに示すように、センサ基板２に凸型電極として設けられたセンサ側電極４５”は、層間絶縁膜４１から突出する複数の突出部分を備えた形状である。各突出部分は、例えば第１実施形態で説明した略半球状の凸曲面であったり、または第２実施形態で説明した円柱形状または角柱形状に成形されている。ここではセンサ側電極４５”として形成された１つの凸型電極が、３つの略半球状の凸曲面を備えている構成を図示した。
【０１２６】
このような凸型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜４１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の露出面の複数個所を覆うマスクパターンを形成し、このマスクパターン上からのエッチングによって埋込電極および層間絶縁膜４１を後退させ、埋込電極に複数個所の突出部分を形成する。その後、必要に応じてＣＭＰまたは等方性エッチングを行うことにより、突出部分を凸曲面に成型し、層間絶縁膜４１から所望の高さｈで電極を突出させた凸型電極を形成する。
【０１２７】
一方、回路基板７に凹型電極として設けられた回路側電極６５”は、センサ基板２側に向かう面の中央部に複数の凹部６５ｂ”を備えている。各凹部６５ｂ”の内周壁は、回路側電極６５”の電極面で構成され、センサ側電極４５”として形成された凸型電極に形成された突出部分に対応する凹曲面、円柱形状または角柱形状に成形されている。ここでは回路側電極６５”として形成された１つの凹型電極が、３つの凹部６５ｂ”を備えている構成を図示した。
【０１２８】
ここで各凹部６５ｂ”の開口幅ｗ３は、先に形成した凸型電極の幅ｗ１よりも大きいこととする。これにより、凹型電極（回路側電極６５”）の各凹部６５ｂ”内に凸型電極４５”の各凸部を嵌め込むことを可能とする。また凹部６５ｂ”の開口幅ｗ３を、凸型電極の凸部の幅ｗ１よりも十分に大きく設計することにより、凹型電極の凹部６５ｂ”内に凸型電極４５’の凸部を嵌め込む際のプロセス裕度を確保することができる。
【０１２９】
また凹部６５ｂ”の深さｄは、先に形成した凸型電極の高さｈを越えないこととする。これにより、凹型電極（回路側電極６５”）の凹部６５ｂ”内に凸型電極（センサ側電極４５”）の凸部を嵌め込んだ状態で、凹部の最深部に凸型電極の先端が当接されるようにする。さらに凹部６５ｂ”の容量は、凸型電極における層間絶縁膜からの突出部分の体積を下回ることのない範囲で、この突出部分の体積と略等しいことが好ましい。
【０１３０】
このような凹型電極の形成は、先ず埋込法（ダマシンプロセス）によって、層間絶縁膜６１の表面側に埋込電極を形成する。この際、埋込電極の露出面は平坦な面であることとする。その後、埋込電極の露出面の複数個所を露出させる開口を有するマスクパターンを形成する。次いで第１実施形態において図６を用いて説明したと同様の変質層の形成とエッチングとを繰り返すか、または図７を用いて説明したと同様にＣＭＰを行うことにより、複数の凹部６５ｂ”を有する凹型電極６５”を形成する。
【０１３１】
以上のようなセンサ側電極４５”である凸型電極と回路側電極６５”である凹型電極とは、１：１で嵌め合わせられる。これにより、センサ基板２と回路基板７とを、セルフアライメントで積層させる。この状態では、凹型電極（回路側電極６５”）の各凹部６５ｂ”の底部に、凸型電極（センサ側電極４５”）の突出部分の頂部が当接した状態となることが好ましい。
【０１３２】
［図１２Ｂ］
この状態で図１２Ｂに示すように、熱処理を行うことにより、凸型電極（センサ側電極４５”）と凹型電極（回路側電極６５”）とを接合させる。またセンサ基板２の層間絶縁膜４１と回路基板７の層間絶縁膜６１とを接合させる。このような熱処理は、第１実施形態と同様に行われる。
【０１３３】
［第３実施形態の作用効果］
以上説明した第３実施形態の固体撮像素子１”によれば、センサ側電極４５”を複数の突出部を備えた凸型電極とし、回路側電極６５”を凸型電極に対応させた複数の凹部６５ｂ”を備えた凹型電極とし、凹型電極に凸型電極を嵌め合わせた構成としている。これにより、第１実施形態と同様に、センサ側電極４５’と回路側電極６５’との接合面積は、平面電極同士を接合させた場合よりも大きくなる。これにより、例えば接合のプロセスにおいてセンサ側電極４５”と回路側電極６５”との接合面にボイドが発生した場合であっても、実質的な接合面積を確保することができる。
【０１３４】
この結果、センサ基板２と回路基板７とを電極４５”−６５”間で張り合わせてなる３次元構造の固体撮像素子１”において、電極４５”−６５”間のコンタクト抵抗の増大を抑えると共に接合強度をさらに確実に確保でき、信頼性の向上を図ることが可能になる。
【０１３５】
また第１実施形態と同様に、凸型電極とこれに対応する形状の凹型電極とを嵌め合わせる方法であるため、センサ基板２と回路基板７との位置あわせを、セルフアラインで精度良好に行うことが可能になる。
【０１３６】
また、凹型電極（回路側電極６５”）における各凹部６５ｂ”の寸法および形状、さらに凸型電極（センサ側電極４５”）における各突出部分の寸法および形状は第１実施形態と同様である。このため、第１実施形態と同様の効果を得ることが可能である。
【０１３７】
尚、上述した各実施形態においては、センサ側電極を凸型電極とし回路側電極を凹型電極とした。しかしながら本発明は、センサ側電極と回路側電極とが、凹型電極に凸型電極を嵌め合わせた状態で接合されれば、どちらが凸型電極であっても凹型電極であっても良い。またセンサ側電極として凸型電極および凹型電極とを設け、各センサ側電極に対応する各回路側電極として、センサ側電極に嵌め合わされる凹型電極または凸型電極を設けた構成であっても良い。
【０１３８】
また以上の各実施形態においては、センサ側電極または回路側電極を構成する凹型電極および凸型電極を銅（Ｃｕ）で構成する場合を説明した。しかしながら、凹型電極および凸型電極は、これに限定されることはなく、互いにコンタクト性を良好に保って接合可能な材料で構成されれば良く、例えばアルミニウムや、タングステンシリサイドのような金属シリサイド材料を用いることができる。
【０１３９】
これらの材料を用いた場合、凸型電極の形成であれば、リソグラフィー法によって形成したレジストパターンをマスクにして材料膜をエッチングすることにより、層間絶縁膜上に電極をパターン形成することができる。またその後ＣＭＰを行うことによって、電極形状を凸曲面に成型することもできる。
【０１４０】
一方、凹型電極の形成であれば、プロセス条件を適宜変更して、上述した実施形態と同様の方法を適用できる。また、リソグラフィー法によって形成したレジストパターンをマスクにして材料膜をエッチングすることにより、層間絶縁膜上に電極をパターン形成し、さらにこれを覆う層間絶縁膜を形成する。その後、ＣＭＰで電極パターンを露出させ、その後は第１実施形態において図６、図７を用いて説明したと同様にして電極パターンに凹部を形成しても良い。
【０１４１】
また凹型電極および凸型電極は、それぞれの表面が粗面で構成されていても良い。このような粗面の成型は、例えば電極形成後にサンドブラスト処理などの粗面化処理によって行われる。このように凹型電極および凸型電極の表面を粗面とすることにより、接合面積をさらに増加させることが可能になるため、接合強度をさらに増大させることが可能になる。
【０１４２】
≪８．電子機器の実施形態≫
上述の各実施形態で説明した本発明に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【０１４３】
図１３は、本発明に係る電子機器の一例として、固体撮像素子を用いたカメラの構成図を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ９１は、固体撮像素子１と、固体撮像素子１の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像素子１を駆動する駆動回路９５と、固体撮像素子１の出力信号を処理する信号処理回路９６とを有する。
【０１４４】
固体撮像素子１は、上述した各実施形態で説明した構成の固体撮像素子（１，１’，１”）が適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像素子１の撮像面上に結像させる。これにより、固体撮像素子１内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としても良い。シャッタ装置９４は、固体撮像素子１への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像素子１の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像素子１の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【０１４５】
以上説明した本実施形態に係る電子機器によれば、センサ基板と回路基板とを積層させた信頼性の高い３次元構造の固体撮像素子１を用いたことにより、小型化および信頼性の向上を図ることが可能になる。
【符号の説明】
【０１４６】
１，１’，１”…固体撮像素子、３…画素（光電変換部）、２…センサ基板、７…回路基板、４５，４５’，４５”…センサ側電極（凸型電極）、６５，６５’，６５”…回路側電極（凹型電極）、４１，６１…絶縁膜、９１…電子機器、９３…光学系、９６…信号処理回路
【特許請求の範囲】
【請求項１】
光電変換部が配列形成されたセンサ基板と、
前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板と、
前記センサ基板における前記回路基板側の界面に引き出され、凸型電極または凹型電極として形成されたセンサ側電極と、
前記回路基板における前記センサ基板側の界面に引き出され、凹型電極または凸型電極として形成されると共に前記センサ側電極と嵌め合わせた状態で接合された回路側電極とを備えた
固体撮像素子。
【請求項２】
前記センサ側電極と前記回路側電極との接合面は、曲面で構成されている
請求項１記載の固体撮像素子。
【請求項３】
前記凸型電極の外周が前記凹型電極で囲まれている
請求項１または２に記載の固体撮像素子。
【請求項４】
前記センサ基板側において前記センサ側電極を囲む絶縁膜と、前記回路基板側において前記回路側電極を囲む絶縁膜とは密着している
請求項１〜３の何れかに記載の固体撮像素子。
【請求項５】
光電変換部が配列形成されたセンサ基板の一主面側に凸型電極または凹型電極としてセンサ側電極を形成する工程と、
前記光電変換部を駆動する回路が形成された回路基板の一主面側に凹型電極または凸型電極として回路側電極を形成する工程と、
前記センサ側電極および前記回路側電極の一方を構成する凹型電極に、当該電極の他方を構成する凸型電極を嵌め合わせた状態で、前記センサ基板と前記回路基板とを対向配置して積層させ、熱処理を施すことによって当該センサ側電極と当該回路側電極とを接合させる工程とを行う
固体撮像素子の製造方法。
【請求項６】
前記凹型電極の凹部の容積は、前記凸型電極の凸部の体積以上である
請求項５記載の固体撮像素子の製造方法。
【請求項７】
前記凹型電極に前記凸型電極を嵌め合わせた状態では、当該凹型電極の底部に当該凸型電極の頂部が当接する
請求項５または６に記載の固体撮像素子の製造方法。
【請求項８】
前記凹型電極の凹部および前記凸型電極の凸部は曲面で構成されている
請求項５〜７の何れかに記載の固体撮像素子の製造方法。
【請求項９】
前記凹型電極の凹部の曲率は、前記凸型電極の凸部の曲率よりも大きい
請求項８記載の固体撮像素子の製造方法。
【請求項１０】
固体撮像素子と、
前記固体撮像素子に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路とを備え、
前記固体撮像素子は、
光電変換部が配列形成されたセンサ基板と、
前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板と、
前記センサ基板における前記回路基板側の界面に引き出され、凸型電極または凹型電極として形成されたセンサ側電極と、
前記回路基板における前記センサ基板側の界面に引き出され、凹型電極または凸型電極として形成されると共に前記センサ側電極と嵌め合わせた状態で接合された回路側電極とを備えた
電子機器。
【請求項１】
光電変換部が配列形成されたセンサ基板と、
前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板と、
前記センサ基板における前記回路基板側の界面に引き出され、凸型電極または凹型電極として形成されたセンサ側電極と、
前記回路基板における前記センサ基板側の界面に引き出され、凹型電極または凸型電極として形成されると共に前記センサ側電極と嵌め合わせた状態で接合された回路側電極とを備えた
固体撮像素子。
【請求項２】
前記センサ側電極と前記回路側電極との接合面は、曲面で構成されている
請求項１記載の固体撮像素子。
【請求項３】
前記凸型電極の外周が前記凹型電極で囲まれている
請求項１または２に記載の固体撮像素子。
【請求項４】
前記センサ基板側において前記センサ側電極を囲む絶縁膜と、前記回路基板側において前記回路側電極を囲む絶縁膜とは密着している
請求項１〜３の何れかに記載の固体撮像素子。
【請求項５】
光電変換部が配列形成されたセンサ基板の一主面側に凸型電極または凹型電極としてセンサ側電極を形成する工程と、
前記光電変換部を駆動する回路が形成された回路基板の一主面側に凹型電極または凸型電極として回路側電極を形成する工程と、
前記センサ側電極および前記回路側電極の一方を構成する凹型電極に、当該電極の他方を構成する凸型電極を嵌め合わせた状態で、前記センサ基板と前記回路基板とを対向配置して積層させ、熱処理を施すことによって当該センサ側電極と当該回路側電極とを接合させる工程とを行う
固体撮像素子の製造方法。
【請求項６】
前記凹型電極の凹部の容積は、前記凸型電極の凸部の体積以上である
請求項５記載の固体撮像素子の製造方法。
【請求項７】
前記凹型電極に前記凸型電極を嵌め合わせた状態では、当該凹型電極の底部に当該凸型電極の頂部が当接する
請求項５または６に記載の固体撮像素子の製造方法。
【請求項８】
前記凹型電極の凹部および前記凸型電極の凸部は曲面で構成されている
請求項５〜７の何れかに記載の固体撮像素子の製造方法。
【請求項９】
前記凹型電極の凹部の曲率は、前記凸型電極の凸部の曲率よりも大きい
請求項８記載の固体撮像素子の製造方法。
【請求項１０】
固体撮像素子と、
前記固体撮像素子に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路とを備え、
前記固体撮像素子は、
光電変換部が配列形成されたセンサ基板と、
前記光電変換部を駆動する回路が形成され前記センサ基板に対して積層された回路基板と、
前記センサ基板における前記回路基板側の界面に引き出され、凸型電極または凹型電極として形成されたセンサ側電極と、
前記回路基板における前記センサ基板側の界面に引き出され、凹型電極または凸型電極として形成されると共に前記センサ側電極と嵌め合わせた状態で接合された回路側電極とを備えた
電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１５６２３１（Ｐ２０１２−１５６２３１Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１２８１８（Ｐ２０１１−１２８１８）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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