【課題】半導体基板の貫通配線部において、貫通孔底部での絶縁層の被覆性が向上され、電気的絶縁性の低下や接続不良が改善された半導体装置を提供する。
【解決手段】貫通孔３を有する半導体基板２の表面に、該貫通孔３と同径の開口４ａを有する第１の絶縁層４が被覆され、その上に第１の配線層５が開口４ａを覆い形成されている。また、貫通孔３内および半導体基板２の裏面に第２の絶縁層６が被覆されている。第２の絶縁層６は、第１の配線層５と内接するように形成され、内接部に第１の絶縁層４の開口４ａよりも小径の開口６ａを有している。さらに、貫通孔３内に第２の配線層７が充填・形成され、この第２の配線層７は第２の絶縁層６の開口６ａを介して第１の配線層５に内接している。 （もっと読む）

【課題】フォト工程の低減を図った表示装置の製造方法。
【解決手段】第１導電型ＴＦＴと第２導電型ＴＦＴの各形成領域に、半導体層、第１絶縁膜、ゲート電極が形成され、前記半導体層のチャネル領域の各外側に第１導電型不純物領域が形成されている基板上に第２絶縁膜を形成し、前記第１導電型ＴＦＴの形成領域において当該ゲート電極を露出させることなく、前記第２導電型ＴＦＴの形成領域において当該ゲート電極のうち半導体層と交差する各辺の一部を露出させるようにして、ドレインおよびソースの各電極の接続用のコンタクトホールを形成し、多層導電層によって、前記第１導電型ＴＦＴの形成領域における前記各コンタクトホール、前記第２導電型ＴＦＴの形成領域において前記各コンタクトホールのゲート電極の一部を被うようにして、ドレインおよびソースの各電極を形成し、第２導電型不純物をドープして、半導体層に第２導電型不純物領域を形成する。 （もっと読む）

【課題】コンタクトホールにおける断線や電流リークがなく、また、絶縁層上に形成された配線パターン同士の残渣による短絡なく、穴径に対する穴深さの比率が例えば２．４以上の高アスペクト比を有する低い導通抵抗のコンタクトホールを形成可能な、半導体素子の製造方法を提供する。
【解決手段】半導体基板１上に第１絶縁層３を形成し、この第１絶縁層を貫通して半導体基板を露出させる第１穴部３ａを形成し、第１絶縁層上にＡｌまたはＡｌ合金からなる導電膜８を成膜し、この導電膜を加熱して流動化させ冷却した後にパターン化して中継電極１０を形成し、第１絶縁層上に中継電極を覆う第２絶縁層１２を形成し、この第２絶縁層を貫通して中継電極を露出させる第２穴部１２ａを形成し、第２絶縁層上に第２穴部を介して中継電極と電気的に接続する配線パターンを形成する。 （もっと読む）

【課題】抵抗素子による半導体装置の厚みの増加や立体構造による導通不良、および抵抗素子と電極との間の界面によって生じる導通性の低下などに囚われない、接続信頼性の高い抵抗素子を備えた半導体装置を提供する。
【解決手段】第一電極１を一面に備える半導体基板２、半導体基板２の一面にあり、第一電極１と整合して第一開口部を設けた第一絶縁層３、第一絶縁層３に積層し、第一開口部と連通する第二開口部を配した第二絶縁層４、前記第一開口部と、前記第二開口部と、第二絶縁層４とを覆うように配したシード層５、および第一電極１と電気的に接続し、前記第二開口部を覆うようにシード層５上に配した第二電極６、を少なくとも備える半導体装置であって、シード層５は多層をなし、少なくとも第二電極６に接したシード層５上部は第二電極６と同じパターンであり、シード層５下部は抵抗素子として機能することを特徴とする半導体装置を提供する。 （もっと読む）

【課題】 Ｃｕの層間絶縁膜中への拡散を防止することができるＣｕ配線を備えた半導体装置を実現する。
【解決手段】 半導体装置１は、半導体基板１０の基板面１０ａの上方に、順番に積層形成された第１配線層３３、第２配線層３４及び第３配線層３５を備えている。第１配線層３３は、ＳＯＩ基板などの半導体基板１０の基板面１０ａ上に形成されており、層間絶縁膜１２、側面バリアメタル層１５、Ｃｕ配線１８及び上面バリアメタル層１９を備えている。Ｃｕ配線１８の上面部１８ａは、側面バリアメタル層１５と同様の材料により形成された上面バリアメタル層１９により覆われている。ここで、上面バリアメタル層１９の幅は、上面部１８ａの幅よりも大きく形成されている。この上面バリアメタル層１９により、Ｃｕ配線１８から上層の層間絶縁膜１２へのＣｕの拡散を防止することができる。 （もっと読む）

【課題】本発明の目的は、パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置である。半導体装置１５０は、電極１５８を有する半導体チップと、半導体チップの上に設けられる応力緩和層としての樹脂層１５２と、電極１５８から樹脂層１５２の上にかけて形成される配線１５４と、樹脂層１５２の上方で配線１５４に形成されるハンダボール１５７と、を有し、樹脂層１５２は表面に窪み部１５２ａを有するように形成され、配線１５４は窪み部１５２ａの上を通って形成される。 （もっと読む）

【課題】本発明の目的は、大型化することなく、Ｑ値が高いスパイラルインダクタを有する半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０の電極１４が形成された面に樹脂層２０が形成されている。スパイラルインダクタを構成する配線３０は、電極１４に電気的に接続され、樹脂層２０の、半導体基板１０の電極１４が形成された面と対向する下面２２とは反対の上面２４に形成されている。配線３０は、スパイラル状に延びる軸線に交差する幅方向の両端部３６と、両端部３６間の中間部３８と、を有する。中間部３８の少なくとも一部は、樹脂層２０の上面２４に接触する。配線３０の一部と、樹脂層２０の上面２４と、の間にはギャップが形成されている。少なくとも両端部３６は、ギャップを介して樹脂層２０の上面２４から間隔をあけて位置する。 （もっと読む）

【課題】広大な断面積が得られ、抵抗値を著しく低下させることができてＱ値を向上させることができると共に、膜厚の均一性が高い半導体集積回路用インダクタ及びその製造方法を提供する。
【解決手段】ダマシン法により形成された多層配線層の最上層配線層１８上に、スパイラルインダクタ４０が形成されている。このインダクタ４０は、最上層配線２９が形成された絶縁膜１７ａ上に、この最上層配線２９に接触するようにしてバリアメタル層をパターン形成し、その後、全面に保護絶縁膜を形成した後、この保護絶縁膜におけるバリアメタル層上の部分を開口し、その上に更にバリアメタル層を全面に形成し、このバリアメタル層をメッキ電極としてＣｕ膜をメッキにより厚く形成し、このＣｕ膜を湿式エッチングすることにより、形成する。このため、膜厚が厚く、線幅が広いインダクタ４０を形成することができる。 （もっと読む）

【課題】均一な膜厚の導電膜パターンを形成する方法と、これを用いたデバイスの製造方法及び液滴吐出ヘッドの製造方法を提供する。
【解決手段】本発明の導電膜パターンの形成方法は、開口部１８、２５を有する基板１０に第１の金属薄膜からなる導電膜下地パターン２１ａを形成するとともに、導電膜下地パターン２１ａの形成箇所と開口部１８、２５との間に第１の金属薄膜からなるダミー導電膜下地パターン２２ａ、２３ａを形成する工程と、導電膜下地パターン２１ａ及びダミー導電膜下地パターン２２ａ、２３ａにめっき処理してこれらの上に第２の金属薄膜２１ｂ、２２ｂ、２３ｂを形成し、導電膜下地パターン２１ａと第２の金属薄膜２１ｂからなる導電膜パターン２１、及びダミー導電膜下地パターン２２ａ、２３ａと第２の金属薄膜２２ｂ、２３ｂからなるダミー導電膜パターン２２、２３を形成する工程と、を有する。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】従来の半導体装置では、配線層間に形成される酸化膜により、配線層間の接続抵抗値が低減され難いという問題があった。
【解決手段】本発明の半導体装置では、第１の配線層３と第２の配線層とを接続する開口領域８〜１２を埋設する第１の金属層１４〜１８上のスピンコート樹脂膜２１に開口部２２が形成されている。開口部２２内では、メッキ用金属層２３を構成するＣｒ層とＣｕメッキ層２４とが接続している。この構造により、第１の金属層１４〜１８上のＣｒ層は、結晶粒子間が広くなり、粗な領域となる。そして、Ｃｒ層の粗な領域には、第２の金属層１９とＣｕメッキ層２４との合金層が形成され、接続抵抗値が低減される。 （もっと読む）

【課題】貫通電極に空洞部が形成されることを防止する。
【解決手段】第１半導体基板１の表面および貫通孔２の内壁面を保護膜３で覆った状態で導体にて構成されたパッド８の表面に導体膜１１を結晶成長させる。この導体膜１１にて、貫通電極４を形成する。このように、パッド８の表面に主に結晶成長させ、保護膜３には結晶成長がほとんど起こらない選択成長によって貫通電極４を形成しているため、空洞の無い、良好な貫通電極４とすることができる。このため、断線・配線抵抗の増加を防止できると共に、ＥＭ耐性の低下等も防止することが可能となる。 （もっと読む）

【課題】本発明は、樹脂層によって半導体基板に与える影響を減らすことを目的とする。
【解決手段】半導体装置は、集積回路１２が形成され、集積回路１２に電気的に接続された電極１４を有する半導体基板１０と、半導体基板１０の電極１４が形成された面に形成された樹脂層２０と、電極１４に電気的に接続され、樹脂層２０の上に形成された配線３０と、を含む。樹脂層２０は、熱可塑性樹脂からなる第１の層２２と、第１の層２２と配線３０の間に介在する熱硬化性樹脂からなる第２の層２４と、を含む。 （もっと読む）

【課題】半導体装置の信頼性を高めることができ、且つ、製造コストの上昇を防ぐことができる半導体装置の製造方法を提供する。
【解決手段】ステップＳ１０１で、半導体素子の表面上に形成された表面保護膜およびパッド電極を覆うように、ＴｉＷ膜をスパッタ法で形成する。引き続いて、ＴｉＷ膜上にＡｕ膜を形成する。ステップＳ１０３で、Ａｕ膜をメッキ用電極として用いて、Ａｕ膜上にＡｕバンプを形成する。ステップＳ１０５で不要なＡｕ膜を除去して、ステップＳ１０６で不要なＴｉＷ膜を除去する。ステップＳ１０７で、不要なＴｉＷ膜が除去された領域に残留するヨウ素を除去する。 （もっと読む）

【課題】金属抵抗素子の形成位置を画定するための写真製版技術における露光時にレジスト膜中に定在波が発生するのを防止して金属抵抗素子の寸法バラツキを低減する。
【解決手段】金属抵抗素子２７の下地絶縁膜２３は、金属抵抗素子２７の長手方向において、金属抵抗素子２７の接続孔２５，２５間における上面の４０％以上の部分を占める上側に凸の１つの曲面を備えている。金属抵抗素子２７はその長手方向において下地絶縁膜２３の曲面に起因して、コンタクト、コンタクト間における上面及び下面の４０％以上の部分を占める上側に凸の１つの曲面を備えている。金属抵抗素子２７の形成位置を画定するための写真製版技術における露光時に、金属抵抗素子２７を形成するための金属膜の上面及び下面で露光光の反射光は上記曲面により散乱されるので、反射光と入射光によるレジスト膜中での定在波の発生が防止される。 （もっと読む）

【課題】高価な製造装置を設置することなく、銅を含む配線層の腐食が発生せず、配線層を構成する銅とポリイミド前駆体との反応による配線層の劣化を防止することができる半導体装置の製造方法を提供する。
【解決手段】少なくとも銅を含有する配線層６を形成する工程と、配線層６上にポリイミド層７を形成する工程を有する半導体装置の製造方法であり、ポリイミド層７を形成する工程は、ポリイミド層７を不活性ガス中で重合することを特徴としている。 （もっと読む）

【課題】最下層配線に埋め込み配線を有する半導体装置の信頼性を向上させる。
【解決手段】
半導体基板１の主面にＭＩＳＦＥＴＱｎ，Ｑｐが形成され、その主面上に絶縁膜１０，１１が形成されている。絶縁膜１０，１１にはコンタクトホール１２が形成されてプラグ１３が埋め込まれている。プラグ１３が埋め込まれた絶縁膜１１上には、絶縁膜１４，１５，１６が形成され、絶縁膜１４，１５，１６に開口部１７が形成されて配線２０が埋め込まれている。絶縁膜１５は、開口部１７を形成するために絶縁膜１６をエッチングする際のエッチングストッパ膜であり、シリコンと炭素を含有する。絶縁膜１１は吸湿性が高く、絶縁膜１５は耐湿性が低いが、それらの間に絶縁膜１４を介在させ、絶縁膜１４を絶縁膜１１よりもＳｉ（シリコン）原子の数密度が大きな膜とすることで、電気的に弱い界面が形成されるのを防止する。 （もっと読む）

【課題】 トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置において、ブリーダー抵抗の抵抗値変動を抑制することを目的とする。
【解決手段】 トランジスタ構造の上に層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗１０２の上に層間絶縁膜１０７を介して金属膜として配線膜１０３を積層するか、ブリーダー抵抗１０２と接合する部分のみをバリアメタル膜１０４としたブブリーダー抵抗回路とを備えるので、ポリシリコン膜であるブリーダー抵抗１０２に及ぶ応力が少なくなり、ブリーダー抵抗１０２の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。 （もっと読む）

【課題】高温処理を行った場合でも素子の信頼性の劣化を抑制する。
【解決手段】磁気ランダムアクセスメモリは、磁化方向が固定された固定層１１と磁化方向が反転可能な記録層１３と固定層及び記録層の間に設けられた非磁性層１２とを有する磁気抵抗効果素子ＭＴＪを具備するメモリセルアレイであって、磁気抵抗効果素子の下方に配置された前記メモリセルアレイ内の全ての導電層２、４、５は、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｚｒ、Ｎｂ、Ｃｒ、Ｈｆ、Ｖ、Ｃｏ、Ｎｉからなる群の中から選択された元素を含む材料で形成されている。 （もっと読む）

導電ビアを形成する方法について説明され、そして該方法は、シード層を半導体基板（１０３）の第１面（１２５）に形成する工程であって、該半導体基板が該第１面を第２面（１２７）の反対側に含む、前記シード層を形成する工程と、ビアホール（３２９）を、該半導体基板の該第２面側の半導体基板中に形成する工程であって、該ビアホールが該シード層を露出させる、前記ビアホールを形成する工程と、そして電気メッキ法で導電ビア材料（６０１，６０３）を該ビアホールに、該材料が該シード層上に堆積するように充填する工程と、を含む。一つの実施形態では、連続導電層（１１６）を該シード層の上に形成し、かつ該シード層に電気的に接続する。該連続導電層は、電気メッキ法で導電ビア材料を充填する際の電流供給源として機能することができる。
（もっと読む）