【課題】ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。 （もっと読む）

【課題】 金属部材の表面に、再現性よくバリア膜を形成する技術が望まれている。
【解決手段】 基板の上に、下部バリア膜を形成する。下部バリア膜の上にシード膜を形成する。シード膜の一部の領域上に、導電部材を形成する。導電部材をエッチングマスクとして、シード膜をエッチングし、導電部材の形成されていない領域において、下部バリア膜を露出させる。下部バリア膜の表面には堆積しない条件で、導電部材の表面に選択的に上部バリア膜を成長させる。上部バリア膜をエッチングマスクとして、下部バリア膜をエッチングする。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】結晶欠陥が可及的に少なく、従来よりも抵抗率の低い高質のグラフェンを備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上方に設けられた配線とを具備する。前記助触媒層のうち前記触媒層と接触している部分は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向しているか、または、前記助触媒層のうち前記触媒層と接触している部分は、アモルファス構造もしくは微結晶構造を有する。前記触媒層は、面心立方構造もしくは六方最密構造を有し、かつ、前記面心立方構造の（１１１）面もしくは前記六方最密構造の（００２）面が前記半導体基板の表面と平行になるように配向する。 （もっと読む）

【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。 （もっと読む）

【課題】大面積化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供する。
【解決手段】画面で使われる画素の薄膜トランジスタを作製する。その薄膜トランジスタにおいて、ソース配線、ゲート電極を同一平面上に作製する。また、ソース配線と薄膜トランジスタをつなぐ配線と、画素電極と薄膜トランジスタをつなぐ配線を同一工程で作製する。 （もっと読む）

【課題】配線を設計通りの形状に形成することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の第１の面に位置する電極と、前記第１の面に設けられ、前記電極とオーバーラップする位置に開口部を有する絶縁膜と、を有する構造体を用意する工程と、前記絶縁膜の前記第１の面側の面とは反対側の第２の面に、樹脂突起を形成する工程と、前記電極および前記樹脂突起を覆う第１導電膜を前記第２の面に形成する工程と、前記第１導電膜の前記第２の面側の面とは反対側の第３の面に、前記第１導電膜の前記第３の面より反射率の低い第２導電膜を形成する工程と、前記第２導電膜の前記第３の面側の面とは反対側の第４の面に、フォトレジスト層を形成する工程と、前記フォトレジスト層の一部をマスク層で覆った状態で、前記フォトレジスト層を露光する工程と、前記フォトレジスト層を現像し、フォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクとして前記第１導電膜および前記第２導電膜をエッチングすることにより、前記第１導電膜から形成された配線であって、前記樹脂突起の少なくとも一部を覆い、かつ、前記電極と接続する前記配線を形成する工程と、を有する。 （もっと読む）

【課題】金属窒化膜に隣接する他の膜の特性を劣化させない温度範囲において、金属窒化膜中の塩素原子や酸素原子の残留量を低減し、金属窒化膜の耐酸化性を改善する。
【解決手段】自然酸化膜が形成され、塩素原子を含む窒化チタニウム膜が形成された基板を処理室内に搬入して基板支持部により支持する工程と、基板を基板支持部により加熱する工程と、窒素原子含有ガス及び水素原子含有ガスをガス供給部により処理室内に供給しつつ、処理室内をガス排気部により排気する工程と、処理室内に供給された窒素原子含有ガス及び水素原子含有ガスをプラズマ生成部により励起する工程と、を有する。 （もっと読む）

【課題】再配線のランド部にバンプ電極が接続された半導体集積回路装置において、再配線と半田バンプとの接着強度を向上させる。
【解決手段】再配線２０のランド部２０Ａは、再配線２０を構成する５層の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６および第２Ｎｉ膜１７）のうち、最上層の第２Ｎｉ膜１７の面積が他の金属膜（バリアメタル膜１３、シード膜１４、Ｃｕ膜１５、第１Ｎｉ膜１６）の面積よりも大きくなるように構成され、この第２Ｎｉ膜１７の表面に半田バンプ２１が接続されている。そして、半田バンプ２１の端部では、第２Ｎｉ膜１７の直下にポリイミド樹脂膜２２が形成されている。 （もっと読む）

【課題】半導体装置を構成する配線の信頼性向上を図る。
【解決手段】テトラメチルシランガスの流量を通常条件よりも下げて形成したＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）と、このＳｉＣＮ膜ＳＣＮ１（４ＭＳ↓）上に形成され、通常のテトラメチルシランガスの流量で形成したＳｉＣＮ膜ＳＣＮ２と、このＳｉＣＮ膜ＳＣＮ２上に形成されたＳｉＣＯ膜ＳＣＯからバリア絶縁膜を構成する。これにより、耐透水性の向上と低誘電率化をバランス良く実現することができる。 （もっと読む）

【課題】対向するバンプ、パッド等を良好に接続し、接続部分の水平強度を高めるための半導体装置を提供する。
【解決手段】半導体基板２の上方に形成される第１絶縁膜１５と、第１絶縁膜１５内に形成される導電パターン１９と、第１絶縁膜１５上に形成される第２絶縁膜２１と、第２絶縁膜２１内に形成され、導電パターン１９に接続されるビアプラグ２４と、記ビアプラグ２４の上に接続され、開口部２５ａを有する電極パッド２５と、第２絶縁膜２１内でビアプラグ２４の周辺に形成される内部空間２１ａとを有し、電極パッド２５上面及び開口部２５ａ内には外部の突起状電極５８が接続される。 （もっと読む）

【課題】 フローティングディフュージョン部の容量の増大を抑制することが可能な光電変換装置を提供する。
【解決手段】 光電変換素子と、フローティングディフュージョン部と、転送トランジスタと、増幅トランジスタとが配された半導体基板と、第１の配線層と、第２の配線層とを含む複数の配線層と、を有する光電変換装置において、転送トランジスタのゲート電極と、前記第２の配線層とがスタックコンタクト構造で接続されている。 （もっと読む）

【課題】配線が微細化された場合でも、所望の高さの配線を得ることができる配線の形成方法を提供する。
【解決手段】実施形態によれば、まず、絶縁膜１１上に形成した犠牲導体膜１２に配線形成用溝１２ａ，１２ｂを形成する。ついで、配線形成用溝１２ａ，１２ｂが形成された犠牲導体膜１２上の全面にＣｕを堆積し配線形成用溝１２ａ，１２ｂ内に流動するようにリフローさせて、配線形成用溝１２ａ，１２ｂ内にＣｕ膜１４ｂを形成する。その後、犠牲導体膜１２とＣｕ膜１４ｂを通電層としてめっき法によって配線形成用溝１２ａ，１２ｂ内のＣｕ膜１４ｂ上にＣｕ膜１４ｃを積み増す。ついで、Ｃｕ膜１４ｂ，１４ｃからなるＣｕ配線１４をＣＭＰ処理して平坦化した後、犠牲導体膜１２を除去する。その後、Ｃｕ配線１４が形成された絶縁膜１１上に絶縁膜１５を形成する。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）

【課題】膜厚の薄い抵抗体もつ抵抗素子を形成する際に、抵抗体の断線に対して強い抵抗素子を提供する。
【解決手段】バリアメタル膜とアルミ電極膜からなる積層電極の先端領域を単層のバリアメタル電極とし、並列するバリアメタル電極間に電気的に接続する抵抗体をリフトオフ法にて形成する。 （もっと読む）

【課題】Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を備え、誘電率の増大の問題が防止された信頼性の高い半導体装置を効率よく製造することができる製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、素子が形成された半導体基板を被覆するように、Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を形成する絶縁膜形成工程と、窒素系ガスを用いて前記絶縁膜をプラズマエッチングする窒素系エッチング工程と、前記窒素系エッチング工程が施された前記絶縁膜の酸素含有率を低減させる酸素含有率低減工程とを有することを特徴とする。 （もっと読む）

【課題】Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を備え、誘電率の増大の問題が防止された信頼性の高い半導体装置を効率よく製造することができる製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、素子が形成された半導体基板を被覆するように、Ｓｉを含まない化学構造を有する有機化合物である重合性化合物の重合体を含む材料で構成された絶縁膜を形成する絶縁膜形成工程と、窒素系ガスを用いて前記絶縁膜をプラズマエッチングする窒素系エッチング工程と、前記窒素系エッチング工程が施された前記絶縁膜の窒素含有率を低減させる窒素含有率低減工程とを有することを特徴とする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】 熱型検出素子を基体から熱分離する空洞部の深さを規定するスペーサー部材を配線構造として兼用し、かつ、その配線構造により、確実に熱分離できる空洞部の深さを確保することができる熱型検出器、熱型検出装置及び電子機器を提供すること。
【解決手段】 熱型検出器は、基体１００と、基体１００より突出するスペーサー部材１０４と、スペーサー部材１０４に支持される支持部材２１０と、支持部材に支持される熱型検出素子２２０と、基体内に配置されて熱型検出素子と接続される検出回路５１０，５２０と、熱型検出素子と検出回路とを接続する配線部と、を有する。配線部は、基体内に配置された少なくとも一層の第１導電層ＬＩＡ，ＬＩＢと、スペーサー部材内に配置された少なくとも一層の第２導電層ＬＩＣ，ＬＩＤと、支持部材に支持された第３導電層２１４，２３８と、第１，第２及び第３導電層の隣接層同士を接続する複数のプラグＨＬＡ〜ＨＬＤとを含む。 （もっと読む）