【課題】ダイシング工程で発生する膜剥離やクラックがチップ内部に伝播するのを防ぐ。
【解決手段】半導体装置１００は、基板１０２と、ビア層１３０および配線層１３２が形成される素子形成領域であるチップ内部２０２と、平面視においてチップ内部２０２を囲むようにチップ内部２０２の外周に形成されたシールリング部２０４と、を含む。シールリング部２０４において、シールリングは、平面視においてチップ内部２０２を囲むように形成された貫通孔１２２ａを有する第１のメタル層１２２と、第１のメタル層１２２上に第１のメタル層１２２に接して形成された第２のメタル層１２４と、を含み、第１のメタル層１２２の貫通孔１２２ａの下部分には絶縁性材料（層間絶縁膜１０６）が形成され、貫通孔１２２ａの上部分には第２のメタル層１２４を構成するメタル材料がくい込んで形成される。 （もっと読む）

【課題】有機膜中における気泡の残存を抑制する。
【解決手段】半導体装置の製造方法は、開口（コンタクトホール３６）を有する層間絶縁膜３７を形成する工程と、層間絶縁膜３７上及び開口内に導体膜３９を形成する工程と、導体膜３９上に第１感光性有機膜１を塗布形成する工程を有する。この製造方法は更に、第１感光性有機膜１において開口外の部位を露光する工程と、第１感光性有機膜１において開口外の部位を現像により除去する工程と、第１感光性有機膜１において開口内の部位を紫外線により硬化させることによって第１有機膜１１を形成する工程を有する。この製造方法は更に、第１有機膜１１を覆うように導体膜３９上に第２感光性有機膜２を塗布形成する工程と、第２感光性有機膜２を紫外線により硬化させて第２有機膜１２を少なくとも第１有機膜１１上に形成する工程を有する。 （もっと読む）

【課題】電極パッドと貫通電極との接続面積を確保しつつ、下地膜が確実に形成される半導体装置、半導体装置の製造方法、回路基板および電子機器を提供する。
【解決手段】半導体基板１０の能動面１０ａ側に設けられた第一絶縁膜２２と、第一絶縁膜２２上に設けられた電極パッド１２と、電極パッド１２の形成位置に対応し、半導体基板１０および第一絶縁膜２２に形成された貫通孔Ｈ３と、貫通孔Ｈ３の少なくとも側面に設けられた第二絶縁膜２３と、第二絶縁膜２３と電極パッド１２とを覆うように設けられた下地膜２４と、下地膜２４の内側で、貫通孔Ｈ３に埋め込まれた導電材料からなる貫通電極３０と、を具備した半導体装置１００において、貫通孔Ｈ３の側面と電極パッド１２の裏面との角部２３ａに、第二絶縁膜２３がフィレット状に形成されている。 （もっと読む）

【課題】貫通電極の形成過程で、余分な酸化膜を確実に除去する。
【解決手段】貫通電極を形成するビアホール２５の内面に酸化膜２６を形成した後、Ｃｕ膜２８を埋め込む。第１層間絶縁膜２２の上に形成された余分なＣｕ膜２８をＣＭＰ法による研磨で除去するときに、酸化膜２６も研磨されて膜厚が薄くなる。膜厚が薄くなった酸化膜２６Ｂをハードマスクとして第１層間絶縁膜１４に配線溝を形成する。このとき、酸化膜２６Ｂの膜厚が薄くなる。配線溝に導電材を埋め込んだ後、余分な導電材を研磨によって除去する。このとき、残りの酸化膜２６Ｂが全て研磨により除去される。 （もっと読む）

【課題】多孔性低誘電率絶縁膜のトレンチおよびビア内にカバレージ良くライニング層を形成する半導体装置の製造方法を提供する。
【解決手段】第１パルス期間に供給される第１反応物と、第２パルス期間に供給される第２反応物とを利用する原子層堆積（ＡＬＤ）プロセスにより成膜する。まずシーリング層を低コンフォマリティーを有する条件で成膜し、ポアをブロックする。この後、接着層を高いコンフォマリティーを有する条件で成膜する。 （もっと読む）

【課題】ワイヤがＣｕワイヤであっても、ボンディング時の衝撃による金属のスプラッシュを抑制する。
【解決手段】半導体装置は、電極パッド１０３を有する半導体チップと、電極パッド１０３にボンディングされたワイヤ（例えばＣｕワイヤ１０５）と、を有している。電極パッド１０３において、ワイヤがボンディングされている領域の少なくとも表層はルテニウム又は酸化ルテニウムにより構成され、その表層の膜厚は２０ｎｍ以上である。 （もっと読む）

【課題】配線幅若しくは配線間隔の縮小に伴い、加工限界の制約を受けるために微細な配線形成が困難になりつつある。
【解決手段】絶縁層（第１の絶縁層１２及び第２の絶縁層１３）に溝１５を形成し、導体膜（バリア膜１６及び金属膜１７）を溝１５を埋設しない膜厚で形成し、続いて導体膜をエッチバックすることで溝１５の側壁にサイドウォール状の配線１８を形成することで、配線幅は導体膜の膜厚で制御できるために加工限界の制約を受けず、配線抵抗は配線高さを高くすることにより所定の配線抵抗を維持することができる。 （もっと読む）

【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第１導電型の第１電界効果トランジスタを第１基板に設ける。そして、第１導電型と異なる第２導電型の第２電界効果トランジスタを第２基板に設ける。そして、第１基板と第２基板とのそれぞれを対面させて貼り合わせる。そして、第１電界効果トランジスタと第２電界効果トランジスタとの間を電気的に接続させる。 （もっと読む）

【課題】 ２層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第１及び第２のコンタクトプラグが設けられる。前記第１のコンタクトプラグに接する第１のビットラインが設けられ、前記第２のコンタクトプラグ上には第２のビットラインが設けられる。前記第１のコンタクトプラグは、前記第１のビットラインの上面と接し、かつ前記第２のビットラインと電気的に絶縁しており、前記第２のビットラインの底面の高さは、前記第１のビットラインの上面よりも高い。 （もっと読む）

【課題】プラグ形成時に位置ずれが発生しても水分や不純物が溜まる窪みが発生することがなく、微細化しても長期間にわたる信頼性を確保できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１の絶縁膜１２１の上に形成された強誘電体キャパシタ１３１と、強誘電体キャパシタ１３１を覆う第２の絶縁膜３１１及びエッチングストッパ膜３１２と、エッチングストッパ膜３１２の上面からトランジスタＴの不純物領域に到達する第１のコンタクトホール内に導電体材料を充填して形成された第１のプラグ３１３と、エッチングストッパ膜の上に形成された第３の絶縁膜３１４と、第３の絶縁膜３１４の上面から第１のプラグに到達する第２のコンタクトホール内に導電体材料を充填して形成された第２のプラグ３１５とを有する。 （もっと読む）

【課題】Ｃｕめっきを用いることなくＰＶＤのみでトレンチまたはホールＣｕを埋め込んでＣｕ配線を形成すること。
【解決手段】ウエハＷに形成されたトレンチ２０３を有する層間絶縁膜２０２の全面にバリア膜２０４を形成する工程と、バリア膜２０４の上にＲｕ膜２０５を形成する工程と、Ｒｕ膜２０５の上にＰＶＤによりＣｕがマイグレーションする条件でトレンチ２０３内に第１のＣｕ膜２０６を形成する工程と、第１のＣｕ膜２０６の上に、第１のＣｕ膜２０６よりも大きな成膜速度でＰＶＤにより第２のＣｕ膜２０７を形成する工程と、ＣＭＰにより全面を研磨する工程とを有する。 （もっと読む）

【課題】立体的な集積に適した、電磁妨害耐性に優れる半導体チップを提供する。また、その半導体チップを用いた、高い電磁妨害耐性と高い処理能力を両立する半導体装置を提供する。
【解決手段】能動素子もしくは受動素子と、それらの素子を電気的に接続する配線部を備えた半導体チップについて、配線部を被覆するように導電性薄膜を設ける。この導電性薄膜は配線部に対して、不要電磁波を遮蔽するシールドとして働くので、半導体チップの電磁妨害耐性が向上する。また、この半導体チップを三次元集積半導体装置に組み込むことで、隣接するチップをフェイス・トゥ・フェイス接続した場合でも、チップ間のクロストークを遮断できる。 （もっと読む）

【課題】段差を有する膜構造を高精度にエッチングするプラズマ処理装置またはドライエッチング方法を提供する。
【解決手段】真空容器１０７と、この真空容器内部の処理室内に配置されその上面にエッチング対象のウェハ１１２が載せられる下部電極１１３と、下部電極１１３にバイアス電位を形成するための高周波電力を供給するバイアス印加装置１１８，１２０と、前記処理室内に反応性ガスを導入するガス供給手段１１１と、前記処理室内にプラズマを生成するための電界を供給する電界供給手段１０１〜１０３と、前記高周波電力により前記ウェハ１１２に入射する前記プラズマ中のイオンのエネルギーの分布を調節する調節装置１２７とを備えたプラズマ処理装置。 （もっと読む）

【課題】バリアメタル膜とＣｕ膜との密着性を向上する。
【解決手段】基板上に、スパッタ法によりバリアメタル膜としてＴｉ膜又はＴａ膜を形成し、このバリアメタル膜上にスパッタ法により窒化物膜を形成し、この窒化物膜の上にＣＶＤ法によりＣｕ膜を形成した後、１００〜４００℃でアニール処理を行う。このようにＣｕ膜を形成することにより、バリアメタル膜とＣｕ膜との密着性が向上する。 （もっと読む）

【課題】素子基板に絶縁膜を成膜した際にフッ素が混入しても、電界効果型トランジスターに特性異常が発生することを防止することのできる電気光学装置の製造方法を提供すること。
【解決手段】素子基板１０にシリコン酸化膜からなる絶縁膜１２を成膜する第１絶縁膜成膜工程の後、画素トランジスター３０（電界効果型トランジスター）の半導体層１ａを形成する半導体層形成工程を行う前に、絶縁膜１２に水素を導入する第１絶縁膜水素導入工程を行う。また、シリコン酸化膜からなる層間絶縁膜４１を形成する第２絶縁膜成膜工程の後、層間絶縁膜４１に対して水素の導入を行う第２絶縁膜水素導入工程を行う。このため、絶縁膜１２や層間絶縁膜４１にフッ素が混入していた場合でも、かかるフッ素は、水素と結合してフッ化水素として放出される。 （もっと読む）

【課題】デュアルダマシン法を用いて層間絶縁膜内にＣｕ配線を形成する際、硬度が低い層間絶縁膜および硬度が高い層間絶縁膜のそれぞれに形成されたビアホール内に配線材料を良好に埋め込むことができるようにする。
【解決手段】第２層間絶縁膜１７には、配線溝３０ａとビアホール２８ａとが形成されている。また、ビアホール２８ａの開口部には、第２層間絶縁膜１７を斜め下方に後退（リセス）させることによって、テーパ状の断面形状を有するリセス部３１が形成されている。これにより、ビアホール２８ａの開口部の直径は、開口部よりも下方の領域の直径に比べて大きくなり、ビアホール２８ａの直径が微細な場合であっても、ビアホール２８ａの内部に配線材料を良好に埋め込むことができる。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いたＣＭＩＳ型半導体集積回路において、短チャネル長、且つ狭チャネル幅のデバイス領域では、ソースドレイン領域の活性化アニールによって、高誘電率ゲート絶縁膜とシリコン系基板部との界面膜であるＩＬの膜厚が増加することによって、閾値電圧の絶対値が増加するという問題がある。
【解決手段】本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 （もっと読む）

【課題】 金属部材の表面に、再現性よくバリア膜を形成する技術が望まれている。
【解決手段】 基板の上に、下部バリア膜を形成する。下部バリア膜の上にシード膜を形成する。シード膜の一部の領域上に、導電部材を形成する。導電部材をエッチングマスクとして、シード膜をエッチングし、導電部材の形成されていない領域において、下部バリア膜を露出させる。下部バリア膜の表面には堆積しない条件で、導電部材の表面に選択的に上部バリア膜を成長させる。上部バリア膜をエッチングマスクとして、下部バリア膜をエッチングする。 （もっと読む）

【課題】高集積化を図ることができる半導体装置及びその製造方法を提供することである。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、相互に平行に延びる複数本の積層体であって、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた絶縁膜と、を有する積層体と、前記ゲート電極の上端部の側面を覆い、前記ゲート電極における前記ゲート絶縁膜に接する部分の側面は覆わない絶縁側壁と、前記半導体基板上に設けられ、前記積層体を覆う層間絶縁膜と、前記層間絶縁膜内における前記積層体の相互間に設けられ、前記半導体基板に接続されたコンタクトと、を備える。 （もっと読む）

【課題】 より信頼性の高いＣｕ−Ｃｕ接合界面を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１を、第１の配線１８を含む第１半導体部１０と、第１半導体部１０と貼り合わせて設けられ、第１の配線１８と電気的に接合された第２の配線２８を含む第２半導体部２０とを備える構成とする。さらに、半導体装置１は、酸素に対して水素よりも反応し易い金属材料と酸素とが反応して生成された金属酸化物１７ｂを備える。そして、この金属酸化物１７ｂを、第１の配線１８及び第２の配線２８の接合界面Ｓｊ、並びに、第１の配線１８及び第２の配線２８の少なくとも一方の内部を含む領域に拡散させた構成とする。 （もっと読む）