半導体装置、および、その製造方法
【課題】製造効率の向上、コストダウン、信頼性の向上を実現する。
【解決手段】第1導電型の第1電界効果トランジスタを第1基板に設ける。そして、第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける。そして、第1基板と第2基板とのそれぞれを対面させて貼り合わせる。そして、第1電界効果トランジスタと第2電界効果トランジスタとの間を電気的に接続させる。
【解決手段】第1導電型の第1電界効果トランジスタを第1基板に設ける。そして、第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける。そして、第1基板と第2基板とのそれぞれを対面させて貼り合わせる。そして、第1電界効果トランジスタと第2電界効果トランジスタとの間を電気的に接続させる。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、半導体装置、および、その製造方法に関する。特に、異なる基板に形成された複数の電界効果トランジスタ(FET:Field effect transistor)を含み、両者が電気的に接続されている、半導体装置、および、その製造方法に関する。
【背景技術】
【0002】
半導体装置においては、ムーアのスケーリング則に従って、FETなどの半導体素子のサイズが縮小され、処理スピードや消費電力などの特性について向上されていた。しかし、半導体装置においては、更なるサイズの縮小化および高性能化に伴って、素子間をいかに効率良く接続するかが重要になってきている。
【0003】
特に、複数の基板を重ねて集積度を向上させるために複数の基板を積層させた3次元構造の半導体装置については様々な素子間接続法が検討されている。また、性能向上等の目的で、同一の基板に同一のプロセスで形成できないトランジスタを集積化する場合など、基板を積層化する要請は増大している。
【0004】
このような場合が増える背景として、例えば、ショートチャネル効果などの要因により、性能の向上が困難になってきていることを挙げることができる。
この困難を打開するために、例えば、チャネル領域に応力を印加して歪みを生じさせることで、キャリア移動度を向上させ、オン電流を上げることが提案されている。
【0005】
具体的には、FETをストレスライナー(Stress Liner)層で被覆することによって、チャネル領域に歪みを生じさせることが知られている。ここでは、n型MOS(Metal Oxide Semiconductor)FETについて、引っ張り応力を与えるストレスライナー層を用いることで、電子移動度を向上させている。一方、p型MOSFETについては、圧縮応力を与えるストレスライナー層を用いることで、正孔(ホール)移動度を向上させている(たとえば、非特許文献1,特許文献1参照)。
【0006】
また、半導体基板と異なる格子定数のエピタキシャル層を用いて、一対のソース・ドレイン領域について形成することで、チャネル領域に歪みを与えることが提案されている。たとえば、n型MOSFETにおいては、たとえば、SiCなどのように引っ張り応力を与える材料を用いて一対のソース・ドレイン領域を形成する。一方、p型MOSFETにおいては、SiGeなどのように圧縮応力を与える材料を用いて一対のソース・ドレイン領域を形成する(たとえば、特許文献2参照)。
【0007】
また、半導体においてキャリア移動度が高い結晶方位面にチャネル領域を設けるようにFETを形成することが知られている。たとえば、n型MOSFETにおいては、(100)面をチャネル領域とするように形成することで、電子移動度を向上させている。一方で、p型MOSFETにおいては、たとえば、(110)面をチャネル領域とするように形成することで、正孔(ホール)移動度を向上させている(たとえば、非特許文献2,特許文献3参照)。
【0008】
上記の他に、ゲート絶縁膜の薄膜化に伴って、ゲート・リーク電流が生じて、消費電力が増加するなどの不具合が発生する場合がある。
【0009】
この不具合を防止するために、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて、ゲート絶縁膜を形成することが提案されている。たとえば、HfSiONなどをhigh−k材料として用いて、ゲート絶縁膜を形成する。high−k材料でゲート絶縁膜を形成した場合には、その特長を発揮させるために、ゲート電極をポリシリコンでなく、金属材料で形成している。ここでは、FETの閾値電圧Vthの制御のため、n型MOSFETとp型MOSFETとのそれぞれのゲート電極について適切な仕事関数になるように、互いを異なる金属材料で形成している。具体的には、n型MOSFETの場合には、ゲート電極の仕事関数が伝導帯の端に位置するような金属を用いて、ゲート電極を形成している。一方で、p型MOSFETの場合には、ゲート電極の仕事関数が価電子帯の端に位置するような金属を用いて、ゲート電極を形成している(たとえば、非特許文献3,特許文献4参照)。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】H.S.Yang,et al.,”Dual Stress Liner for High Performance sub−45nm Gate Length SOI CMOS Manufacturing”,IEDM Tech. Dig.,p.1075,2004
【非特許文献2】M.Yang,et al.,”High performance CMOS Fabricated on Hybrid Substrate With Different Crystal OrientatIOn”,IEDM,P.453〜456,2003
【非特許文献3】L.Witters et al.,”8Å Tinv Gate−First Dual Channel Technology Achieving Low−Vt High Performance”,IEEE,2010
【特許文献】
【0011】
【特許文献1】特開2010−205951号公報(段落[0030],[0031]など)
【特許文献2】特開2006−203091号公報(段落[0076],図7など)
【特許文献3】特開2007−194337号公報(段落[0003]など)
【特許文献4】特開2005−285809号公報(段落[0002],[0134],[0139]など)
【発明の概要】
【発明が解決しようとする課題】
【0012】
上記のように、n型MOSFETとp型MOSFETとのそれぞれは、特性を向上させるために、互いに異なる材料を用いる必要がある。
【0013】
このため、CMOS(Complementary Metal Oxide Semiconductor)の製造にて、n型MOSFETとp型MOSFETとを同一基板に形成する場合には、両者の特性を向上させるために、個別に形成する必要が生ずる。たとえば、一方の導電型のMOSFETを半導体基板に形成後に、他方の導電型のMOSFETを、それと同一の半導体基板に形成する。よって、工程数が増加して製造効率が低下すると共に、製造のコストアップが生ずる場合がある。
【0014】
たとえば、n型MOSFETとp型MOSFETとのそれぞれのキャリア移動度を向上させるために、同一基板上に異なる結晶方位面を設ける場合には、その異なる結晶方位面の層を、その基板に貼り合わせるプロセスが必要になる。また、n型MOSFETとp型MOSFETとを同一基板上において作り分ける際に、高度な結晶成長技術が必要になる場合がある(非特許文献2参照)。
【0015】
また、先に設けた一方のFETが、他方のFETにおいてゲート絶縁膜を形成する場合や、イオン注入後のアニール処理の実施の場合のように、高温な条件下に曝されて、その特性の劣化が生じ、装置の信頼性が低下する場合がある。特に、45nm node世代以降のFETでは、このような不具合の発生が顕在化する(非特許文献3参照)。
【0016】
したがって、本技術は、製造効率の向上、コストダウン、信頼性の向上が可能な、半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【0017】
本技術の半導体装置は、第1電界効果トランジスタが設けられている第1基板と、第2電界効果トランジスタが設けられている第2基板とを有し、前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている。
【0018】
本技術の半導体装置の製造方法は、第1導電型の第1電界効果トランジスタを第1基板に設ける工程と、前記第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける工程と、前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続構造を、前記第1基板と前記第2基板のそれぞれに予め形成する工程と、前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせ、当該基板の貼り合わせによって、前記接続構造を介して前記第1電界効果トランジスタと前記第2電界効果トランジスタとを電気的に接続する工程とを有する。
【0019】
本技術では、例えば第1導電型の第1電界効果トランジスタを第1基板に設ける。そして、例えば、第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける。そして、第1基板と第2基板とのそれぞれを対面させて貼り合わせる。このとき両基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされる。
特に本技術の製造方法では、この基板貼り合わせ時に、予め各基板に形成しておいた接続構造を介して、第1電界効果トランジスタと第2電界効果トランジスタとが電気的に接続される。
【発明の効果】
【0020】
本技術によれば、製造効率の向上、コストダウン、信頼性の向上が可能な、半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【0021】
【図1】図1は、実施形態1において、半導体装置の要部を示す図である。
【図2】図2は、実施形態1において、半導体装置の要部を示す図である。
【図3】図3は、実施形態1において、半導体装置の要部を示す図である。
【図4】図4は、実施形態1において、半導体装置の要部を示す図である。
【図5】図5は、実施形態1において、半導体装置の要部を示す図である。
【図6】図6は、実施形態1において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【図7】図7は、実施形態1において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【図8】図8は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図9】図9は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図10】図10は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図11】図11は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図12】図12は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図13】図13は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図14】図14は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図15】図15は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図16】図16は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図17】図17は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図18】図18は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図19】図19は、実施形態2において、半導体装置の製造方法の要部を示す図である。
【図20】図20は、実施形態3において、半導体装置の要部を示す図である。
【図21】図21は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図22】図22は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図23】図23は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図24】図24は、実施形態4において、半導体装置の要部を示す図である。
【図25】図25は、実施形態5において、半導体装置の要部を示す図である。
【図26】図26は、実施形態5において、半導体装置の要部を示す図である。
【図27】図27は、実施形態5において、半導体装置の要部を示す図である。
【図28】図28は、実施形態6において、半導体装置の要部を示す図である。
【図29】図29は、実施形態6において、半導体装置の要部を示す図である。
【図30】図30は、実施形態6において、半導体装置の要部を示す図である。
【図31】図31は、実施形態7において、半導体装置の要部を示す図である。
【図32】図32は、実施形態7において、半導体装置の要部を示す図である。
【図33】図33は、実施形態7において、半導体装置の要部を示す図である。
【図34】図34は、実施形態8において、半導体装置の要部を示す図である。
【図35】図35は、実施形態8において、半導体装置の要部を示す図である。
【図36】図36は、実施形態8において、半導体装置の要部を示す図である。
【図37】図37は、実施形態8において、半導体装置の要部を示す図である。
【図38】図38は、実施形態9において、半導体装置の要部を示す図である。
【図39】図38は、実施形態10において、半導体装置の要部を示す図である。
【図40】図40は、実施形態10において、半導体装置の要部を示す図である。
【図41】図41は、実施形態10において、半導体装置の要部を示す図である。
【図42】図42は、実施形態10において、半導体装置の要部を示す図である。
【図43】図43は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図44】図44は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図45】図45は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図46】図46は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図47】図47は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図48】図48は、実施形態11において、半導体装置の要部を示す図である。
【図49】図49は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図50】図50は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図51】図51は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図52】図52は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図53】図53は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図54】図54は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図55】図55は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図56】図56は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図57】図57は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図58】図58は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図59】図59は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図60】図60は、実施形態13において、半導体装置の要部を示す図である。
【図61】図61は、実施形態13において、半導体装置の要部を示す図である。
【図62】図62は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【図63】図63は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【図64】図64は、実施形態14において、半導体装置の製造方法の要部を示す図である。
【図65】図65は、実施形態14において、半導体装置の構造および製造方法の要部を示す図である。
【図66】図66は、実施形態14のバリエーション、その1を示す図である。
【図67】図67は、実施形態14のバリエーション、その2を示す図である。
【図68】図68は、実施形態14のバリエーション、その3を示す図である。
【図69】図69は、変形例1の要部を示す図である。
【図70】図70は、変形例1の要部を示す図である。
【図71】図71は、変形例2の要部を示す図である。
【図72】図72は、変形形態において、n型MOSFETのゲート電極を示す断面図である。
【発明を実施するための形態】
【0022】
本技術の実施形態について、図面を参照して説明する。
【0023】
なお、説明は、下記の順序で行う。
1.実施形態1(nFETとpFETとを異なる基板に設けて貼り合せる場合)
2.実施形態2(ビアを一括で形成する場合)
3.実施形態3(接合部分の層間絶縁膜がlow−k材料の場合)
4.実施形態4(下部の基板の素子分離部がSTIでない場合)
5.実施形態5(シェア・ビアを用いる場合)
6.実施形態6(ゲートの長手方向がnFETとpFETとの間で直交する場合)
7.実施形態7(ゲートの長手方向がnFETとpFETとの間で45°に交差する場合)
8.実施形態8(NANDの場合)
9.実施形態9(NORの場合)
10.実施形態10(配線層の直接結合の場合)
11.実施形態11(フルシリサイド化されたソース・ドレイン領域をもつ場合)
12.実施形態12(配線層の直接結合においてチャネル方向が平行の場合と直交する場合)
13.実施形態13(finFETの場合)
14.実施形態14(3層以上の多層基板積層の場合)
15.変形例(化合物半導体を用いる場合など)
【0024】
<1.実施形態1>
[A]装置構成
図1〜図5は、実施形態1において、半導体装置の要部を示す図である。
【0025】
図1は、半導体装置の回路構成を示す回路図である。
【0026】
図2は、半導体装置の要部を示す図である。なお、図2は、2つの基板を重ねた概略的な平面図であり、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0027】
図3〜図5は、半導体装置の要部を示す断面図である。ここで、図3は、図2のX11−X12部分の断面を示している。図4は、図2のX21−X22部分の断面を示している。図5は、図2のX31−X32部分の断面を示している。各図においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。
【0028】
図1〜図5に示すように、半導体装置1は、n型MOSFET111Nとp型MOSFET211Pとを含むCMOS回路を有する。なお、図2においては、p型MOSFET211Pについてドットを付して示しており、n型MOSFET111Nについては、ドットを付して示していない。
【0029】
図1に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pが、たとえば、CMOSインバータ回路(NOT回路)を構成するように、電気的に接続されている。つまり、半導体装置1は、入力信号がハイの場合には出力信号がローであり、入力信号がローの場合には出力信号がハイになるように、n型MOSFET111Nとp型MOSFET211Pとが電気的に接続されている。
【0030】
具体的には、n型MOSFET111Nとp型MOSFET211Pは、図1に示すように、ゲートが、互いに電気的に接続されていると共に、入力端子(In)に電気的に接続されている。
【0031】
また、n型MOSFET111Nのソースと、p型MOSFET211Pのドレインが電気的に接続されていると共に、出力端子(Out)が電気的に接続されている。
【0032】
そして、n型MOSFET111Nのソースがグランド(GND)に電気的に接続されている。また、p型MOSFET211Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。
【0033】
図2に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pは、互いが対面するように配置されている。ここで「MOSFETが互いが対面する」とは、ゲート電極のチャネル側と反対側の面(上面)が互いに向き合うことを言う。
【0034】
図3〜図5に示すように、半導体装置1は、第1基板101と第2基板201とを含む。第1基板101と第2基板201が対面している。n型MOSFET111Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている。そして、p型MOSFET211Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている。
【0035】
そして、図3〜図5に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)には、多層配線層310が設けられている。詳細については後述するが、多層配線層310中に設けられた複数の配線(321Hなど)を介して、n型MOSFET111Nとp型MOSFET211Pが、電気的に接続されている。
【0036】
図6は、実施形態1において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図7は、実施形態1において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0037】
図6,図7においては、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。これと共に、n型MOSFET111Nおよびp型MOSFET211Pの上方において、多層配線層310を構成する複数の配線の一部(最下部のもの)について、太い破線で示している。
【0038】
図6に示すように、n型MOSFET111Nは、ゲート電極111Gと、一対のソース・ドレイン領域111A,111Bとを含む。
【0039】
また、図7に示すように、p型MOSFET211Pは、ゲート電極211Gと、一対のソース・ドレイン領域211A,211Bとを含む。
【0040】
各部の詳細について、順次、説明する。
【0041】
[A−1]第1基板101について
第1基板101は、たとえば、単結晶シリコン半導体からなる(100)基板である。
【0042】
第1基板101においては、図3〜図5に示すように、第2基板201に対面する面(上面)側に、n型MOSFET111Nが設けられている。
【0043】
n型MOSFET111Nは、図3などに示すように、LDD構造である。n型MOSFET111Nは、電子移動度が高くなるように、たとえば、チャネル方向が、第1基板101の(100)面において、<110>方位へ向くように設けられている。なお、本開示技術で「チャネル方向」とは、チャネル電流が流れる方向、もしくはソース・ドレイン領域の離間方向を言う。
【0044】
図3などに示すように、n型MOSFET111Nは、第1基板101において素子分離層110で区画された領域内に設けられている。
【0045】
ここでは、素子分離層110は、たとえば、STI(Shallow Trench IsolatIOn)構造になるように設けられている。具体的には、第1基板101の面(xy面)においてn型MOSFET111Nを形成する領域を区画するように、第1基板101の面にトレンチ(図示無し)を形成する。その後、たとえば、シリコン酸化物などの絶縁体を、そのトレンチ(図示無し)に埋め込むことによって、素子分離層110が形成される。
【0046】
n型MOSFET111Nのうち、ゲート電極111Gは、図3などに示すように、第1基板101の面(xy面)において、ゲート絶縁膜111Zを介して、凸状に突き出るように設けられている。ゲート電極111Gは、第1基板101の面(xy面)に対して垂直な面(yz面)における断面が、矩形状になるように設けられている。
【0047】
また、ゲート電極111Gは、図6に示すように、第1基板101の面(xy面)において、長手方向がy方向へ沿うように延在している。
【0048】
ここでは、ゲート絶縁膜111Zは、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて形成されている。そして、ゲート電極111Gは、仕事関数が伝導帯の端に位置するような金属材料を用いて形成されている。
【0049】
そして、ゲート電極111Gの両側部には、絶縁膜Z1を介してサイドウォールSW1が設けられている。サイドウォールSW1は、たとえば、SiNなどの絶縁材料を用いて形成されている。絶縁膜Z1は、ゲート電極111Gの側面と、第1基板101の上面においてゲート電極111Gの両側部に近接する部分とを被覆するように設けられている。絶縁膜Z1は、たとえば、SiO2などの絶縁材料を用いて形成されている。
【0050】
n型MOSFET111Nのうち、一対のソース・ドレイン領域111A,111Bは、図3などに示すように、第1基板101において、ゲート電極111Gが設けられたチャネル領域の部分を挟むように設けられている。
【0051】
一対のソース・ドレイン領域111A,111Bは、図3などに示すように、低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとを有する。低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとのそれぞれは、n型の不純物がドープされている。
【0052】
低濃度不純物領域111AL,111BLは、図3などに示すように、第1基板101の上面側において、絶縁膜Z1とサイドウォールSW1とが設けられた部分の下部に設けられている。低濃度不純物領域111AL,111BLは、いわゆるエクステンション領域であり、一対で、チャネル領域を挟むように設けられている。
【0053】
高濃度不純物領域111AH,111BHは、図3などに示すように、第1基板101の上面側において、絶縁膜Z1とサイドウォールSW1が設けられた部分の両側部に設けられている。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLを介して、一対でチャネル領域を挟むように設けられている。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLよりも不純物の濃度が高く、かつ、深い位置まで形成されている。
【0054】
高濃度不純物領域111AH,111BHは、たとえば、第1基板101に凹部を形成後、その凹部から結晶をエピタキシャル成長させることで形成されている。たとえば、第1基板101と格子定数が異なる材料であって、チャネル領域に引っ張り応力を与えて電子移動度が向上するように設けられている。
【0055】
第1基板101においては、図3〜図5に示すように、ストレスライナー層121が設けられている。
【0056】
ストレスライナー層121は、図3などに示すように、第1基板101においてn型MOSFET111Nが設けられた上面を被覆するように設けられている。ここでは、n型MOSFET111Nの電子移動度を向上させるために、チャネル領域に引っ張り応力を与える材料を用いて、ストレスライナー層121を形成している。また、このストレスライナー層121は、エッチングストッパー層として機能するように構成されている。つまり、ストレスライナー層121は、CESL(Contact Etch Stop Liner)層である。
【0057】
第1基板101においては、図3〜図5に示すように、平坦化膜131が設けられている。平坦化膜131は、図3などに示すように、第1基板101においてストレスライナー層121の上面を被覆して平坦になるように設けられている。
【0058】
第1基板101においては、図3〜図5に示すように、複数の配線層111HA,111HB,111HGが設けられている。複数の配線層111HA,111HB,111HGは、図3〜図5に示すように、平坦化膜131の上面に設けられている。
なお、本開示技術で「配線層」および「配線」は、ライン形状を特定する呼称ではなく、多層配線層内で同一の導電層を加工して形成される層を言う。従って、ライン形状に限らず、正方形、矩形、その他、平面形状は何でもよい。
【0059】
配線層111HAは、図3に示すように、平坦化膜131を貫通するコンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。具体的には、配線層111HAは、一方のソース・ドレイン領域111Aのうち、高濃度不純物領域111AHに接続している。そして、図6に示すように、配線層111HAは、一方のソース・ドレイン領域111Aの上方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HAは、長手方向がy方向に沿うように形成されている。そして、配線層111HAは、y方向において延在する部分の上端から、x方向において外側へ延在する部分を含むように形成されている。
【0060】
配線層111HBは、図3に示すように、平坦化膜131を貫通するコンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。具体的には、配線層111HBは、他方のソース・ドレイン領域111Bのうち、高濃度不純物領域111BHに接続するように設けられている。そして、図6に示すように、配線層111HBは、他方のソース・ドレイン領域111Bの上方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HBは、長手方向がy方向に沿うように形成されている。そして、配線層111HBは、y方向において延在する部分の下端から、x方向において外側へ延在する部分を含むように形成されている。
【0061】
配線層111HGは、図4に示すように、平坦化膜131を貫通するコンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。そして、図6に示すように、配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HGは、長手方向がx方向に沿うように形成されている。
【0062】
そして、図3〜図5に示すように、複数の配線層111HA,111HB,111HGは、複数の層間絶縁膜132,151によって被覆されている。
【0063】
平坦化膜131、複数の層間絶縁膜132,151は、たとえば、シリコン酸化物、シリコン窒化物などの絶縁材料を用いて形成されている。各配線層111HA,111HB,111HGおよびコンタクトC11は、たとえば、Al,Cuなどの金属材料を用いて形成されている。
【0064】
[A−2]第2基板201について
第2基板201は、たとえば、単結晶シリコン半導体からなる(110)基板である。
【0065】
第2基板201においては、図3〜図5に示すように、p型MOSFET211Pが第1基板101に対面する面(下面)側に設けられている。
【0066】
p型MOSFET211Pは、図3などに示すように、LDD構造である。ここでは、p型MOSFET211Pは、正孔移動度が高くなるように、たとえば、チャネル方向が、第2基板201の(110)面において、<110>方位へ向くように設けられている。
【0067】
図3などに示すように、p型MOSFET211Pは、第2基板201において素子分離層210で区画された領域内に設けられている。
【0068】
ここでは、素子分離層210は、たとえば、STI構造になるように設けられている。具体的には、第2基板201においてp型MOSFET211Pを形成する領域を区画するように、第2基板201の面(xy面)にトレンチ(図示無し)を形成する。その後、たとえば、シリコン酸化物などの絶縁体を、そのトレンチに埋め込むことによって、素子分離層210が形成される。
【0069】
p型MOSFET211Pのうち、ゲート電極211Gは、図3などに示すように、第2基板201の面(xy面)において、ゲート絶縁膜211Zを介して、凸状に突き出るように設けられている。ゲート電極211Gは、第2基板201の面(xy面)に対して垂直な面(yz面)における断面が、矩形状になるように設けられている。
【0070】
また、ゲート電極211Gは、図7に示すように、第2基板201の面(xy面)において、長手方向がy方向へ沿うように延在している。
【0071】
ここでは、ゲート絶縁膜211Zは、高誘電率(high−k)材料を用いて形成されている。そして、ゲート電極211Gは、仕事関数が価電子帯の端に位置するような金属材料を用いて形成されている。
【0072】
そして、ゲート電極211Gの両側部には、絶縁膜Z2を介してサイドウォールSW2が設けられている。サイドウォールSW2は、たとえば、SiNなどの絶縁材料を用いて形成されている。絶縁膜Z2は、ゲート電極211Gの側面と、第2基板201の面においてゲート電極211Gの両側部に近接する部分とを被覆するように設けられている。絶縁膜Z2は、たとえば、SiO2などの絶縁材料を用いて形成されている。
【0073】
p型MOSFET211Pのうち、一対のソース・ドレイン領域211A,211Bは、図3などに示すように、第2基板201において、ゲート電極211Gが設けられたチャネル領域の部分を挟むように設けられている。
【0074】
一対のソース・ドレイン領域211A,211Bは、図3などに示すように、低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとを有する。低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとのそれぞれは、p型の不純物がドープされている。
【0075】
低濃度不純物領域211AL,211BLは、図3などに示すように、第2基板201の下面側において、絶縁膜Z2とサイドウォールSW2とが設けられた部分の上部に設けられている。低濃度不純物領域211AL,211BLは、いわゆるエクステンション領域であり、一対で、チャネル領域を挟むように設けられている。
【0076】
高濃度不純物領域211AH,211BHは、図3などに示すように、第2基板201の下面側において、絶縁膜Z2とサイドウォールSW2が設けられた部分の両側部に設けられている。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLを介して、一対でチャネル領域を挟むように設けられている。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLよりも不純物の濃度が高く、かつ、深い位置まで形成されている。
【0077】
高濃度不純物領域211AH,211BHは、たとえば、第2基板201に凹部を形成後、その凹部から結晶をエピタキシャル成長させることで形成されている。ここでは、たとえば、第2基板201と格子定数が異なる材料であって、チャネル領域に圧縮応力を与えて正孔移動度が向上するように設けられている。
【0078】
第2基板201においては、図3〜図5に示すように、ストレスライナー層221が設けられている。
【0079】
ストレスライナー層221は、図3などに示すように、第2基板201においてp型MOSFET211Pが設けられた面を被覆するように設けられている。ここでは、p型MOSFET211Pの正孔移動度を向上させるために、チャネル領域に圧縮応力を与える材料を用いて、ストレスライナー層221を形成している。また、このストレスライナー層221は、エッチングストッパー層として機能するように構成されている。つまり、ストレスライナー層221は、CESL層である。
【0080】
第2基板201においては、図3〜図5に示すように、平坦化膜231が設けられている。平坦化膜231は、図3などに示すように、第2基板201においてストレスライナー層221を被覆して平坦になるように設けられている。
【0081】
また、第2基板201においては、図3〜図5に示すように、複数の配線層211HA,211HB,211HGが設けられている。複数の配線層211HA,211HB,211HGは、図3〜図5に示すように、平坦化膜231にて第1基板101に対面する側の面(下面)に設けられている。
【0082】
配線層211HAは、図3に示すように、平坦化膜231を貫通するコンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。具体的には、配線層211HAは、一方のソース・ドレイン領域211Aのうち、高濃度不純物領域211AHに接続するように設けられている。そして、図7に示すように、配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0083】
配線層211HBは、図3に示すように、平坦化膜231を貫通するコンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。具体的には、配線層211HBは、他方のソース・ドレイン領域211Bのうち、高濃度不純物領域211BHに接続している。そして、図7に示すように、配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。そして、配線層211HBは、y方向において延在する部分の下端から、x方向において外側へ延在する部分を含むように形成されている。
【0084】
配線層211HGは、図4に示すように、平坦化膜231を貫通するコンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。そして、図7に示すように、配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0085】
そして、図3〜図5に示すように、複数の配線層211HA,211HB,211HGは、複数の層間絶縁膜232,251によって被覆されている。
【0086】
平坦化膜231、複数の層間絶縁膜232,251は、たとえば、シリコン酸化物、シリコン窒化物などの絶縁材料を用いて形成されている。各配線層211HA,211HB,211HGおよびコンタクトC21は、たとえば、Al,Cuなどの金属材料を用いて形成されている。
【0087】
図3〜図5に示すように、第2基板201は、第1基板101に対面している。ここでは、第2基板201は、p型MOSFET211Pが設けられた面が、第1基板101においてn型MOSFET111Nが設けられた面に対面している。つまり、第2基板201に設けられた層間絶縁膜251が、第1基板101に設けられた層間絶縁膜151に対面するように配置されている。
【0088】
そして、第2基板201は、第1基板101に貼り合わされている。ここでは、第2基板201に設けられた層間絶縁膜251が、第1基板101に設けられた層間絶縁膜151に接合されている。
【0089】
本実施形態では、図3〜図5に示すように、n型MOSFET111Nとp型MOSFET211Pとが、第1基板101と第2基板201とが接合された接合面SMを軸にして、対称になるように、各部が設けられている。
【0090】
[A−3]多層配線層310について
多層配線層310は、図3〜図5に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に設けられている。
【0091】
多層配線層310は、複数の絶縁層311〜316と複数の配線(321Hなど)とを含む。たとえば、6層の絶縁層311〜316が、順次、積層されている。複数の配線(321Hなど)は、多層配線層310の内部において積層しており、コンタクト(331Cなど)によって、適宜、電気的に接続されている。
【0092】
多層配線層310は、図4,図5に示すように、n型MOSFET111Nとp型MOSFET211Pとの間を、電気的に接続するように形成されている。
【0093】
具体的には、図4に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HGに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HGに電気的に接続されている。配線層321Hは、図6,図7に示すように、平面形状が、矩形状になるように形成されている。また、図4に示すように、この配線層321Hは、3層目の絶縁層313の上面に設けられた配線層341Hにコンタクト331Cを介して接続されている。そして、配線層341Hは、5層目の絶縁層315の上面に設けられた配線層361Hにコンタクト351Cを介して接続されている。そして、配線層361Hは、入力端子(In)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nのゲート電極111Gとp型MOSFET211Pのゲート電極211Gとの間を電気的に接続すると共に、両者を入力端子(In)に電気的に接続している(図1参照)。
【0094】
そして、図4に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層322Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HAに電気的に接続されている。配線層322Hは、図6に示すように、平面形状が、矩形状になるように形成されている。また、図4に示すように、この配線層322Hは、3層目の絶縁層313の上面に設けられた配線層342Hにコンタクト332Cを介して接続されている。そして、配線層342Hは、5層目の絶縁層315の上面に設けられた配線層362Hにコンタクト352Cを介して接続されている。そして、配線層362Hは、グランド(GND)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nの一方のソース・ドレイン領域111Aを、グランド(GND)に電気的に接続している(図1参照)。
【0095】
そして、図5に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層323Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HBに電気的に接続されている。配線層323Hは、図7に示すように、平面形状が、矩形状になるように形成されている。また、図5に示すように、この配線層323Hは、3層目の絶縁層313の上面に設けられた配線層343Hにコンタクト333Cを介して接続されている。そして、配線層343Hは、5層目の絶縁層315の上面に設けられた配線層363Hにコンタクト353Cを介して接続されている。そして、配線層363Hは、電源電圧の端子(Vdd)に電気的に接続されている。このように、多層配線層310は、p型MOSFET211Pの他方のソース・ドレイン領域211Bを、電源電圧の端子(Vdd)に電気的に接続している(図1参照)。
【0096】
そして、図5に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層324Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HBに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HAに電気的に接続されている。配線層324Hは、図6,図7に示すように、平面形状が、矩形状になるように形成されている。また、図5に示すように、この配線層324Hは、3層目の絶縁層313の上面に設けられた配線層344Hにコンタクト334Cを介して接続されている。そして、配線層344Hは、5層目の絶縁層315の上面に設けられた配線層364Hにコンタクト354Cを介して接続されている。そして、配線層364Hは、出力端子(In)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nの他方のソース・ドレイン領域111Bと、p型MOSFET211Pの一方のソース・ドレイン領域211Aとを互いに電気的に接続している(図1参照)。これと共に、n型MOSFET111Nの他方のソース・ドレイン領域111Bと、p型MOSFET211Pの一方のソース・ドレイン領域211Aとの両者を、出力端子(Out)に電気的に接続している(図1参照)。
【0097】
[B]製造方法
以下より、上記の半導体装置1を製造する製造方法について説明する。
【0098】
図8〜図18は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【0099】
図8は、製造フロー図である。
【0100】
図9〜図18は、図3〜図5と同様に、断面図であり、図8に示す各ステップにおいて形成される断面を示している。ここで、図9〜図13は、図3と同様に、図2のX11−X12部分の断面を示している。図14〜図18は、図4と同様に、図2のX21−X22部分の断面を示している。
【0101】
[B−1]第1基板101にn型MOSFET111Nを形成
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
【0102】
ここでは、図9に示すように、第1基板101の面(上面)において、素子分離層110で区画された領域内に、上記のように、n型MOSFET111Nを形成する。
【0103】
本実施形態では、n型MOSFET111Nについては、たとえば、チャネル方向が第1基板101の(100)面において<110>方位へ向くように設ける。
【0104】
具体的には、最初に、第1基板101の面(上面)に、素子分離層110を形成する。たとえば、深さが150〜200nmになるように第1基板101の面(上面)にトレンチを形成後、そのトレンチをシリコン酸化物で埋め込むことで、素子分離層110を形成する。
【0105】
そして、ゲート絶縁膜111Zを形成後、ゲート電極111Gを形成する。
【0106】
本実施形態では、ゲート絶縁膜111Zについて、高誘電率(high−k)材料を用いて形成する。そして、ゲート電極111Gについては、仕事関数が伝導帯の端に位置するような金属材料を用いて形成する。
たとえば、下記のような条件で、ゲート絶縁膜111Z,ゲート電極111Gを形成することが好適である。
(ゲート絶縁膜111Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極111Gの形成条件)
・下層:Al含有のTiN(Alの含有割合:0.5〜5atm%),厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
【0107】
つぎに、低濃度不純物領域111AL,111BLを形成する。
低濃度不純物領域111AL,111BLについては、たとえば、下記のような条件で形成することが好適である。
(低濃度不純物領域111AL,111BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
【0108】
つぎに、絶縁膜Z1を形成後、サイドウォールSW1を形成する。つぎに、第1基板101の面(上面)において高濃度不純物領域111AH,111BHを形成する部分を、エッチング処理などの処理によって選択的に除去することで、第1基板101の面(上面)に凹部を形成する。そして、その凹部から結晶をエピタキシャル成長させた後に、不純物をイオン注入することで、高濃度不純物領域111AH,111BHを形成する。
【0109】
本実施形態では、第1基板101と格子定数が異なる材料であって、チャネル領域に引っ張り応力を与える材料を用いて、高濃度不純物領域111AH,111BHを形成する。
高濃度不純物領域111AH,111BHについては、たとえば、下記のような条件で形成することが好適である。
(高濃度不純物領域111AH,111BHの形成条件)
・材料:SiC(C濃度が3原子%以下)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
【0110】
そして、活性化アニール処理などの処理を実施して、n型MOSFET111Nを形成する。n型MOSFET111Nの形成後には、第1基板101においてn型MOSFET111Nが設けられた上面を被覆するように、ストレスライナー層121を設ける。ここでは、高濃度不純物領域111AH,111BHの上面にシリサイド層(図示無し)を形成後、n型MOSFET111Nの全体を被覆するように、ストレスライナー層121を設ける。
【0111】
本実施形態では、n型MOSFET111Nのチャネル領域に引っ張り応力を与える材料を用いて、ストレスライナー層121を形成する。
たとえば、下記のような条件で、ストレスライナー層121を形成することが好適である。
(ストレスライナー層121の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
【0112】
そして、第1基板101においてストレスライナー層121の上面を被覆するように、平坦化膜131を設ける。平坦化膜131については、絶縁材料を用いて形成する。
【0113】
そして、その平坦化膜131の上面に、複数の配線層111HA,111HBを設ける。図9では図示をしていないが、図4に示したように、配線層111HGについても、同様に設ける。
【0114】
ここでは、平坦化膜131を貫通するように、コンタクトC11を形成後、複数の配線層111HA,111HB(111HG,図4)を設ける。たとえば、深さが80〜130nmのコンタクトホールを形成した後に、そのコンタクトホールに導電材料を埋め込むことで、コンタクトC11を形成する。そして、たとえば、厚みが75〜100nmになるように、複数の配線層111HA,111HB(111HG,図4)を形成する。なお、コンタクトホールの形成の際には、ストレスライナー層121が、エッチングストッパー層として機能する。
【0115】
その後、複数の配線層111HA,111HB(111HG,図4)を被覆するように、複数の層間絶縁膜132,151を順次設ける。たとえば、厚みが10〜20nm程度のエッチングストッパー層(図示無し)を設けた後に、複数の層間絶縁膜132,151を設ける。層間絶縁膜151については、たとえば、20〜50nm程度の厚みになるように形成する。
【0116】
[B−2]第2基板201にp型MOSFET211Pを形成
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
【0117】
ここでは、図10に示すように、第2基板201の面(上面)において、素子分離層210で区画された領域内に、上記のように、p型MOSFET211Pを形成する。
【0118】
本実施形態では、p型MOSFET211Pについては、たとえば、チャネル方向が第2基板201の(110)面において<110>方位へ向くように設ける。
【0119】
具体的には、最初に、第2基板201の面(上面)に、素子分離層210を形成する。たとえば、深さが150〜200nmになるように第2基板201の面(上面)にトレンチを形成後、そのトレンチをシリコン酸化物で埋め込むことで、素子分離層210を形成する。
【0120】
そして、ゲート絶縁膜211Zを形成後、ゲート電極211Gを形成する。
【0121】
本実施形態では、ゲート絶縁膜211Zについて、高誘電率(high−k)材料を用いて形成する。そして、ゲート電極211Gについては、仕事関数が価電子帯の端に位置するような金属材料を用いて形成する。
【0122】
たとえば、下記のような条件で、ゲート絶縁膜211Z,ゲート電極211Gを形成することが好適である。
(ゲート絶縁膜211Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極211Gの形成条件)
・下層:Al無しのTiN,厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
【0123】
つぎに、低濃度不純物領域211AL,211BLを形成する。
【0124】
たとえば、下記のような条件で、低濃度不純物領域211AL,211BLを形成することが好適である。
(低濃度不純物領域211AL,211BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
【0125】
つぎに、絶縁膜Z2を形成後、サイドウォールSW2を形成する。つぎに、第2基板201の面(上面)において高濃度不純物領域211AH,211BHを形成する部分を、エッチング処理などの処理によって選択的に除去することで、第2基板201の面(上面)に凹部を形成する。そして、その凹部から結晶をエピタキシャル成長させた後に、不純物をイオン注入することで、高濃度不純物領域211AH,211BHを形成する。
【0126】
本実施形態では、第2基板201と格子定数が異なる材料であって、チャネル領域に圧縮応力を与える材料を用いて、高濃度不純物領域211AH,211BHを形成する。
【0127】
たとえば、下記のような条件で、高濃度不純物領域211AH,211BHを形成することが好適である。
(高濃度不純物領域211AH,211BHの形成条件)
・材料:SiGe(Ge濃度:10〜45atm%)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
【0128】
そして、活性化アニール処理などの処理を実施して、p型MOSFET211Pを形成する。p型MOSFET211Pの形成後には、第2基板201においてp型MOSFET211Pが設けられた上面を被覆するように、ストレスライナー層221を設ける。ここでは、高濃度不純物領域211AH,211BHの上面にシリサイド層(図示無し)を形成後、p型MOSFET211Pの全体を被覆するように、ストレスライナー層121を設ける。
【0129】
本実施形態では、p型MOSFET211Pのチャネル領域に圧縮応力を与える材料を用いて、ストレスライナー層221を形成する。
【0130】
たとえば、下記のような条件で、ストレスライナー層221を形成することが好適である。
(ストレスライナー層221の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
【0131】
そして、第2基板201においてストレスライナー層221の上面を被覆するように、平坦化膜231を設ける。平坦化膜231については、絶縁材料を用いて形成する。
【0132】
そして、その平坦化膜231の上面に、複数の配線層211HA,211HBを設ける。図10では図示をしていないが、図4に示したように、配線層211HGについても、同様に設ける。ここでは、平坦化膜231を貫通するように、コンタクトC21を形成後、複数の配線層211HA,211HB(211HG,図4)を設ける。たとえば、深さが80〜130nmのコンタクトホールを形成した後に、そのコンタクトホールに導電材料を埋め込むことで、コンタクトC21を形成する。そして、たとえば、厚みが75〜100nmになるように、複数の配線層211HA,211HB(211HG,図4)を形成する。なお、コンタクトホールの形成の際には、ストレスライナー層221が、エッチングストッパー層として機能する。
【0133】
その後、複数の配線層211HA,211HB(211HG,図4)を被覆するように、複数の層間絶縁膜232,251を順次設ける。たとえば、厚みが10〜20nm程度のエッチングストッパー層(図示無し)を設けた後に、複数の層間絶縁膜232,251を設ける。層間絶縁膜251については、たとえば、20〜50nm程度の厚みになるように形成する。
【0134】
本実施形態においては、第1基板101に設けた層間絶縁膜151と同様な材料を用いて、層間絶縁膜251を形成する。なお、第1基板101に設けた層間絶縁膜151と異なる材料で、層間絶縁膜251を形成しても良い。
【0135】
[B−3]第1基板101と第2基板201との貼り合わせ
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
【0136】
ここでは、図11に示すように、第1基板101と第2基板201とを対面させて、両者を貼り合わせる。
【0137】
具体的には、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とを対面させる。つまり、第2基板201を反転して、第1基板101に対面させる。
【0138】
そして、第1基板101に設けられた層間絶縁膜151と、第2基板201に設けられた層間絶縁膜251とを接触させて、接合させる。
【0139】
たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。すなわち、プラズマで処理した面同士について、脱水縮合反応を利用して接合する。プラズマ接合は、低温環境下(たとえば、400℃以下)において実施されるため、不純物の再分布の発生防止、金属配線の耐熱性等の観点から、装置の信頼性を低下させず、好適である。
【0140】
なお、図示を省略しているが、第1基板101と第2基板201とは、それぞれに設けられたアライメントマーク(図示なし)を用いて高精度に位置合わせが実施された後に、両者が接合される。
【0141】
[B−4]第2基板201の薄膜化
つぎに、図8に示すように、第2基板201を薄膜化する(ST40)。
【0142】
ここでは、図12に示すように、第2基板201において第1基板101に対面する面(下面)とは反対の面(上面)を研磨して除去することで、第2基板201を薄膜化する
【0143】
たとえば、CMP(Chemical Mechanical Polishing)処理の実施によって、第2基板201にてSTI構造の素子分離層210が設けられた部分まで研磨する。
【0144】
[B−5]n型MOSFET111Nとp型MOSFET211Pとを電気的に接続
つぎに、図8に示すように、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する(ST50)。
【0145】
ここでは、図3〜図5に示したように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に、多層配線層310を設けることで、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する。
【0146】
つまり、複数の絶縁層311〜316と複数の配線(321Hなど)とコンタクト(331Cなど)とを含む多層配線層310を設ける。
【0147】
具体的には、図13に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に、1層目の絶縁層311を形成する。本工程では、図14に示すように、図4で示した断面においても、1層目の絶縁層311が形成される。図示を省略しているが、図5で示した断面においても、1層目の絶縁層311が形成される。たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する。
【0148】
そして、図15に示すように、第1基板101に設けられた配線層111HA,HGの面が露出するように、孔V12を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層111HBの面が露出するように、孔V12が形成される。ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V12を形成する部分を除去することで、孔V12を形成する。たとえば、底部側の径が30〜50nmの孔V12を形成する。また、アスペクト比が、たとえば、7.5〜20になるように、孔V12を形成する。
【0149】
そして、図16に示すように、第2基板201に設けられた配線層211HGの上面が露出するように、孔V22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層211HA,211HBの面が露出するように、孔V22が形成される。ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V22を形成する部分を除去することで、孔V22を形成する。たとえば、底部側の径が30〜50nmの孔V22を形成する。また、アスペクト比が、たとえば、5〜13になるように、孔V22を形成する。各孔V12,V22の間が、各孔V12,V22の径よりも広くなるように形成することが好適である。
【0150】
そして、図17に示すように、孔V12,V22の内部に導電材料を埋め込むように、金属膜501を、第2基板201の上面側に成膜する。本工程では、図示を省略しているが、図5で示した断面においても、孔V12,V22の内部に導電材料を埋め込むように、金属膜501を、第2基板201の上面側に成膜する。たとえば、Ti,TiNなどのバリアメタル層(図示無し)を設けた後に、Wなどの金属材料をCVD法によって成膜することで、金属膜501を設ける。
このようにして、孔V21,V22に導電材料を埋め込むことによりコンタクトが形成される。なお、本開示技術では、コンタクトのうち、特に基板を貫通するものを「接続ビア」、層間絶縁膜に設けられたものを、単に「コンタクト」と言うことがある。また、孔が形成される対象が基板か層間絶縁膜かを区別しないときも「コンタクト」と言う。
【0151】
そして、図18に示すように、1層目の絶縁層311の上面から金属膜501を除去することで、コンタクトC12,C22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、1層目の絶縁層311の上面から金属膜501を除去することで、コンタクトC12,C22を形成する。たとえば、CMP処理の実施によって、1層目の絶縁層311の上面から金属膜501を除去する。
【0152】
その後、図3〜図5に示したように、多層配線層310を構成する他の絶縁層312〜316と、複数の配線(321Hなど)と、コンタクト(331Cなど)とを形成する。たとえば、ダマシン技術によって、Cuで配線(321Hなど)などを形成する。
【0153】
このようにして、半導体装置1を完成させる。
【0154】
[C]まとめ
以上のように、本実施形態では、n型MOSFET111Nが設けられている第1基板101と、p型MOSFET211Pが設けられている第2基板201とを有する。第1基板101と第2基板201は、互いが対面して貼り合わされている。また、n型MOSFET111Nとp型MOSFET211Pが電気的に接続されている。
【0155】
ここでは、第1基板101において第2基板201に対面する面の側に、n型MOSFET111Nが設けられている。また、第2基板201において第1基板101に対面する面の側に、p型MOSFET211Pが設けられている。そして、n型MOSFET111Nとp型MOSFET211Pは、互いが対向するように設けられている。
【0156】
そして、第2基板201において第1基板101に対面する面に対して反対側の面の側には、配線層321Hなどが設けられている。そして、n型MOSFET111Nとp型MOSFET211Pは、その配線層321Hなどを介して、電気的に接続されている。さらに、第2基板201を貫通してn型MOSFET111Nに電気的に接続するコンタクトC12,C22を有する。そして、n型MOSFET111Nとp型MOSFET211Pは、そのコンタクトC12,C22を介して、電気的に接続されている。
【0157】
このように、本実施形態においては、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。
【0158】
このため、本実施形態では、たとえば、下表に示すように、n型MOSFET111Nと、p型MOSFET211Pとのそれぞれについて互いに異なるものを用いて、特性を向上させることが容易にできる。
【0159】
【表1】
【0160】
具体的には、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとのそれぞれにおいてキャリア移動度が高くなるように、第1基板101と第2基板201とのそれぞれについて、主面の面方位が異なるものを用いることができる。具体的には、n型MOSFET111Nについては、(110)面よりも電子移動度が大きい(100)面に設けることができる。そして、p型MOSFET211Pについては、(100)面よりもホール移動度が大きい(110)面に設けることができる。
【0161】
そして、第1基板101において、n型MOSFET111Nの電子移動度を高めるために、ストレスライナー層121について引張応力を与えるように形成することが容易にできる。また、第2基板201において、p型MOSFET211Pのホール移動度を高めるために、ストレスライナー層121と異なるストレスライナー層221について圧縮応力を与えるように形成することが容易にできる。つまり、応力が異なる各ストレスライナー層121,221について、複雑なプロセスを経ずに、容易に形成することができる。
【0162】
そして、n型MOSFET111Nの電子移動度を高めるために、その一対のソース・ドレイン領域111A,111Bについて、引張応力を与えるSiCなどの材料を用いて形成することが容易にできる。また、p型MOSFET211Pのホール移動度を高めるために、その一対のソース・ドレイン領域211A,211Bについて、圧縮応力を与えるSiGeなどの材料を用いて形成することが容易にできる。つまり、応力の方向が異なる、n型MOSFET111Nの一対のソース・ドレイン領域111A,111Bと、p型MOSFET211Pの一対のソース・ドレイン領域211A,121Bとについて、複雑なプロセスを経ずに容易に形成することができる。
【0163】
そして、n型MOSFET111Nのゲート電極111Gとp型MOSFET211Pのゲート電極211Gとについて、互いに仕事関数が異なる金属材料を用いて容易に形成することができる。たとえば、n型MOSFET111Nのゲート電極111GについてAlを含有するTiNを用いて形成し、p型MOSFET211Pのゲート電極211GについてAlを含有しないTiNを用いて形成することが、複雑なプロセスを経ずに容易にできる。
【0164】
このように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとのそれぞれについて、好適な特性を得るように形成することが容易に実現できる。
【0165】
特に、本実施形態においては、トランジスタの特性に影響を与える活性化アニール処理について、第1基板101と第2基板201とのそれぞれで別個に実施し、貼り合わせ後には、実施しない。このため、不純物の再分布がなく、n型MOSFET111Nとp型MOSFET211Pの双方について、ショートチャネル特性の劣化を防止できる。
【0166】
したがって、本実施形態においては、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0167】
<2.実施形態2>
[A]製造方法
図19は、実施形態2において、半導体装置の製造方法の要部を示す図である。
【0168】
図19は、図4と同様に、図2のX21−X22部分の断面を示している。図19は、実施形態1において、図14に示した工程の後の工程を示す図である。
【0169】
本実施形態においては、実施形態1において、図14で示した工程の後に、図15で示した工程を実施せずに、図19で示した工程を実施する。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0170】
本実施形態においても、実施形態1と同様に、図14に示すように、1層目の絶縁層311が形成される。
【0171】
その後、図19に示すように、第1基板101に設けられた配線層111HA,111HGの面が露出するように、孔V12を形成する。また、これと同時に、第2基板201に設けられた配線層211HGの上面が露出するように、孔V22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層111HBの面が露出するように、孔V12が形成される。また、これと同時に、配線層211HA,211HBの面が露出するように、孔V22が形成される。
【0172】
このように、本実施形態においては、アスペクト比が異なる孔V12,V22のそれぞれを別工程で形成せずに、同一工程において、一括で同時に形成する。
【0173】
ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V12,V22を形成する部分を除去することで、孔V12,V22を形成する。具体的には、ドライエッチング処理において除去する部分と、各配線層(111HAなど)のように残す部分との間のエッチング選択比が大きな条件で、ドライエッチング処理を実施することによって、各孔V12,V22を形成する。
【0174】
この他に、アスペクト比が異なる孔V12,V22のそれぞれを同時に形成するために、第1基板101に設けられた配線層(111HAなど)と、第2基板201に設けられた配線層(211HAなど)とについて、材料の変更や、厚みを調整してもよい。
【0175】
その後、実施形態1の場合と同様な各工程を経て(図17,図18,図3〜図5参照)、半導体装置1を完成させる。
【0176】
[B]まとめ
以上のように、本実施形態においては、実施形態1と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0177】
したがって、本実施形態においても、実施形態1と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0178】
特に、本実施形態では、アスペクト比が異なる孔V12,V22のそれぞれを別工程で形成せずに、同一工程において、一括で同時に形成している。このため、さらに、製造効率を好適に向上できる。
【0179】
<3.実施形態3>
[A]装置構成
図20は、実施形態3において、半導体装置の要部を示す図である。
【0180】
図20は、図3と同様に、図2のX11−X12部分の断面を示している。
【0181】
本実施形態においては、図20に示すように、層間絶縁膜151,251(図3参照)が設けられていない。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0182】
図20に示すように、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とが対面している。
【0183】
ここでは、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とが、直接、接触して対面するように配置されている。そして、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とが、接合されている。
【0184】
本実施形態においては、層間絶縁膜132,232は、シリコン酸化物よりも誘電率が低い低誘電率(low−k)材料を用いて形成されている。
【0185】
[B]製造方法
図21〜図23は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【0186】
図21〜図23は、図20と同様に、断面図である。ここで、図21は、図8に示すステップST10において形成される断面を示している。図22は、図8に示すステップST20において形成される断面を示している。図23は、図8に示すステップST30において形成される断面を示している。
【0187】
[B−1]第1基板101にn型MOSFET111Nを形成
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
【0188】
ここでは、図21に示すように、第1基板101の面(上面)において、素子分離層110で区画された領域内に、実施形態1と同様にして、n型MOSFET111Nを形成する。
【0189】
そして、n型MOSFET111Nの形成後には、実施形態1の場合と同様に、ストレスライナー層121と、平坦化膜131と、複数の配線層111HA,111HB(111HG,図4参照)とを順次設ける。
【0190】
その後、層間絶縁膜132を設ける。本実施形態においては、2層目の層間絶縁膜151(図9参照)については、設けない。
【0191】
本実施形態では、層間絶縁膜132について、低誘電率(low−k)材料を用いて形成する。
【0192】
たとえば、SiOC,SiOCH,SiOF,HSQなどの材料を用いて、層間絶縁膜132を形成する。また、これらのポーラスな膜を、層間絶縁膜132として形成してもよい。その他、有機膜で、層間絶縁膜132を形成しても良い。
【0193】
[B−2]第2基板201にp型MOSFET211Pを形成
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
【0194】
ここでは、図22に示すように、第2基板201の面(上面)において、素子分離層210で区画された領域内に、実施形態1と同様にして、p型MOSFET211Pを形成する。
【0195】
そして、p型MOSFET211Pの形成後には、実施形態1の場合と同様に、ストレスライナー層221と、平坦化膜231と、複数の配線層211HA,211HB(211HG,図4参照)とを順次設ける。
【0196】
その後、層間絶縁膜232を設ける。本実施形態においては、2層目の層間絶縁膜251(図10参照)については、設けない。
【0197】
本実施形態では、層間絶縁膜232について、低誘電率(low−k)材料を用いて形成する。
【0198】
たとえば、第1基板101に設けた層間絶縁膜132と同様な材料を用いて、層間絶縁膜232を形成する。なお、第1基板101に設けた層間絶縁膜132と異なる材料で、層間絶縁膜232を形成しても良い。
【0199】
[B−3]第1基板101と第2基板201との貼り合わせ
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
【0200】
ここでは、図23に示すように、第1基板101と第2基板201とを対面させて、両者を貼り合わせる。
【0201】
具体的には、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とを対面させる。つまり、第2基板201を反転して、第1基板101に対面させる。
【0202】
そして、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とを接触させて、接合させる。
【0203】
たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。なお、層間絶縁膜132,232を構成する材料自身が−OH基を含まない場合には、H2O,H2などを用いたプラズマ処理を、層間絶縁膜132,232に対して実施して、表面に−OH基を導入した後に、接合を実施する。つまり、プラズマ接合時に脱水縮合反応が可能な表面状態になるように、層間絶縁膜132,232を処理する。
【0204】
[B−4]その他の工程
この後、たとえば、実施形態1の場合と同様に、第2基板201について薄膜化する(図8,ST40)。
【0205】
そして、たとえば、実施形態1の場合と同様に、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する(図8,ST50)。ここでは、実施形態2の場合のように、アスペクト比が異なる孔V12,V22のそれぞれを同時に形成しても良い。
【0206】
このようにして、図20に示すように、半導体装置1を完成させる。
【0207】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0208】
したがって、本実施形態においても、実施形態1と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0209】
特に、本実施形態では、第1基板101と第2基板201とそれぞれは、シリコン酸化物よりも誘電率が低いLow−k材料で形成された層間絶縁膜132,232の間が接合されることによって、貼り合わされている。
【0210】
このため、本実施形態では、第1基板101に設けた複数の配線層111HAなどと、第2基板201に設けた複数の配線層211HAなどとの間におけるカップリング容量を低減できるので、装置の信頼性を更に向上できる。
【0211】
<4.実施形態4>
[A]装置構成
図24は、実施形態4において、半導体装置の要部を示す図である。
【0212】
図24は、図20と同様に、図2のX11−X12部分の断面を示している。
【0213】
本実施形態においては、図24に示すように、素子分離層110dが、実施形態3と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態3の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0214】
図24に示すように、本実施形態においては、素子分離層110dが、第1基板101にp型の不純物がドープされた不純物拡散層によって形成されている。
【0215】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0216】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0217】
特に、本実施形態では、素子分離層110dが、STI構造でなく、第1基板101に不純物がドープされた不純物拡散層によって形成されている。よって、簡便なプロセスによって素子分離層110dを形成できるので、さらに製造効率を向上できる。なお、第2基板201においては、コンタクトC12,C22が貫通しているので、素子分離層210を、STI構造のような絶縁体で形成した方が好適である。
【0218】
<5.実施形態5>
[A]装置構成
図25〜図27は、実施形態5において、半導体装置の要部を示す図である。
【0219】
図25は、図3と同様に、図2のX11−X12部分の断面を示している。
【0220】
図26は、図6と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図27は、図7と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。図26,図27においては、上面を示している。
【0221】
本実施形態においては、図25〜図27に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hに接続するコンタクトC212の形状が、実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0222】
図25〜図27に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hには、コンタクトC212が接続するように設けられている。
【0223】
このコンタクトC212は、図5に示すように、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者に電気的に接続するように設けられている。つまり、シェア・ビア(Share Via)を形成する。
【0224】
このコンタクトC212の形成においては、まず、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者の上面が露出するように、孔V212を形成する。その後、その孔V212内を導電材料で埋め込むことで、コンタクトC212を形成する。
【0225】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0226】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0227】
特に、本実施形態においては、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者に電気的に接続するコンタクトC212が設けられている。よって、半導体素子が占有する面積を縮小することができる。
【0228】
<6.実施形態6>
[A]装置構成
図28〜図30は、実施形態6において、半導体装置の要部を示す図である。
【0229】
図28は、半導体装置の上面を示している。
【0230】
図29は、図6と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【0231】
図30は、図7と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0232】
図29,図30は、図6,図7と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。これと共に、n型MOSFET111Nおよびp型MOSFET211Pの上方において、多層配線層310を構成する複数の配線の一部(最下部のもの)について、太い破線で示している。そして、図29に示すn型MOSFETと、図30に示すp型MOSFETとの配置関係について、図28で示している。
【0233】
本実施形態においては、図28〜図30に示すように、n型MOSFET111Nおよびp型MOSFET211Pの構成が、実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0234】
図28〜図30に示すように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとは、互いのチャネル方向が直交するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、直交している。
【0235】
各部の詳細について順次説明する。
【0236】
[A−1]n型MOSFET111Nについて
n型MOSFET111Nは、図29に示すように、ゲート電極111Gの長手方向が、実施形態1(図6参照)の場合と異なり、x方向へ沿うように延在している。
【0237】
そして、図29に示すように、一対のソース・ドレイン領域111A,111Bの長手方向がx方向へ沿うように延在しており、ゲート電極111Gを介して、y方向へ並ぶように設けられている。
【0238】
また、図29に示すように、複数の配線層111HA,111HB,111HGが、n型MOSFET111Nの上方に設けられている。
【0239】
複数の配線層111HA,111HB,111HGのうち、配線層111HAは、図29に示すように、コンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HAは、長手方向がx方向に沿うように形成されている。
【0240】
複数の配線層111HA,111HB,111HGのうち、配線層111HBは、図29に示すように、コンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。配線層111HBは、他方のソース・ドレイン領域111Bの上方において、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HBは、長手方向がx方向に沿うように形成されている。
【0241】
複数の配線層111HA,111HB,111HGのうち、配線層111HGは、図29に示すように、コンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの左端から、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HGは、長手方向がy方向に沿うように形成されている。
【0242】
[A−2]p型MOSFET211Pについて
p型MOSFET211Pは、図30に示すように、ゲート電極111Gの長手方向が、実施形態1(図7参照)の場合と同様に、y方向へ沿うように延在している。
【0243】
そして、図30に示すように、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在しており、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0244】
また、図30に示すように、複数の配線層211HA,211HB,211HGが、p型MOSFET211Pの下方に設けられている。
【0245】
複数の配線層211HA,211HB,211HGのうち、配線層211HAは、図30に示すように、コンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0246】
複数の配線層211HA,211HB,211HGのうち、配線層211HBは、図30に示すように、コンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。
【0247】
複数の配線層211HA,211HB,211HGのうち、配線層211HGは、図30に示すように、コンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0248】
[A−3]多層配線層310(図3から図5参照)を構成する複数の配線層の一部(321Hなどの最下部のもの)について
配線層321Hは、図28〜図30に示すように、コンタクトC12を介して、配線層111HGに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、配線層211HGに電気的に接続されている。配線層321Hは、平面形状が、矩形状になるように形成されている。そして、配線層321Hは、実施形態1と同様に、他の配線とコンタクトとを介して、入力端子(In)に電気的に接続されている。
【0249】
配線層322Hは、図28,図29に示すように、コンタクトC12を介して、配線層111HAに電気的に接続されている。配線層322Hは、平面形状が、矩形状になるように形成されている。そして、配線層322Hは、実施形態1と同様に、他の配線層とコンタクトとを介して、グランド(GND)に電気的に接続されている。
【0250】
配線層323Hは、図28,図30に示すように、コンタクトC22を介して、配線層211HBに電気的に接続されている。配線層323Hは、平面形状が、矩形状になるように形成されている。そして、配線層323Hは、実施形態1と同様に、他の配線とコンタクトとを介して、電源電圧の端子(Vdd)に電気的に接続されている。
【0251】
配線層324Hは、図28〜図30に示すように、コンタクトC12を介して、配線層111HBに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、配線層211HAに電気的に接続されている。配線層324Hは、平面形状が、矩形状になるように形成されている。そして、配線層324Hは、実施形態1と同様に、他の配線とコンタクトとを介して、出力端子(In)に電気的に接続されている。
【0252】
このように、各配線層321H〜324Hは、実施形態1の場合と同様に、n型MOSFET111Nとp型MOSFET211Pとのそれぞれが、CMOSインバータ回路(NOT回路)を構成するように、互いを電気的に接続している。
【0253】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0254】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0255】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が直交するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、直交している。このため、第1基板101に設けた配線層(211HAなど)と、第2基板201に設けた配線層(211HAなど)との間は、実施形態1などの場合よりも、互いに対向する面の面積が小さくなる。よって、両者の間で発生するカップリング容量を低減できるので、遅延などの不具合の発生を防止し、装置の信頼性を更に向上できる。
【0256】
<7.実施形態7>
[A]装置構成
図31〜図33は、実施形態7において、半導体装置の要部を示す図である。
【0257】
図31は、図28と同様に、半導体装置の上面を示している。
【0258】
図32は、図29と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【0259】
図33は、図30と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0260】
図32,図33は、図29,図30と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。そして、図32に示すn型MOSFETと、図33に示すp型MOSFETとの配置関係について、図31で示している。
【0261】
本実施形態においては、図31〜図33に示すように、n型MOSFET111Nおよびp型MOSFET211Pの構成が、実施形態6と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態6の場合と同様である。このため、本実施形態において、実施形態6と重複する個所については、適宜、記載を省略する。
【0262】
図31〜図33に示すように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が直角以外の角度で交差するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、交差している。ここでは、一例として、互いのチャネル方向が直交しておらず、直交した状態に対して45°の角度で傾くように、設けられている。
【0263】
各部の詳細について順次説明する。
【0264】
[A−1]n型MOSFET111Nについて
n型MOSFET111Nは、図32に示すように、ゲート電極111Gの長手方向が、実施形態6(図28参照)の場合と異なり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿うように延在している。
【0265】
そして、図32に示すように、一対のソース・ドレイン領域111A,111Bは、x方向およびy方向に対して、45°の角度で傾いた方向へ沿うように延在しているゲート電極111Gを介して並ぶように設けられている。
【0266】
また、図32に示すように、複数の配線層111HA,111HB,111HGが、n型MOSFET111Nの上方に設けられている。
【0267】
複数の配線層111HA,111HB,111HGのうち、配線層111HAは、図32に示すように、コンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、長手方向が、ゲート電極111Gの長手方向と同じ方向になるように形成されている。つまり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿って延在するように形成されている。
【0268】
複数の配線層111HA,111HB,111HGのうち、配線層111HBは、図32に示すように、コンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。配線層111HBは、他方のソース・ドレイン領域111Bの上方において、長手方向が、ゲート電極111Gの長手方向と同じ方向になるように形成されている。つまり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿って延在するように形成されている。
【0269】
複数の配線層111HA,111HB,111HGのうち、配線層111HGは、図32に示すように、コンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、ゲート電極111Gの長手方向に直交する方向へ延在した部分を含むように形成されている。つまり、配線層111HGの長手方向が、ゲート電極111Gの長手方向に直交する方向に沿うように形成されている。
【0270】
[A−2]p型MOSFET211Pについて
p型MOSFET211Pは、図33に示すように、ゲート電極111Gの長手方向が、実施形態6(図30参照)の場合と同様に、y方向へ沿うように延在している。
【0271】
そして、図33に示すように、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在しており、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0272】
また、図33に示すように、複数の配線層211HA,211HB,211HGが、p型MOSFET211Pの下方に設けられている。
【0273】
複数の配線層211HA,211HB,211HGのうち、配線層211HAは、図33に示すように、コンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0274】
複数の配線層211HA,211HB,211HGのうち、配線層211HBは、図33に示すように、コンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。
【0275】
複数の配線層211HA,211HB,211HGのうち、配線層211HGは、図33に示すように、コンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0276】
[A−3]その他
図31,図32に示すように、n型MOSFET111Nの各部に接続された複数の配線層111HA,111HB,111HGのそれぞれは、実施形態6の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
【0277】
具体的には、図32に示すように、配線層111HGは、入力端子(In)に電気的に接続されている。配線層111HAは、グランド(GND)に電気的に接続されている。配線層111HBは、出力端子(In)に電気的に接続されている。これらの電気的な接続は、実施形態6の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0278】
また、図31,図33に示すように、p型MOSFET211Pの各部に接続された複数の配線層211HA,211HB,211HGのそれぞれは、実施形態6の場合と同様に、コンタクトC22を介して、各部に電気的に接続されている。
【0279】
具体的には、図33に示すように、配線層211HGは、入力端子(In)に電気的に接続されている。配線層211HAは、出力端子(In)に電気的に接続されている。配線層211HBは、電源電圧の端子(Vdd)に電気的に接続されている。これらの電気的な接続は、実施形態6の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0280】
このように、n型MOSFET111Nとp型MOSFET211Pは、実施形態6の場合と同様に、CMOSインバータ回路を構成するように、電気的に接続されている。
【0281】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0282】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0283】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が交差するように設けられている。このため、第1基板101に設けた配線層(211HAなど)と、第2基板201に設けた配線層(211HAなど)とは、実施形態1などの場合よりも、互いに対向する面の面積が小さくなる。よって、両者の間で発生するカップリング容量を低減できるので、遅延などの不具合の発生を防止し、装置の信頼性を更に向上できる。
また、下記の場合には、第1基板101と第2基板201とに予め設けられている各ノッチの間を位置合わせして両者を貼り合わせることで、本実施形態の半導体装置を製造できるため、好適である。
・第1基板101:(100)基板
・nMOSFET111Nのチャネル方向:<110>
・第2基板201:(100)基板
・pMOSFET211Pのチャネル方向:<100>
【0284】
<8.実施形態8>
[A]装置構成
図34〜図37は、実施形態8において、半導体装置の要部を示す図である。
【0285】
図34は、図1と同様に、半導体装置の回路構成を示す回路図である。
【0286】
図35は、図2と同様に、半導体装置の要部を示す斜視図である。図35では、図2の場合と同様に、第2基板201(図3などを参照)に設けたp型MOSFETについてドットを付して示している。第1基板101(図3などを参照)に設けたn型MOSFETについては、ドットを付して示していない。
【0287】
図36は、図6と同様に、半導体装置の一部であって、第1基板101(図3などを参照)に設けたn型MOSFETの上面を示している。
【0288】
図37は、図7と同様に、半導体装置の一部であって、第2基板201(図3などを参照)に設けたp型MOSFETの上面を示している。
【0289】
図36,図37は、図6,図7と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。
【0290】
図34〜図37に示すように、半導体装置1を構成するn型MOSFET111N,112Nと、p型MOSFET211P,212Pとの構成の一部が実施形態1と異なる。ここでは、2つのn型MOSFET111N,112Nと、p型MOSFET211P,212Pとを含む。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、実施形態1と重複する個所については、適宜、記載を省略する。
【0291】
図34に示すように、半導体装置1は、n型MOSFET111N,112Nと、p型MOSFET211P,212Pとを含むCMOS回路を有する。半導体装置1は、n型MOSFET111N,112Nとp型MOSFET211P,212Pとのそれぞれが、CMOS−NAND回路を構成するように電気的に接続されている。つまり、半導体装置1は、第1入力端子(InA)からの入力信号と第2入力端子(InB)からの入力信号との両者がハイの場合には出力信号がローであり、その他の入力信号の組み合わせでは、出力信号がハイになるように構成されている。
【0292】
具体的には、第1のn型MOSFET111Nと、第2のn型MOSFET112Nとが、直列に接続されている。そして、第1のp型MOSFET211Pと、第2のp型MOSFET212Pとが、並列に接続されている。
【0293】
また、第1のn型MOSFET111Nと第1のp型MOSFET211Pとは、ゲートが、互いに電気的に接続されていると共に、第1入力端子(InA)に電気的に接続されている。第2のn型MOSFET112Nと第2のp型MOSFET212Pは、ゲートが、互いに電気的に接続されていると共に、第2入力端子(InB)に電気的に接続されている。
【0294】
また、第1のn型MOSFET111Nのソースと、第1および第2のp型MOSFET211Pのドレインとのそれぞれが、互いに電気的に接続されていると共に、出力端子(Out)が電気的に接続されている。
【0295】
そして、第2のn型MOSFET112Nのドレインがグランド(GND)に電気的に接続されている。また、第1および第2のp型MOSFET211P,212Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。
【0296】
図35に示すように、半導体装置1において、n型MOSFET111N,112Nとp型MOSFET211P,212Pとは、実施形態1の場合と同様に、互いが対面するように配置されている。
【0297】
断面については図示を省略しているが、実施形態1の場合と同様に、各部が設けられている。具体的には、n型MOSFET111N,112Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている(図3〜図5参照)。そして、p型MOSFET211P,212Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている(図3〜図5参照)。
【0298】
また、実施形態1の場合と同様に、多層配線層310が設けられている(図3〜図5参照)。そして、多層配線層310中に設けられた複数の配線(321Hなど)を介して、n型MOSFET111N,112Nとp型MOSFET211P,212Pとが、電気的に接続されている。
【0299】
各部の詳細について、順次、説明する。
【0300】
[A−1]n型MOSFET111N,112Nについて
図36に示すように、第1のn型MOSFET111Nと、第2のn型MOSFET112Nは、x方向に並ぶように設けられている。
【0301】
第1のn型MOSFET111Nと、第2のn型MOSFET112Nは、図36に示すように、ゲート電極111G,112Gの長手方向が、y方向へ沿うように延在している。
【0302】
そして、図36に示すように、第1のn型MOSFET111Nにおいては、一対のソース・ドレイン領域111A,111Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域111Aと、他方のソース・ドレイン領域111Bとが、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0303】
第2のn型MOSFET112Nにおいても同様に、一対のソース・ドレイン領域112A,112Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域112Aと、他方のソース・ドレイン領域112Bとが、ゲート電極112Gを介して、x方向へ並ぶように設けられている。
【0304】
ここでは、第1のn型MOSFET111Nを構成する他方のソース・ドレイン領域111Bと、第2のn型MOSFET112Nを構成する一方のソース・ドレイン領域112Aとが互いに連結して接続するように形成されている。
【0305】
また、図36に示すように、複数の配線層111HA,111HGが、第1のn型MOSFET111Nの上方に設けられている。また、複数の配線層112HB,112HGが、第2のn型MOSFET112Nの上方に設けられている。
【0306】
これらのうち、配線層111HAは、図36に示すように、コンタクトC11を介して、第1のn型MOSFET111Nを構成する一方のソース・ドレイン領域111Aに電気的に接続している。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、y方向に沿って延在した部分を含むように形成されている。
【0307】
配線層111HGは、図36に示すように、コンタクトC11を介して、第1のn型MOSFET111Nを構成するゲート電極111Gに電気的に接続している。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0308】
配線層112HBは、図36に示すように、コンタクトC11を介して、第2のn型MOSFET112Nを構成する他方のソース・ドレイン領域112Bに電気的に接続している。配線層112HBは、他方のソース・ドレイン領域112Bの上方において、y方向に沿って延在した部分を含むように形成されている。
【0309】
配線層112HGは、図36に示すように、コンタクトC11を介して、第2のn型MOSFET112Nを構成するゲート電極112Gに電気的に接続している。配線層112HGは、ゲート電極112Gの上方において、ゲート電極112Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0310】
[A−2]p型MOSFET211Pについて
図37に示すように、第1のp型MOSFET211Pと、第2のp型MOSFET212Pは、x方向に並ぶように設けられている。
【0311】
第1のp型MOSFET211Pと、第2のp型MOSFET212Pは、図37に示すように、ゲート電極211G,212Gの長手方向が、y方向へ沿うように延在している。
【0312】
そして、図37に示すように、第1のp型MOSFET211Pにおいては、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域211Aと、他方のソース・ドレイン領域211Bとが、ゲート電極211Gを介して、x方向へ並ぶように設けられている。
【0313】
第2のp型MOSFET212Pにおいても同様に、一対のソース・ドレイン領域212A,212Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域212Aと、他方のソース・ドレイン領域212Bとが、ゲート電極212Gを介して、x方向へ並ぶように設けられている。
【0314】
ここでは、第1のp型MOSFET211Pを構成する他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pを構成する一方のソース・ドレイン領域212Aとが互いに連結して接続するように形成されている。
【0315】
また、図37に示すように、複数の配線層211HA,211HGが、第1のp型MOSFET211Pの下方に設けられている。また、複数の配線層212HB,212HGが、第2のp型MOSFET212Pの下方に設けられている。この他に、第1のp型MOSFET211Pを構成する他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pを構成する一方のソース・ドレイン領域212Aとの下方に、配線層210Hが設けられている。
【0316】
これらのうち、配線層211HAは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pを構成する一方のソース・ドレイン領域211Aに電気的に接続している。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。
【0317】
配線層211HGは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pを構成するゲート電極211Gに電気的に接続している。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0318】
配線層212HBは、図37に示すように、コンタクトC21を介して、第2のp型MOSFET212Pを構成する他方のソース・ドレイン領域212Bに電気的に接続している。配線層212HBは、他方のソース・ドレイン領域212Bの下方において、y方向に沿って延在した部分を含むように形成されている。
【0319】
配線層212HGは、図37に示すように、コンタクトC21を介して、第2のp型MOSFET212Pを構成するゲート電極212Gに電気的に接続している。配線層212HGは、ゲート電極212Gの下方において、ゲート電極212Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0320】
配線層210Hは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pの他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pの一方のソース・ドレイン領域212Aとに電気的に接続している。配線層210Hは、y方向に沿って延在した部分を含むように形成されている。
【0321】
[A−3]その他
図35,図36に示すように、n型MOSFET111N,112Nの各部に接続された複数の配線層111HA,111HG,112HB,112HGのそれぞれは、実施形態1の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
【0322】
具体的には、図36に示すように、配線層111HGは、第1の入力端子(InA)に電気的に接続されている。配線層111HAは、出力端子(Out)に電気的に接続されている。配線層112HGは、第2の入力端子(InB)に電気的に接続されている。配線層112HBは、グランド(GRN)に電気的に接続されている。これらの電気的な接続は、実施形態1の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0323】
図35,図37に示すように、p型MOSFET211P,212Pの各部に接続された複数の配線層211HA,211HG,212HB,212HG,210Hは、実施形態1の場合と同様に、コンタクトC22を介して、各部に電気的に接続されている。
【0324】
具体的には、図37に示すように、配線層211HGは、第1の入力端子(InA)に電気的に接続されている。配線層211HAは、電源電圧の端子(Vdd)に電気的に接続されている。配線層212HGは、第2の入力端子(InB)に電気的に接続されている。配線層212HBは、電源電圧の端子(Vdd)に電気的に接続されている。これらの電気的な接続は、実施形態1の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0325】
[B]まとめ
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pとは、NAND回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
【0326】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0327】
<9.実施形態9>
[A]装置構成
図38は、実施形態9において、半導体装置の要部を示す図である。
【0328】
図38は、半導体装置の回路構成を示す回路図である。
【0329】
図38に示すように、半導体装置1の回路構成が実施形態8と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態8の場合と同様である。このため、本実施形態において、実施形態1と重複する個所については、適宜、記載を省略する。
【0330】
図38に示すように、半導体装置1は、n型MOSFET111N,112Nとp型MOSFET211P,212Pとのそれぞれが、CMOS−NOR回路を構成するように電気的に接続されている。つまり、半導体装置1は、第1入力端子(InA)からの入力信号と第2入力端子(InB)からの入力信号との両者がローの場合には出力信号がハイであり、その他の入力信号の組み合わせでは、出力信号がローになるように構成されている。
【0331】
具体的には、第1のn型MOSFET111Nと、第2のn型MOSFET112Nとが並列に接続されている。そして、第1のp型MOSFET211Pと、第2のp型MOSFET212Pとが、直列に接続されている。
【0332】
そして、第1のn型MOSFET111Nと第1のp型MOSFET211Pは、ゲートが電気的に接続されていると共に、第1入力端子(InA)に電気的に接続されている。また、第2のn型MOSFET112Nと第2のp型MOSFET212Pは、ゲートが互いに電気的に接続されていると共に、第2入力端子(InB)に電気的に接続されている。
【0333】
そして、第1のp型MOSFET211Pのドレインと、第1および第2のn型MOSFET111N,112Nのドレインは、電気的に接続されていると共に、出力端子(Out)に電気的に接続されている。
【0334】
そして、第2のp型MOSFET212Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。また、第1および第2のn型MOSFET111N,112Nのソースが、グランド(GND)に電気的に接続されている。
【0335】
上面などについては図示を省略しているが、図35〜図37に示した半導体装置1において、各MOSFETを反対の導電型にすることで、本実施形態の半導体装置1を構成することができる。
【0336】
[B]まとめ
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pは、NOR回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
【0337】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0338】
以上に記述した実施形態1〜9の共通した特徴は、以下の通りである。
「第1基板に形成された第1電界効果トランジスタと、第2基板に形成した第2電界効果トランジスタとを、第2基板において第1基板と反対の側に設けられた多層配線層中の配線層を用いて電気的に接続する。」
【0339】
以下の実施形態10以降には、「第1基板に形成された第1電界効果トランジスタと、第2基板に形成した第2電界効果トランジスタとを、基板貼り合わせ面側の配線層同士を直接接合して電気的に接続する」場合の実施形態を記述する。
【0340】
<10.実施形態10>
図39は、半導体装置の要部を示す図である。なお、図39は、2つの基板を重ねた概略的な平面図であり、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0341】
図40は、半導体装置の要部を示す断面図である。ここで、図40は、図39のX41−X42部分の断面を示している。図39と図40の対応関係においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。また、図39および図40に示す半導体装置1の要部は、図1のCMOSインバータ回路を実現するものである。CMOSインバータ回路については、図1を用いて説明したので、ここでの説明は省略する。
【0342】
図39および図40に示すように、半導体装置1は、n型MOSFET111Nとp型MOSFET211Pとを含むCMOS回路を有する。なお、図39においては、p型MOSFET211Pでのみ使用される構成(チャネル領域、配線層およびゲート電極)についてドットを付して示している。これに対し、n型MOSFET111Nについては、ドットを付して示していない。
【0343】
図39に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pは、互いが対面するように配置されている。ここでFETに関して「互いが対面する」とは、ゲート電極のチャネル側と反対側の面(上面)が互いに向き合うことを言う。
【0344】
図40に示すように、半導体装置1は、第1基板101と第2基板201とを含む。第1基板101と第2基板201が対面している。
n型MOSFET111Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている。そして、p型MOSFET211Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている。第1基板101と第2基板201とは、MOSFETが形成された側同士が貼り合わされている。
【0345】
なお、図39に示すn型MOSFETの平坦化膜131より基板側の構造は実施形態1〜9と同様であり、ここでの説明は省略する。同様に、p型MOSFETの平坦化膜231より基板側の構造は実施形態1〜9と同様であり、ここでの説明は省略する。
【0346】
図40に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)には、多層配線層310が設けられている。多層配線層310は、図40に現れているCMOSインバータ回路を、図示していない他の回路や素子と相互接続するグローバル配線群を形成する。図40に示す多層配線層310は、5層構造であり、実施形態1〜9における3層構造と異なる。但し、多層配線層の層数は任意であり、配線層(322H,342H,…)とコンタクト(332C,352C,…)とを、交互に配置する構造は共通する。従って、多層配線層310の詳しい説明は、ここでは省略する。
【0347】
本実施形態において、n型MOSFET111Nとp型MOSFET211Pとは、実施形態1等と異なり、多層配線層310中に設けられた配線を経由する経路のみで互いに接続されているわけではない。詳細については後述するが、「第1基板および第2基板に設けた配線層(トランジスタ接続配線層)同士の直接接合」が本実施形態の特徴的な事項である。本実施形態において、より厳密には、この配線層の直接接合によるトランジスタ間の相互接続が行われ、さらに多層配線層310を経由した相互接続がなされている。
【0348】
ここでトランジスタ接続配線層は、第1基板、第2基板の各基板の形成時に積層された配線群であり、CMOSインバータ回路内のノード間を内部接続するのに用いられている。この意味で、トランジスタ接続配線層は「ローカル配線層」の一種である。
【0349】
図41は、実施形態10において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図42は、実施形態10において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0350】
図39,図41,図42においては、n型MOSFET111Nおよびp型MOSFET211Pを接続するため、ローカル配線層として各基板に予め形成されるものについては、ゲート電極と同様な細い実線で示している。但し、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。また、多層配線層310(グローバル配線層)の一部の層(最下部のもの)については、太い破線で示している。
【0351】
[A−1]n型MOSFET111Nについて
図41に示すように、n型MOSFET111Nは、ゲート電極111Gを含む。
ゲート電極111Gは、図40に示すように、平坦化膜131内に形成されたコンタクトC11を介して、トランジスタ接続配線層(配線層111HG)に接続されている。
図41においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極111Gのy方向の一方端部に、コンタクトC11が形成されている。配線層111HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC11を介してゲート電極111Gに接続されている。
【0352】
図41に示すように、一対のソース・ドレイン領域(111AH,111BH)に一部が重なるように、一対のトランジスタ接続配線層(配線層111HAと111HB)が配置されている。配線層111HAは、配線層111HBより長手方向の寸法が短い矩形部分を有する。
より詳細に、配線層111HAは、上記矩形部分がy方向の正側からy方向の負側に延びて、ソース・ドレイン領域111AHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層111HBは、y方向の負側から正側に延び、ソース・ドレイン領域111BHのy方向正側端の手前まで延びている。
【0353】
配線層111HAはGND(ソース)側の配線層であり、配線層111HBは出力(ドレイン)側の配線層である。
図40,図41に示すように、配線層111HAは、ソース・ドレイン領域111AHに対しコンタクトC11を介して接続されている。同様に、配線層111HBは、ソース・ドレイン領域111BHに対しコンタクトC11を介して接続されている。
【0354】
[A−2]p型MOSFET211Pについて
図42に示すように、p型MOSFET211Pはゲート電極211Gを含む。
ゲート電極211Gは、図40に示す平坦化膜231内に形成されたコンタクトC21を介して、トランジスタ接続配線層(配線層211HG)に接続されている。
図42においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極211Gのy方向の一方端部に、コンタクトC21が形成されている。配線層211HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC21を介してゲート電極211Gに接続されている。
【0355】
図42に示すように、一対のソース・ドレイン領域(211AH,211BH)に一部が重なるように、一対のトランジスタ接続配線層(配線層211HAと211HB)が配置されている。配線層211HBは、配線層211HAより長手方向の寸法が短い矩形部分を有する。
より詳細に、配線層211HBは、上記矩形部分がy方向の負側からy方向の正側に延びて、ソース・ドレイン領域211BHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層211HAは、y方向の負側から正側に延び、ソース・ドレイン領域211AHのy方向正側端の手前まで延びている。
【0356】
配線層211HBはVdd(ソース)側の配線層であり、配線層211HAは出力(ドレイン)側の配線層である。
図40,図42に示すように、配線層211HAは、ソース・ドレイン領域211AHに対しコンタクトC21を介して接続されている。同様に、配線層211HBは、ソース・ドレイン領域211BHに対しコンタクトC21を介して接続されている。
【0357】
[A−3]配線層の直接接合
図40に示すように、出力(ドレイン)側の配線層111HBと211HAとが直接接合されている。
また、ゲート側の配線層111HGと211HGとが直接接合されている。
なお、図40に示すソース側の配線層111HAと211HBは断面では接触しているように見えるが、実際は、図39のように、平面視で離れて形成されているため「直接接合」はしていない。
また、図40おいて、「直接接合」される配線層は、各基板の第1層目の配線層が望ましいが、第2層目以降の配線層でも構わない。
【0358】
本実施形態では、このように、第1基板101のFETの少なくとも1つの端子(ゲート電極またはソース・ドレイン領域)が、コンタクトを介して基板を貼り合わせる面に設けられた配線層に接続されている。また、第2基板201のFETの少なくとも1つの端子が、コンタクトを介して基板を貼り合わせる面に設けられた配線層に接続されている。そして、対応する配線層(トランジスタ接続配線層)同士が、貼り合わせ時に直接接合される。
【0359】
なお、「直接接合」とは、コンタクトを介在させないで配線層同士が直接接合されているという程度の意味であり、例えば、接合時の直列抵抗を低減するために、接合面の表面処理により薄い低抵抗化層を形成し、この薄い低抵抗化層を介して接合することは許容される。
【0360】
また、直接接合される配線層は、トランジスタに最も近い第1層目の配線層が望ましいが、第2層目以降でもよい。つまり、「トランジスタ接続配線層」とは、各基板に形成された配線構造において、トランジスタに電気的に接続されている配線層を意味する。
【0361】
第1基板101側の配線層111HBおよび111HGと、第2基板201側の配線層211HAおよび211HGとは、異なる導電材料であってもよいが、同じ導電材料が望ましい。
接合する導電材料としては、銅と銅(Cu to Cu)、アルミニウムとアルミニウム(Al to Al)を好適に例示できる。また、銅またはアルミニウムに他の金属、例えばタンタル(Ta)、チタン(Ti)またはタングステン(W)等を含有させたものを用いてもよい。
配線層は単層に限らず2層以上に積層された構造でもよい。
【0362】
[A−4]多層配線層310(図39から図42参照)を構成する複数の配線層の一部(321Hなどの最下部のもの)について
図39〜図41に示すように、配線層211HBに対し、平坦化膜231を貫通するコンタクトC21が接続されている。また、第2基板201の素子分離層210に形成された接続ビアP21がコンタクトC21端面上に接続されている。配線層211HBは、コンタクトC21と接続ビアP21とによって、上層の配線層322Hに接続されている。
【0363】
同様に、配線層211HAは、コンタクトC21と接続ビアP21とによって、上層の配線層321Hに接続されている。
同様に、配線層211HGは、コンタクトC21と接続ビアP21とによって、上層の配線層322Gに接続されている。
図40には現れていないが、配線層322H等と同一階層に配線層322S(図39,図41参照)が設けられている。配線層111HAは、コンタクトC21と接続ビアP21とによって、上層の配線層322Sに接続されている。
【0364】
なお、コンタクトC21と接続ビアP21は、1本の接続ビアとしてもよいが、高アスペクトの基板貫通型のビアを形成する必要がないことから、コンタクトC21と接続ビアP21との連結構造が望ましい。但し、後述するように、第2基板201をSOI構造として基板厚が薄くした場合には、1本の接続ビアで、直接接合された配線層から多層配線層310の最下層の配線層までを接続しても構わない。
【0365】
[B]製造方法
図43〜図47は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【0366】
図43(A)はp型MOSFET211Pが形成された第2基板201を示し、図43(B)はn型MOSFET111Nが形成された第1基板101を示す。
図43は、図40と同様に、図39のX41−X42部分の断面を示している。
【0367】
図43は、実施形態1における図9と図10に対応する図であり、図9と図10の説明と同様な方法で、平坦化膜131または231に、コンタクトC11またはC21を形成するまでの工程を行う。
【0368】
このときのコンタクト形成工程において、図43(A)に示す第2基板201側には、第1基板101より多くコンタクトC21を予め形成しておく。第1基板101と第2基板201で同様に形成するコンタクトは、図39において中央の大きな四角の内のソース・ドレイン領域上のC11やC21である。一方、第1基板101に比べると第2基板201で、より多く形成するコンタクトC21は、図39において太線で囲む上層の配線層位置に対応する4箇所のコンタクトC21である。
【0369】
次に、ダマシン配線プロセスによって、直接接合用の配線層(211HA,211HB等)を第2基板201の平坦化膜231上に形成する。同様に、ダマシン配線プロセスによって、直接接合用の配線層(111HA,111HB)を第1基板101の平坦化膜131上に形成する。
ダマシン配線プロセスでは、平坦化膜131または231上に形成した層間絶縁膜に対し、その厚さ方向を貫く開口を形成し、この開口に導電材料を埋め込んで表面から研削、研磨して表面を平坦化する。これにより、導電材料が開口部ごとに分離されて各配線層となる。
【0370】
次に、図44に示すように、第2基板201を上下反転させて、直接接合用の配線層同士を接触させて、第2基板201を第1基板101に貼り合わせる。接合面に薄い導電膜や導電剤を介在させてもよい。良好な接合のために、適度な加熱、加圧、プラズマ印加、高周波振動印加等は適宜、行い得る。
【0371】
貼り合わせ後の状態を、図45に示す。第1基板101側の配線層111HBが、第2基板201側の配線層211HAと低抵抗で接触し、両者の電気的接続がなされる。また、第1基板101側の配線層111HGが、第2基板201側の配線層211HGと低抵抗で接触し、両者の電気的接続がなされる。
【0372】
続いて、図46に示すように、第2基板201を裏面から研削、研磨し基板を薄層化する。化学的機械研磨(CMP)等では、素子分離層210がストッパになり得る。なお、素子分離層をSTIで形成する場合にはトレンチ内の底に研磨のストッパ膜を予め形成してから絶縁物でトレンチ内を埋め込むと、この研磨のストッパ膜が露出した時点で研磨を精度よく停止することができる。
【0373】
次に、図47に示すように、研磨し終えた面上に、たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する。
そして、絶縁層311の表面から、薄膜化した第2基板201を厚さ方向に貫通する孔を形成する。この貫通孔は、図39に太い破線により示す上層の配線層が形成される位置に対応した4箇所設ける(符号P21の箇所)。この貫通孔は、下層のコンタクトC21の頭部が露出するように、一回り大きくすることが望ましい。従って、貫通孔は、アスペクト比が比較的小さく、形成が容易である。
形成した貫通孔を導電性の半導体材料または金属材料で埋め込み、余分な材料を除去すれば基板貫通型の接続ビアP21が得られる。
【0374】
形成した接続ビアP21と適宜接続を取りながら、多層配線層310における第1層目の配線層を形成する。これにより、図39に太い破線で示す4つの配線層(322G,321H,322H等)が得られる。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
【0375】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0376】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0377】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、そのトランジスタ接続配線層が直接接合されていることから、以下の利点がある。
【0378】
実施形態1等のように、n型MOSFET111Nとp型MOSFET211Pのそれぞれから、高アスペクト比のコンタクトで多層配線層310に接続させる場合、2本のコンタクトがペアで必要になるため、その分、面積が大きくなる。
これに対し、本実施形態では、直接接合後は基本的に1本のコンタクトで上層の多層配線層310へ接続すればよく、1本分のコンタクト配置スペースを削減できる。この1本分のコンタクト配置スペースの削減は、ゲートドレインで達成されるため、インバータ回路では2本分のスペース削減が可能である。
【0379】
なお、図40では2本のコンタクトC21がペアで配置されているように見えるが、これは、図39のように断面を複雑な折れ線(X41−X42)に沿ったものとしたためである。図39に示されているように、ドレイン側のコンタクトは配置スペースに余裕があるため2個のコンタクトをy方向にほぼ直線上に並ぶように配置している。ただし、この2個のコンタクトはx方向には1個分のコンタクトスペースしか占めていないため、面積は、実施形態1より削減できる。
【0380】
また、直接接合の他の利点は、回路特性の向上および安定が得られることである。
特に、インバータ回路などのようにゲート同士を回路的に接続する必要がある回路に、本技術が好適に適用できる。この適用によって、インバータの入力特性が向上し、安定する。また、インバータの場合、p型MOSFETとn型MOSFETが差動で動作するため、MOSFETにできるだけ近い箇所でドレイン同士を接続して出力ノードとした方が、動作が安定しやすい。また、入力、出力ともに配線遅延抑制による特性向上も図れる。
インバータは、すべての論理回路の基本であり膨大な数が使用されるため、集積回路(半導体装置)全体では大きな効果が見込める。
【0381】
<11.実施形態11>
[A]装置構成
図48は、実施形態11において、半導体装置の要部を示す図である。
【0382】
図48は、図40と同様に、図39のX41−X42部分の断面を示している。
【0383】
本実施形態においては、上述した実施形態1〜10と比較すると、MOSFETのソース・ドレイン領域の構造と材質が異なる。
図48に示す断面構造では、第1基板101に形成されたn型MOSFET111Nと第2基板201に形成されたp型MOSFET211Pの双方において、ソース・ドレイン領域がFUSI(Full Silliside)構造となっている。n型MOSFET111Nにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「111AF,111BF」により示す。p型MOSFET211Pにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「211AF,211BF」により示す。
【0384】
FUSI構造のソース・ドレイン領域は、シリコン半導体領域を内部まで完全にシリサイド化して形成される。
図48においては、FUSI構造の採用にともなって、特に上層側の第2基板201においてSOI構造とすることが望ましい。この場合、フルシリサイド化されたソース・ドレイン領域は、上面と下面でコンタクトが取れるため、接続が容易であり面積縮小に寄与できる。
【0385】
フルシリサイド化されたソース・ドレイン領域(211AF,211BF)上には、絶縁層311が形成され、必要な箇所にコンタクトC31が形成されている。コンタクトC31は、銅やタングステン等の金属製のコンタクトが好適である。
コンタクトC31が適宜形成された絶縁層311上に、多層配線層310(図40参照)の最下層をなす配線層321Hおよび322Hが形成されている。
【0386】
配線層322Hは、電源電圧Vddを付与する配線層であり、p型MOSFET211Pのソースとして機能するフルシリサイド化されたソース・ドレイン領域211BFに対し、コンタクトC31を介して接続されている。また、配線層321Hは、出力(Out)となるため、p型MOSFET211Pのドレインとして機能するフルシリサイド化されたソース・ドレイン領域211AFに対し、コンタクトC31を介して接続されている。
なお、接続ビアP21は、図48では現れていないGND電位付与のために用い得る。接続ビアP21は、さらには、後述する基板の多層化で、ある基板内の素子には接続しないで単に縦配線として通過する中継ビアとして機能し得る。
【0387】
本実施形態は、この点、および、これに関連する点を除き、実施形態10の場合と同様である。このため、本実施形態において、実施形態10と重複する個所については、適宜、記載を省略する。
また、フルシリサイド化の技術は、実施形態10に示す基板貼り合わせ時の配線による直接接合との組み合わせに限らず、実施形態1〜9との組み合わせも可能である。
【0388】
[B]製造方法
図49〜図52は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【0389】
図49(A)はp型MOSFET211Pが形成された第2基板201を示し、図49(B)はn型MOSFET111Nが形成された第1基板101を示す。
図49は、図40と同様に、図39のX41−X42部分の断面を示している。
【0390】
図49は、実施形態1において、図9と図10に対応する図であり、図9と図10の説明と同様な方法で、平坦化膜131または231に、コンタクトC11またはC21を形成するまでの工程を行う。
【0391】
但し、ソース・ドレイン領域の形成が実施形態1等と異なる。
本実施形態では、フルシリサイド化されたソース・ドレイン領域(111AF,111BF)を第1基板101に形成する。また、フルシリサイド化されたソース・ドレイン領域(211AF,211BF)を第2基板201に形成する。
【0392】
例えば、素子分離層(110または210)を形成後に、マスク層(絶縁膜)でチャネルが形成される領域を覆い、マスク層から露出した基板領域上とマスク層上に高融点金属を積層させる。マスク層を形成したまま加熱によりマスク層で覆われていない基板領域を合金化する。このとき、高融点金属に接するシリコン領域(基板領域)が厚さ方向において完全に合金化するまで加熱する。素子分離層やマスク層に覆われた部分では合金化がされず、高融点金属に接するシリコン領域(基板領域)のみが合金化され、これによりフルシリサイド化されたソース・ドレイン領域が形成される。
その後、実施形態1等と同様な方法により、MOSFETを完成させ、平坦化膜(131または231)を形成し、コンタクト(C11またはC21)を形成して表面を平坦化する。
【0393】
このときのコンタクト形成工程において、図49(A)に示す第2基板201側には、第1基板101より多くコンタクトC21を予め形成しておく。第1基板101と第2基板201で同様に形成するコンタクトは、図39において中央の大きな四角の内のソース・ドレイン領域上のC11やC21である。一方、第1基板101に比べると第2基板201で、より多く形成するコンタクトC21は、図39において太線で囲む上層の配線層位置に対応する4箇所のコンタクトC21である。
【0394】
次に、ダマシン配線プロセスを用いた実施形態10と同様な方法によって、直接接合用の配線層(211HA,211HB)を第2基板201の平坦化膜231上に形成する。同様に、直接接合用の配線層(111HA,111HB)を第1基板101の平坦化膜131上に形成する。
【0395】
次に、図50に示すように、第2基板201を上下反転させて、直接接合用の配線層同士を接触させて、第2基板201を第1基板101に貼り合わせる。接合面に薄い導電膜や導電剤を介在させてもよい。良好な接合のために、適度な加熱、加圧、高周波振動印加等は適宜、行い得る。
【0396】
基板貼り合わせによって、第1基板101側の配線層111HBが、第2基板201側の0配線層211HAと低抵抗で接触し、両者の電気的接続がなされる。また、第1基板101側の配線層111HGが、第2基板201側の0配線層211HGと低抵抗で接触し、両者の電気的接続がなされる。
【0397】
続いて、図51に示すように、第2基板201を裏面から研削、研磨し基板を薄層化する。化学的機械研磨(CMP)等では、素子分離層210またはフルシリサイド化されたソース・ドレイン領域がストッパになり得る。なお、素子分離層をSTIで形成する場合にはトレンチ内の底に研磨のストッパ膜を予め形成してから絶縁物でトレンチ内を埋め込むと、この研磨のストッパ膜が露出した時点で研磨を、さらに精度よく停止することができる。
【0398】
次に、図52に示す研磨後の状態から、研磨し終えた面上に、たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する(図48参照)。
そして、絶縁層311の表面から、フルシリサイド化されたソース・ドレイン領域に達する孔を形成し、金属材料で孔を埋め込んでコンタクトC31を形成する。
また、必要に応じて、接続ビアP21を同時に形成する。これらのコンタクトC31および接続ビアP21の形成は、アスペクト比が比較的小さく、形成が容易である。
【0399】
形成したコンタクトC31(および接続ビアP21)と適宜接続を取りながら、多層配線層310における第1層目の配線層を形成する。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
【0400】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0401】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0402】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、そのトランジスタ接続配線層が直接接合されていることから、実施形態10で述べた種々の利点がある。この直接接合の利点は、既に述べたのでここでは省略する。
【0403】
本実施形態では、ソース・ドレイン領域をフルシリサイド化したことにより、さらなる以下の利点がある。
p型MOSFET211PをFUSI構造にすることで、多層配線層310の最下層の配線層と、p型MOSFET211Pとの接続を、フルシリサイド化されたソース・ドレイン領域上のコンタクトC31でとることができる。
【0404】
例えば図39を参照して、この利点を述べる。図39に示す実施形態10の場合、例えば、p型MOSFET211Pのソースに電源電圧Vddを供給する配線層322Hは、ソース・ドレイン領域(おおよそ中央の大きな四角部分)の外側でコンタクトが取られる。つまり、配線層211HBは、L字状に曲げて配線し、その先端側で電源電圧Vddsを供給するためのコンタクトが設けられている。
これに対し、本実施形態では、フルシリサイド化されたソース・ドレイン領域の直上にコンタクトC31を配置し、ここに電源電圧Vddを供給するためのコンタクトを設けることが可能である。そのため、配線層211HBの配置スペースを省略でき、回路のサイズ縮小が図れる。このことは、出力(Out)をとるためのコンタクトでも同様である。
【0405】
なお、下層のn型MOSFET111Nへの電圧供給のためのコンタクト(例えばGNDコンタクト)も、フルシリサイド化されたソース・ドレイン領域の直上に配置できる。但し、中継ビアは、ソース・ドレイン領域の外側に配置する必要がある。
【0406】
<12.実施形態12>
本実施形態は、実施形態10の配線層の直接接合構造を有する半導体装置に対し、p型とn型の2つのMOSFETでチャネル方向を直交させる実施形態に関する。この実施形態12の実施形態10に対する関係は、実施形態6の実施形態1に対する関係と類似する。
【0407】
[MOSFETの基本構造]
まず、配線層の直接接合構造において、接合する領域と非接合(絶縁)とする領域を確保するために考案したMOSFETの基本構造を説明する。
【0408】
図53は、この基本構造を示す平面図(A)と断面図(B)である。図53(B)は、図53(A)の平面図におけるY21−Y22部分の概略的な断面を示す図である。
【0409】
図53に示すように、シリコン等の基板1にソース・ドレイン領域(S/D)が形成されている。このソース・ドレイン領域(S/D)上に、コンタクトメタル層CMが形成されている。コンタクトメタル層CMは、他の実施形態で述べたコンタクトC11,C21に代わるものである。つまり、他の実施形態では、面積が小さい柱状コンタクトを用いているが、本実施形態では、長尺状の比較的広い面積をもつコンタクトメタル層CMを用いる。
【0410】
コンタクトメタル層CMの周囲は、コンタクトメタル層CMと一緒に表面が平坦化された平坦化膜(絶縁膜IF1)が存在する。
この絶縁膜IF1とコンタクトメタル層CMの平坦化された面上に、ダマシン配線プロセスで形成される第1層目の配線層M1が配置されている。配線層M1は、コンタクトメタル層CMの長さ方向(y方向)の一部に重ねて配置されている。配線層M1の周囲には、配線層M1とほぼ同じ厚さの他の絶縁膜IF2が存在する。
【0411】
図53に示す構造を、n型MOSFETとp型MOSFETとの両方に形成しておく。配線層M1は、2つのMOSFETで直接接合されるトランジスタ接続配線層を構成する。
【0412】
例えば、n型MOSFETにp型MOSFETを上下反転させて(ゲートを下にして)重ねるとする。このときp型MOSFETの配線層M1部分を、n型MOSFETの配線層M1部分に重ねれば、配線層の直接接合となる。これに対し、p型MOSFETの配線層M1部分を、n型MOSFETの絶縁膜IF2部分に重ねれば、配線層は非接合(絶縁)となる。
【0413】
図39に示す実施形態10では、パターンにより接合と非接合を確保していた。
これに対し、本実施形態では、パターの重ね方、あるいは、配線層M1と絶縁膜IF2をコンタクトメタル層CMの長さ方向のどちら側に設けるかによって、配線層の接合と非接合を選択することができる。
【0414】
[A−1]装置構成1(チャネルが平行)と、その製造方法
装置構成1では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ平行とする。この構成も、配線層の直接接合を利用するため、本開示技術の実施形態の1つである。
【0415】
図54(A)から図55(B)は、実施形態12の装置構成1において、半導体装置の要部を製造工程順に示す図である。
図54(A)と図54(B)がp型MOSFETとn型MOSFETの個別の図である。図55(B)が完成図であり、図54(C)から図55(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
ここで図の見方に注意を要する。図54は、第1基板側からの透視図である。これに対し、図55は、図54にさらにコンタクトと上層配線を重ねている。但し、図55も基本的に第1基板側からの透視図であるため、コンタクトや上層配線は上に重なっているように見えるが、実際には図の紙面の裏側から重なることになる。
【0416】
また、各図における参照符号は、実施形態10で用いたものを基本的に利用している。但し、コンタクト部分については、以下のように表記している。
図40の平坦化膜131に対応する膜を、図53の基本構造が適用されたことを示すため、「平坦化膜131(IF1)」と表記する。
図40のコンタクトC11に対応する層を、図53の基本構造が適用されたことを示すため、「コンタクトC11(CM)」と表記する。他のコンタクトC21についても同様である。
図40の配線層111HBに対応する層を、図53の基本構造が適用されたことを示すため、「配線層111HB(M1)」と表記する。直接接合用の他の配線層についても同様である。
以上の特徴的な構成以外は、図39〜図42と同じ参照符号を付して、ここでの詳しい説明を省略する。
【0417】
図54(B)に示すn型MOSFET111Nに、図54(A)に示すp型MOSFET211Pを重ねると、図54(C)のようになる。
このとき、n型MOSFET111Nとp型MOSFET211Pとは、ソース側が絶縁分離される。
【0418】
より詳細には、図54(A)と図54(B)に示すように、配線層111HA(M1)と、配線層211HB(M1)は、図で太い斜線で示す絶縁膜IF2の位置が異なる。配線層111HA(M1)ではy方向の負側に絶縁膜IF2が位置し、配線層211HB(M1)ではy方向の正側に絶縁膜IF2が存在する。このため、重ね合わされたときに両配線層がショートしないようになっている。
【0419】
これに対し、ドレイン側の配線層111HB(M1)と配線層211HA(M1)は全面で直接接合する。また、ゲート側の配線層111HG(M1)と配線層211HGも全面で直接接合する。
図55(A)において、4箇所にコンタクトC21を形成し、図55(B)で上層の配線層(配線層111HB等)を形成することで、当該装置構成1が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0420】
本実施形態では、実施形態10と同様な利点が得られる。
【0421】
[A−2]装置構成2(チャネルが直交)と、その製造方法
装置構成2では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
【0422】
図56(A)から図57(B)は、実施形態12の装置構成2において、半導体装置の要部を製造工程順に示す図である。
図56(A)と図56(B)がp型MOSFETとn型MOSFETの個別の図である。図57(B)が完成図であり、図56(C)から図57(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0423】
ここで、図56(B)に示すn型MOSFET111Nを有する第1基板101を右回りに90°回転させることを前提とする。
この前提の下では、図56(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HAを配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
【0424】
図56(C)は、回転後に2つのMOSFETを重ねあわせた図である。但し、ここでは、図56(A)および図56(B)では示していた構成の一部を省略している。すなわち、ゲート電極から直角に延びる配線層は図示を省略している。また、ゲート電極の両側に平行に配置された延びる配線層は図示しているが、その端部から直角に延びる配線層箇所は図示を省略している。
図56(C)において、破線の丸部分に示す箇所で、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
【0425】
図57(A)は、コンタクトC21の形成後を示す図であり、図56(B)で省略した配線層箇所を図示している。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0426】
本実施形態では、実施形態10と同様な利点が得られる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向に大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
【0427】
[A−3]装置構成3(FUSI構造)と、その製造方法
装置構成3では、装置構成2と同様、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
【0428】
図58(A)から図59(B)は、実施形態12の装置構成1において、半導体装置の要部を製造工程順に示す図である。
図58(A)と図58(B)がp型MOSFETとn型MOSFETの個別の図である。図59(B)が完成図であり、図58(C)から図59(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0429】
ここで、図58(B)に示すn型MOSFET111Nを有する第1基板101を右回りに90°回転させることを前提とする。
この前提の下では、図58(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HA(M1)を配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
【0430】
図58(C)は、回転後に2つのMOSFETを重ねあわせた図である。但し、図58(C)においては、図58(A)および図58(B)では示していた構成の一部を省略している。すなわち、ゲート電極の端部から直角に延びる配線層は、図58(C)では図示を省略している。
図58(C)において、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
【0431】
図59(A)は、コンタクトC21の形成後を示す図であり、図59(B)で省略した配線層を図示している。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0432】
本実施形態では、実施形態10と同様な利点が得られる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向の大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
【0433】
また、実施形態11で述べたように、フルシリサイド化により、フルシリサイド化されたソース・ドレイン領域(211AF,211BF)の直上でコンタクトC31が配置できる。これにより、コンタクトC21をソース・ドレイン領域の外に配置して、そこでコンタクトをとる図57(B)に比べて、図59(B)では面積の縮小を係ることができている。
なお、フルシリサイド化の適用は、FETのチャネル方向を平行とする前記装置構成1においても適用可能である。
【0434】
<13.実施形態13>
[A]装置構成(finFET)
図60,図61は、実施形態13において、半導体装置の基本デバイス(finFET)の要部を示す図である。
【0435】
図60は、図40等の半導体装置の片側の基板に形成する1つのフィン型MOSFET(finFET)を示す断面図である。図40と同じ機能の構成は、同一符号を付して、説明を簡略化する。
図61は、FINFEETの斜視図であり。また、図61に示す面Sxyが、図60の断面に相当する。なお、各図においては、図示の都合で、各部の形状(幅など)を各図の間で適宜変更している。
【0436】
図60,図61に示すように、本実施形態の半導体装置においては、n型FET111NFの構成が他の実施形態と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態10,11の場合と同様である。このため、本実施形態において、この実施形態10,11と重複する個所については、適宜、記載を省略する。なお、p型FET211PFについても、n型FET111NFと同様な構成で形成される。
【0437】
n型FET111NFは、図60,図61に示すように、フィン型電界効果トランジスタ(finFET)である。
【0438】
具体的には、n型FET111NFは、図60,図61に示すように、フィン111Fと、ゲート電極111Gとを有する。
【0439】
n型FET111NFにおいて、フィン111Fは、半導体活性層であり、図60,図61に示すように、チャネル領域111Cを挟むように一対のソース・ドレイン領域111A,111Bが設けられている。ここでは、フィン111Fは、y方向に延在しており、チャネル領域111Cと、一対のソース・ドレイン領域111A,111Bのそれぞれとが、y方向に並ぶように設けられている。たとえば、フィン111Fは、厚みが20〜100nmであり、幅が5〜20nmである。
【0440】
そして、n型FET111NFにおいて、ゲート電極111Gは、図61に示すように、チャネル領域111Cにおいてフィン111Fに直交するように設けられている。つまり、ゲート電極111Gは、x方向に延在するように設けられている。図60に示すように、ゲート電極111Gは、フィン111Fとの間に、ゲート絶縁膜111Zが介在するように設けられている。ゲート電極111Gは、フィン111Fの上面から、たとえば、5〜30nmの厚みで凸状に突き出るように設けられている。
【0441】
上記のように設けられたn型FET111NFは、絶縁膜102を介して第1基板101に形成されている。このため、n型FET111NFは、SOIと同様に、基板と誘電体分離され、寄生容量が小さいデバイスとなっている。よって、finFETは、半導体基板に誘電体分離膜(BOX層)、表面から所定の深さに形成されたSOI基板に形成できる。
【0442】
そして、図60に示すように、平坦化膜131の表面(上面)には、実施形態10,12等と同様、「トランジスタ接続配線層」として、複数の導電層111HA,111HB,111HGが設けられている。
【0443】
また、実施形態10,11と同様、配線層111HBとソース・ドレイン領域111Bとの接続が、平坦化膜131内に形成されたコンタクトC11により達成されている。同様に、配線層111HAとソース・ドレイン領域111Aとの接続、および、配線層111HGとゲート電極111Gとの接続がコンタクトC11により達成されている。
【0444】
[B]製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【0445】
図62(A)〜図63(B)は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【0446】
図62および図63は、図60と同様な断面で半導体装置全体を示す図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【0447】
まず、図62(A)に示すように、n型FET111NFなどの各部を形成する。
【0448】
ここでは、最初に、シリコン半導体基板とBOX層とを含むSOI基板を用いて、n型FET111NFを形成する。つまり、BOX層の表面(上面)側に、n型FET111NFを形成する。BOX層は、図60の絶縁膜102に相当する。
【0449】
その後、平坦化膜131、絶縁膜IF2、導電層111HA,111HB,111HGを、実施形態10と同様にして設ける。
【0450】
以上の製造方法は、チャネル導電型異なるp型FETについても同様に適用できる。図62(A)の上部側に、p型FET211PFを形成した第2基板201を示す。
上層側のp型FET211PFは、その2つのソース・ドレイン領域211A,211Bを、実施形態11と同様な方法でフルシリサイド化してFUSI構造とすることが望ましい。
【0451】
p型FET211PFが形成された第2基板201の上下を反転させ、n型FET111NFが形成された第1基板101と貼り合わせる。
これにより、実施形態10,11と同様にトラジスタ接続配線層の直接接合が達成される。
【0452】
つぎに、図62(B)に示すように、第2基板201のシリコン基板部を除去する。
ここでは、シリコン基板部の裏面(上面)からBOX層(絶縁膜202)までの間を研磨することによって、シリコン基板部を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、BOX層(絶縁膜202)の裏面(上面)が露出された状態になる。
【0453】
つぎに、図63(A)に示すように、BOX層(絶縁膜202)を除去する。
ここでは、BOX層の裏面(上面)から研磨することによって、BOX層を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、p型FET211(p型finFET)の裏面(上面)が露出された状態になる。
【0454】
つぎに、図63(B)に示すように、絶縁層311を形成する
ここでは、p型FET211PFの裏面(上面)側に、絶縁層311を形成し、絶縁層311内にコンタクトC31を設ける。コンタクトC31は、FUSI構造の2つのソース・ドレイン領域211A,211Bの直上に設けることが可能である。
その後、コンタクトC21上に接続する配線層321H、配線層322H等を形成し、さらに必要な多層配線を行なって、当該半導体装置を完成させる。
【0455】
なお、図60〜図63は、n型finFET(n型FET111NF)とp型finFET(p型FET211PF)は共にSOI基板に形成しているが、通常の基板に対し、その深部にSIMOX等で絶縁膜102(BOX層)を形成してもよい。
さらに、非SOI構造としてもよい。具体的には、上方側のFET(ここではp型FET211PF)のBOX層(絶縁膜202)は最終的には除去されるため、最初から存在しなくてもよい。但し、研磨のストッパとして機能させる場合には、BOX層を予め形成しておくことが望ましい。一方、下方側のFET(ここではn型FET111NF)はBOX層を有していない、バルク型のFETとすることができる。
【0456】
<14.実施形態14>
[A]装置構成
以上の実施形態1〜13に示す半導体装置は、2枚の基板を重ねているが、さらに基板を重ねて積層数を3以上とすること(以下、「多層化」という)ができる。
本実施形態は、本開示技術における多層化を、装置断面では実施形態10の場合を例に、具体的な図面を用いて開示する。なお、以下の記載および図面は、多層化が実施形態10の応用として適用されることに限定するものでなく、実施形態11〜13に広く適用できる。実施形態1〜9は本実施形態と同様にして多層化も可能である。但し、面積縮小が可能で基板作成時に中継ビアを予め形成することが容易な実施形態10〜13に対して多層化が行いやすい。
【0457】
図64は、多層化を、2層(A)の基本構造に対し、3層(B)、さらに4層以上(C)で行う場合の装置断面を概略的に示す。
図64(A)の構造は、既に実施形態10で記述したが、その最表面の配線層は、多層配線層310の最下層の配線層として説明した。
本実施形態では、さらに多層化するときに、この最表面の配線層が、次に重ねて接合させる基板のトランジスタ接続配線層にとって接合相手となる。
このように、最表面の配線層上に、予めトランジスタ接続配線層まで形成しておいた基板を次々に重ねて接合させるだけで多層化が可能となる。
【0458】
[B.多層化のバリエーション]
なお、図64では、2層目以降の基板は同様な構成で図示されている。但し、各層ごとにコンタクト、接続ビアおよび中継ビアの有無、さらには、配線層のパターン形状によって、トランジスタ、その他の素子(不図示)間の配線を自由に行うことができる。
また、バルクトランジスタに限らず、SOI型、フィン型のトランジスでもよいし、これらのトランジスタのタイプを層ごとに変えて多層化してもよい。さらに、任意に組み合わせることが可能な要素としては、FUSI構造、チャネル導電型などがある。
【0459】
特に、配線層が直接接合される構成では、重ねる順番と、その順番に応じて設計されたコンタクト構造とを予め決めておけば、予め形成しておいた基板を重ねるだけ大規模で高密度な半導体装置を実現できる。
【0460】
[C.多層化の適用例]
この多層化は、同じタイプの回路の積層化が適している。
この意味では、メモリセル回路、さらにはマルチコアのCPU(中央演算処理ユニット)あるいはGPU(グラフィック処理ユニット)の多層化が好適である。
【0461】
一例として、図65にCPUの4つのコア回路の積層化を示す。
今まで述べてきた技術(特に、実施形態10〜13)を用いると、図65(A)に示すように、通常、2次元的に配置される4つのコア回路を、縦に4層積層化することが容易である。
【0462】
図65(B)〜図65(D)は、そのうち第1の積層コア回路(Core1,2)に第2の積層コア回路(Core3,4)を重ねる手法を示す。
本例のように、本開示技術を用いて多層基板の回路ブロックを形成し、さらに別の多層基板の回路ブロックを重ねる場合、実施形態で多層配線層310として説明した部分が「ローカル配線層」である。また、「ローカル配線層」同士を纏めて所望の配線接続状態を実現する多層配線層が必要になり、これが「グローバル配線層」である。
【0463】
グローバル配線層は、後述するIO部として実現でき、ここでは図示していない。
図65(B)および図65(C)に示すように、各積層コア回路(回路ブロック)を、今まで説明した技術を用いて個別に形成する。
そして、図65(D)に示すように、ローカル配線層部分を付きあわせてブロック接合を行う。
その後は特に図示しないが、さらにコア回路を重ねて、最終的には、ボンディングパッド等を含むIO部を、例えば最上層に形成して半導体装置を完成させる。
【0464】
なお、IO部に能動回路素子(FET等)を含まない場合は、図65(D)の最上層の基板表面の上に、IO部となる多層配線層310を形成して半導体装置を完成させてもよい。多層配線層310は、実施形態1等と同じ方法で形成できる。
また、コア回路の積層手法は、図65に示すように、2つのコア回路を積層してブロックを形成した後、ブロック間接合を行う手法以外の手法でもよい。例えば、図64に示すようにして、コア回路を、トランジスタが形成された基板面の向きを2層目以降は同じにして順次重ねて接合する手法も採用可能である。
【0465】
以上の多層化の適用例(コア回路の積層化)においては、以下の利益が得られる。
このコア回路の積層化においては、機能がほぼ同一で設計を同様に行うことができる同種の複数のコア回路基板、あるいは、機能が異なる複数のコア回路基板を、それぞれ別のウェハから形成する。これにより、上記の例ではCPU1〜CPU4のコア回路が形成された4枚の基板が形成される。そして、最終製品として要求されるコア回路の数や種類に応じて、所定のコア回路基板を必要な数だけ接合しながら重ねていき、最後に「グローバル配線層」を形成して最終製品として仕上げる。
このような製品製造においては、LSIの全体の設計思想に応じて、あるいは、顧客からの要求に応じて、予め形成しておいたコア回路基板を必要な種類、枚数だけ重ねて接合し、最後にIO部等を形成するだけでよい。従って、設計の自由度が高く、また、高機能な汎用またはカスタムのLSIを、製造の要求があってから短い納期で効率よく製造することができる。
その際、配線層間の直接接合のルールを規格化しておけば、既に説明した種々の利点がある配線層の直接接合による回路間接続を極めて容易に、かつ確実に行うことができる。
【0466】
[IO部のバリエーション:その1]
次に、IO部(入出力部)のバリエーションについて説明する。
IO部は、動作電圧が比較的大きいため耐圧が必要である、または、大きな電流を流す必要があるなど、ロジックやメモリセル回路とは異なる特性が要求される。このため、バルク基板側、つまり第1基板101のトランジスタでIO部を形成することが望ましい(以下、「IO構成1」という)。
【0467】
但し、光を扱うため、または、強度的な要求仕様から、シリコン等の半導体基板でなく、例えばガラス等の、半導体材料とは異なる支持基板にトランジスタが形成された基板を積層化する要請がある。
この場合、上記「IO部構成1」のように、最下層の半導体基板に形成されるバルク型のトランジスタからIO部を形成できず、IO部は支持基板上に積層された積層基板内のトランジスタで形成される(以下、「IO構成2」という)。
【0468】
まず、IO構成2の形成手法について、簡単に説明する。
例えば、実施形態10の図46に示すように第2基板201を、裏面から研削や研磨で一部除去して薄層化した後に、上下を反転させて、支持基板上に、直接あるいは絶縁膜等を介在させた状態で貼り合わせる。
その後、第1基板101の裏面から研削や研磨で第1基板101のバルク部分も第2基板201と同様に削除する。
その後は、多層配線層を形成するか、さらに基板積層を図64と同様に行なって、半導体基板以外の支持基板を用いた半導体装置を完成させる。
【0469】
ここで、半導体材料とは異なる支持基板を必ず用いる必要がない、つまり半導体支持基板を用いてよい場合には、半導体支持基板(最下層の基板)にIO部を形成する上記IO構成1が上記IO構成2よりも望ましい。
【0470】
図66は、チップ縮小の観点から、IO部を最下層の基板に形成する構成の利点を説明するための図である。ここでの前提は、IO部は、信号や電圧の増幅または変換等の機能実現のためにトランジスタ素子を含むものとする。
半導体以外の材料からなる支持基板に複数の基板(ここでは2層の基板)を重ねる構成では、この2つの基板の少なくとも一方にIO部の一部(トランジスタを含む回路部分)が形成される。そして、最上層の基板上には多層配線層310により、IO部の入出力端子を含む配線部分が形成される。IO部の配線部分においては、一般的に、入出力端子が半導体チップの周縁に沿って位置している。このため、入出力端子との接続のとりやすさから、IO部の回路部分も入出力端子の下方領域、つまり半導体チップの周縁部の積層基板内領域に形成されている。従って、図66(A)および図66(B)の左側に示すように、半導体チップは中央の各回路機能ブロックが積層された領域の周囲に枠状にIO部が配置されている。
【0471】
これに対し、上記IO構成1のように、IO部を最下層の半導体基板、つまり本開示技術でいう、例えば「第1基板」に形成する。そして、「第1基板」の第1電界効果トランジスタと配線層同士の直接接合で電気的に接続された第2電界効果トランジスタを含む「第2基板」が「第1基板」と貼り合わされている。各回路機能ブロックは、「第2基板」以降の積層基板に形成されている。最上層の基板上にIO部の配線部分が多層配線層310により形成されている。
【0472】
このようなIO構成1では、図66(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0473】
[IO部のバリエーション:その2]
半導体基板以外の支持基板を用いる場合は、IO部は多層積層基板の最上部に設けることができる。
また、半導体基板に積層された場合であっても、面積縮小の要請からIO部を最上部に配置することが望ましい場合がある。
【0474】
最下層の支持基板が半導体か否かにかかわらず、IO部の回路部分を最上層の積層基板に形成する構成を、以下、「IO構成3」という。
図67は、チップ縮小の観点から、IO部を最上層の基板に形成する構成の利点を説明するための図である。ここでの前提は、IO部は、信号や電圧の増幅または変換等の機能実現のためにトランジスタ素子を含むものとする。
図67(A)および図67(B)の左側の構成、すなわちIO部がチップの周縁部に配置される場合は、図66を用いて既に記述したので、ここでは省略する。
【0475】
IO構成3では、図67(B)の右側に示すように、少なくともIO部の回路部分を積層基板の最上層の基板に形成する。また、IO部の入出力端子を含む配線層は、図示を省略しているが、この最上層の基板上に形成される。
なお、図67では、各回路ブロックを構成する下層側の積層基板と、IO部の回路部分を形成した最上層の基板との間に多層配線層310が介在する。これは、各回路ブロックとIO部の回路部分との接続配線を、多層配線層310を用いて実現する必要があることを考慮したための構成である。そのような必要がない場合は、この中間の多層配線層310は省略可能である。
また、この中間の多層配線層310(IO部の配線部分)は最上層の基板(IO部の回路部分)の上に形成してもよい。
【0476】
IO構成3では、図67(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0477】
[IO部のバリエーション:その3]
また、IO部において、外部との間で信号、電圧、電力の入出力を行う部分が、通常の接続パッドや端子ではなく、占有面積が比較的大きな構成とする場合がある。例えば、スパイラルコイルをアンテナとして、電磁誘導結合により信号の入出力、あるいは、電力の供給を受ける装置が存在する。
このような場合、いままでの技術では、半導体装置に、このようなスパイラルコイルアンテナ、あるいは、1重のループアンテナなど大きな面積を必要とする素子の集積化は困難である。
【0478】
そこで、図68に示すIO構成4では、基板が積層された構成の上に形成された多層配線層310のさらに最上層の配線層によって、電磁誘導コイル(スパイラルコイルアンテナ、ループアンテナ)等を形成する。
これにより、多層積層基板の、電磁誘導結合を行いやすい最表面にアンテナを含むIO部が位置し、かつ半導体内部回路との接続が容易化される。
【0479】
また、このようなIO構成4では、図68(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0480】
<15.変形例>
本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
上記全ての実施形態1〜14に適用可能な変形例を記述する。
【0481】
[15−1]変形例1
上記においては、n型MOSFETとp型MOSFETとのそれぞれを、Siトランジスタとして形成する場合について説明したが、これに限定されない。Si以外のIV族半導体や、III−V族化合物半導体などの他の半導体をチャネル材料として用いて、n型MOSFETとp型MOSFETとのそれぞれを形成しても良い。
【0482】
具体的には、n型MOSFETのチャネル領域については、InGaAs,GaAsなどの材料をチャネル材料として用いることで、電子移動度が高くなるので好適である。一方で、p型MOSFETのチャネル領域については、Geなどの材料をチャネル材料として用いることで、ホール移動度が高くなるので好適である。
たとえば、下表に示すように、第1基板101としてInGaAs基板や、GaAs基板などのIII−V族化合物半導体基板を用いて、n型MOSFET111Nを形成する。また、第2基板201としてGe基板を用いて、p型MOSFET211Pを形成する(図3など参照)。
【0483】
【表2】
【0484】
この他に、種々の形態で、n型MOSFETとp型MOSFETとのそれぞれを形成しても良い。
【0485】
図69,図70は、変形例1の要部を示す図である。
図69,図70は、断面を示している。
【0486】
図69に示すように、シリコン基板101Sの面に化合物半導体層102〜106を設けたものを第1基板101として用いて、n型MOSFET111Nを設けても良い。
【0487】
ここでは、シリコン基板101Sの面に、化合物半導体層102として、GaAsバッファ層を設ける。そして、その上面に、化合物半導体層103として、InAlAsグレーデッド(Graded)層を設ける。そして、その上面に、化合物半導体層104として、InGaAsチャネル層を設ける。そして、その上面に、化合物半導体層105として、InAlAs層を設ける。そして、その上面に、化合物半導体層106として、n型のInGaAs層を設ける。各化合物半導体層102〜106については、エピタキシャル成長法によって成膜される。ここでは、格子定数が徐々に整合するように、各材料組成比が適宜変更されて、成膜される。
【0488】
そして、化合物半導体層104の上面が露出するように、化合物半導体層105,106にトレンチを形成する。その後、そのトレンチ内においてゲート絶縁膜111Zを介して埋め込まれた部分を含むように、ゲート電極111Gを形成する。ゲート絶縁膜111Zについては、上記の各実施形態と同様に、High−K材料を用いて形成する。また、ゲート電極111Gについては、上記のように、金属材料を用いて形成する。この場合、化合物半導体層106が、一対のソース・ドレイン領域111A,111Bとして機能する。
【0489】
また、図70に示すように、シリコン基板201Sの面に化合物半導体層202a,203aを設けたものを第2基板201として用いて、p型MOSFET211Pを設けても良い。
【0490】
ここでは、たとえば、シリコン基板201Sの上面に化合物半導体層202aとして、SiGeグレーデッド(Graded)層を設ける。そして、その上面に化合物半導体層203aとして、Ge層を設ける。
【0491】
そして、上記の実施形態の場合と同様に、素子分離層210で区画された領域内に、p型MOSFET211Pを設ける。
【0492】
この後、上記の実施形態の場合と同様に、各部を形成後、第1基板101と第2基板201とを貼り合わせる。そして、n型MOSFET111Nと、p型MOSFET211Pとを電気的に接続させる。
【0493】
なお、本変形例で示した構成以外に、種々の構成を採用することもできる。
【0494】
たとえば、n型MOSFET111Nのチャネルについては、Siを用い、p型MOSFET211Pのチャネルについては、Geを用いて形成しても良い。
【0495】
また、n型MOSFET111Nのチャネルについては、III−V族の半導体を用い、p型MOSFET211Pのチャネルについては、Siを用いて形成しても良い。
【0496】
[15−2]変形例2
上記においては、第1基板101と第2基板201とについて、バルクの単結晶シリコン半導体基板を用いる場合について示したが、これに限定されない。
【0497】
第1基板101と第2基板201として、SOI(Silicon on Insulator)基板を用いても良い。
【0498】
図71は、変形例2の要部を示す図である。
図71は、図3と同様に、断面を示している。
【0499】
図71に示すように、本変形例では、第1基板101として、SOI基板を用いる。具体的には、シリコン基板101Sの上面に埋め込み酸化シリコン膜102Bとシリコン層103Sとが積層されたものを、第1基板101として用いる。そして、第1基板101のシリコン層103Sにおいて素子分離層110で区画された領域に、n型MOSFET111Nを形成する。素子分離層110は、たとえば、深さが5〜10nmになるように形成する。また、n型MOSFET111Nは、実施形態1と同様に形成する。そして、図71に示すように、ストレスライナー層121、平坦化膜131、複数の層間絶縁膜132,151などの各部を、実施形態1と同様に形成する。
【0500】
また、第2基板201についてもSOI基板を用いる。つまり、シリコン基板(図示無し)の面において、埋め込み酸化シリコン膜(図示無し)を介して設けられたシリコン層103Sに、p型MOSFET211Pを形成する。p型MOSFET211Pは、実施形態1と同様に、素子分離層210で区画された領域に形成する。そして、ストレスライナー層221、平坦化膜231、複数の層間絶縁膜232,251などの各部を、実施形態1と同様に形成する。
【0501】
そして、実施形態1の場合と同様にして、第1基板101と第2基板201とを貼り合わせた後に、第2基板201を薄膜化する。ここでは、たとえば、SOI基板である第2基板201のうち、シリコン基板(図示無し)と埋め込み酸化シリコン膜(図示無し)とを除去して、図68に示すように、シリコン層103Sを残すように、この薄膜化を実施する。
【0502】
そして、実施形態1の場合と同様に、図71に示すように、多層配線層310を形成することで、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させる。
【0503】
[15−3]その他(デバイス構造)
上記においては、n型MOSFETとp型MOSFETとのそれぞれについてキャリア移動度が向上するように、形成する基板,チャネル方向,ソース・ドレイン領域の材料,ストレスライナー層の材料が、両者の間で異なる場合について説明した。また、ゲート電極の材料が、n型MOSFETとp型MOSFETとの間で異なる場合について説明した。しかしながら、これらの全ての点をついて、n型MOSFETとp型MOSFETとの間で相違するように形成しなくても良い。
【0504】
また、n型MOSFETとp型MOSFETとの各ソース・ドレイン領域について、いわゆるレイズド・ソース・ドレイン(Raised Source Drain)構造で形成しても良い。また、レイズド・ソース・ドレイン・エクステンション(ExtenSiON)構造で形成しても良い。
【0505】
上記においては、半導体装置がCMOSインバータ回路などのロジック回路素子を含む場合について説明したが、ロジック回路素子以外の半導体素子を更に含むように構成して良い。たとえば、フォトダイオードなどの光電変換素子を複数の画素ごとに設けた固体撮像装置として、半導体装置を構成しても良い。
【0506】
上記においては、下層側にn型MOSFETを設け、上層側にp型MOSFETを設ける場合について説明したが、これに限定されない。下層側にp型MOSFETを設け、上層側にn型MOSFETを設けても良い。
この場合には、下側の第1基板として単結晶シリコンからなる(110)基板を用い、その(110)面にp型MOSFETを設けることが好適である。そして、上側の第2基板として単結晶シリコンからなる(100)基板を用い、その(100)面にn型MOSFETを設けることが好適である。
また、この場合には、下側のストレスライナー層121は、圧縮応力を与えるように形成する。そして、上側のストレスライナー層221については、引張応力を与えるように形成する。
【0507】
また、ゲート電極に関して上記に示した構成の他に、さまざまな構成を採用しても良い。
図72は、変形形態において、n型MOSFETのゲート電極を示す断面図である。
【0508】
図72に示すように、ゲート電極111Gを形成しても良い。
具体的には、一対のサイドウォールSW1で挟まれたトレンチの内部において、側面と底面とを被覆するように、High−k材料で、ゲート絶縁膜111Zを成膜する。
そして、そのゲート絶縁膜111Zを介して、そのトレンチの内部の側面と底面とを被覆するように、第1金属層111Gaを成膜する。たとえば、Alを含有するTiN膜を、第1金属層111Gaとして設ける。
そして、ゲート絶縁膜111Zと第1金属層111Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層111Gbを成膜する。たとえば、WやAlなどの金属材料を用いて、第2配線層111Gbを形成する。
p型MOSFETのゲート電極については、図示を省略しているが、n型MOSFETのゲート電極と同様に構成しても良い。p型MOSFETの場合には、上記の第1配線層について、たとえば、Alを含有しないTiN膜で形成する。
【0509】
[15−4]その他(デバイスの機能)
上記実施形態1〜14は、主にインバータ回路を中心としたロジック回路の実現をチャネル領域に歪を与えるCMOSトランジスタで実現する場合を主要な例とした。
但し、本開示技術の適用は、このような機能のデバイスに限定されず、異なる基板にトランジスタを作り分けて性能を向上を図るデバイス一般に広く適用できる。この意味で第1基板と第2基板に作り分ける理由は、異なるチャネル導電型である必要はない。
【0510】
例えば、第1基板101に固体撮像部の受光部のアレイを形成し、裏面から入射した光を光電変換して画像信号を生成するデバイスに、本開示技術が適用できる。また、メモリセルアレイを、多層基板を用いて積層する場合に本技術を適用し得る。
その他、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。
【0511】
本技術は、下記のような構成も取ることができる。
【0512】
(1)
第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。
【0513】
(2)
前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
(1)に記載の半導体装置。
【0514】
(3)
前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
(2)に記載の半導体装置。
【0515】
(4)
前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
(2)に記載の半導体装置。
【0516】
(5)
前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
(1)または(2)に記載の半導体装置。
【0517】
なお、上記の実施形態において、n型MOSFET111Nは、本技術の第1電界効果トランジスタに相当する。上記の実施形態において、p型MOSFET211Pは、本技術の第2電界効果トランジスタに相当する。上記の実施形態において、ストレスライナー層121は、本技術の第1ストレスライナー層に相当する。上記の実施形態において、ストレスライナー層221は、本技術の第2ストレスライナー層に相当する。
【符号の説明】
【0518】
1:半導体装置、101:第1基板、110:素子分離層、111N:n型MOSFET,111A,111B:ソース・ドレイン領域、111G:ゲート電極、111HA,111HB,111HG,112HB,112HG:配線層、111Z:ゲート絶縁膜、112A,112B:ソース・ドレイン領域、112G:ゲート電極、121:ストレスライナー層、131:平坦化膜、132:層間絶縁膜、151:層間絶縁膜、201:第2基板、210:素子分離層、211P:p型MOSFET、210H,211HA,211HB,211HG,212HB,212HG:配線層、211A,211B:ソース・ドレイン領域、211G:ゲート電極、211Z:ゲート絶縁膜、212A,212B:ソース・ドレイン領域、212G:ゲート電極、221:ストレスライナー層、231:平坦化膜、232:層間絶縁膜、251:層間絶縁膜、310:多層配線層、311〜316:絶縁層、321H〜324H,341H〜344H,361H〜364H:配線層、331C〜334C,351C〜354C:コンタクト、501:金属膜、C11,C12,C21,C22,C212:コンタクト、SW1,SW2:サイドウォール、V12,V22,V212:孔、Z1,Z2:絶縁膜
【技術分野】
【0001】
本技術は、半導体装置、および、その製造方法に関する。特に、異なる基板に形成された複数の電界効果トランジスタ(FET:Field effect transistor)を含み、両者が電気的に接続されている、半導体装置、および、その製造方法に関する。
【背景技術】
【0002】
半導体装置においては、ムーアのスケーリング則に従って、FETなどの半導体素子のサイズが縮小され、処理スピードや消費電力などの特性について向上されていた。しかし、半導体装置においては、更なるサイズの縮小化および高性能化に伴って、素子間をいかに効率良く接続するかが重要になってきている。
【0003】
特に、複数の基板を重ねて集積度を向上させるために複数の基板を積層させた3次元構造の半導体装置については様々な素子間接続法が検討されている。また、性能向上等の目的で、同一の基板に同一のプロセスで形成できないトランジスタを集積化する場合など、基板を積層化する要請は増大している。
【0004】
このような場合が増える背景として、例えば、ショートチャネル効果などの要因により、性能の向上が困難になってきていることを挙げることができる。
この困難を打開するために、例えば、チャネル領域に応力を印加して歪みを生じさせることで、キャリア移動度を向上させ、オン電流を上げることが提案されている。
【0005】
具体的には、FETをストレスライナー(Stress Liner)層で被覆することによって、チャネル領域に歪みを生じさせることが知られている。ここでは、n型MOS(Metal Oxide Semiconductor)FETについて、引っ張り応力を与えるストレスライナー層を用いることで、電子移動度を向上させている。一方、p型MOSFETについては、圧縮応力を与えるストレスライナー層を用いることで、正孔(ホール)移動度を向上させている(たとえば、非特許文献1,特許文献1参照)。
【0006】
また、半導体基板と異なる格子定数のエピタキシャル層を用いて、一対のソース・ドレイン領域について形成することで、チャネル領域に歪みを与えることが提案されている。たとえば、n型MOSFETにおいては、たとえば、SiCなどのように引っ張り応力を与える材料を用いて一対のソース・ドレイン領域を形成する。一方、p型MOSFETにおいては、SiGeなどのように圧縮応力を与える材料を用いて一対のソース・ドレイン領域を形成する(たとえば、特許文献2参照)。
【0007】
また、半導体においてキャリア移動度が高い結晶方位面にチャネル領域を設けるようにFETを形成することが知られている。たとえば、n型MOSFETにおいては、(100)面をチャネル領域とするように形成することで、電子移動度を向上させている。一方で、p型MOSFETにおいては、たとえば、(110)面をチャネル領域とするように形成することで、正孔(ホール)移動度を向上させている(たとえば、非特許文献2,特許文献3参照)。
【0008】
上記の他に、ゲート絶縁膜の薄膜化に伴って、ゲート・リーク電流が生じて、消費電力が増加するなどの不具合が発生する場合がある。
【0009】
この不具合を防止するために、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて、ゲート絶縁膜を形成することが提案されている。たとえば、HfSiONなどをhigh−k材料として用いて、ゲート絶縁膜を形成する。high−k材料でゲート絶縁膜を形成した場合には、その特長を発揮させるために、ゲート電極をポリシリコンでなく、金属材料で形成している。ここでは、FETの閾値電圧Vthの制御のため、n型MOSFETとp型MOSFETとのそれぞれのゲート電極について適切な仕事関数になるように、互いを異なる金属材料で形成している。具体的には、n型MOSFETの場合には、ゲート電極の仕事関数が伝導帯の端に位置するような金属を用いて、ゲート電極を形成している。一方で、p型MOSFETの場合には、ゲート電極の仕事関数が価電子帯の端に位置するような金属を用いて、ゲート電極を形成している(たとえば、非特許文献3,特許文献4参照)。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】H.S.Yang,et al.,”Dual Stress Liner for High Performance sub−45nm Gate Length SOI CMOS Manufacturing”,IEDM Tech. Dig.,p.1075,2004
【非特許文献2】M.Yang,et al.,”High performance CMOS Fabricated on Hybrid Substrate With Different Crystal OrientatIOn”,IEDM,P.453〜456,2003
【非特許文献3】L.Witters et al.,”8Å Tinv Gate−First Dual Channel Technology Achieving Low−Vt High Performance”,IEEE,2010
【特許文献】
【0011】
【特許文献1】特開2010−205951号公報(段落[0030],[0031]など)
【特許文献2】特開2006−203091号公報(段落[0076],図7など)
【特許文献3】特開2007−194337号公報(段落[0003]など)
【特許文献4】特開2005−285809号公報(段落[0002],[0134],[0139]など)
【発明の概要】
【発明が解決しようとする課題】
【0012】
上記のように、n型MOSFETとp型MOSFETとのそれぞれは、特性を向上させるために、互いに異なる材料を用いる必要がある。
【0013】
このため、CMOS(Complementary Metal Oxide Semiconductor)の製造にて、n型MOSFETとp型MOSFETとを同一基板に形成する場合には、両者の特性を向上させるために、個別に形成する必要が生ずる。たとえば、一方の導電型のMOSFETを半導体基板に形成後に、他方の導電型のMOSFETを、それと同一の半導体基板に形成する。よって、工程数が増加して製造効率が低下すると共に、製造のコストアップが生ずる場合がある。
【0014】
たとえば、n型MOSFETとp型MOSFETとのそれぞれのキャリア移動度を向上させるために、同一基板上に異なる結晶方位面を設ける場合には、その異なる結晶方位面の層を、その基板に貼り合わせるプロセスが必要になる。また、n型MOSFETとp型MOSFETとを同一基板上において作り分ける際に、高度な結晶成長技術が必要になる場合がある(非特許文献2参照)。
【0015】
また、先に設けた一方のFETが、他方のFETにおいてゲート絶縁膜を形成する場合や、イオン注入後のアニール処理の実施の場合のように、高温な条件下に曝されて、その特性の劣化が生じ、装置の信頼性が低下する場合がある。特に、45nm node世代以降のFETでは、このような不具合の発生が顕在化する(非特許文献3参照)。
【0016】
したがって、本技術は、製造効率の向上、コストダウン、信頼性の向上が可能な、半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【0017】
本技術の半導体装置は、第1電界効果トランジスタが設けられている第1基板と、第2電界効果トランジスタが設けられている第2基板とを有し、前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている。
【0018】
本技術の半導体装置の製造方法は、第1導電型の第1電界効果トランジスタを第1基板に設ける工程と、前記第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける工程と、前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続構造を、前記第1基板と前記第2基板のそれぞれに予め形成する工程と、前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせ、当該基板の貼り合わせによって、前記接続構造を介して前記第1電界効果トランジスタと前記第2電界効果トランジスタとを電気的に接続する工程とを有する。
【0019】
本技術では、例えば第1導電型の第1電界効果トランジスタを第1基板に設ける。そして、例えば、第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける。そして、第1基板と第2基板とのそれぞれを対面させて貼り合わせる。このとき両基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされる。
特に本技術の製造方法では、この基板貼り合わせ時に、予め各基板に形成しておいた接続構造を介して、第1電界効果トランジスタと第2電界効果トランジスタとが電気的に接続される。
【発明の効果】
【0020】
本技術によれば、製造効率の向上、コストダウン、信頼性の向上が可能な、半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【0021】
【図1】図1は、実施形態1において、半導体装置の要部を示す図である。
【図2】図2は、実施形態1において、半導体装置の要部を示す図である。
【図3】図3は、実施形態1において、半導体装置の要部を示す図である。
【図4】図4は、実施形態1において、半導体装置の要部を示す図である。
【図5】図5は、実施形態1において、半導体装置の要部を示す図である。
【図6】図6は、実施形態1において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【図7】図7は、実施形態1において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【図8】図8は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図9】図9は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図10】図10は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図11】図11は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図12】図12は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図13】図13は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図14】図14は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図15】図15は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図16】図16は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図17】図17は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図18】図18は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【図19】図19は、実施形態2において、半導体装置の製造方法の要部を示す図である。
【図20】図20は、実施形態3において、半導体装置の要部を示す図である。
【図21】図21は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図22】図22は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図23】図23は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【図24】図24は、実施形態4において、半導体装置の要部を示す図である。
【図25】図25は、実施形態5において、半導体装置の要部を示す図である。
【図26】図26は、実施形態5において、半導体装置の要部を示す図である。
【図27】図27は、実施形態5において、半導体装置の要部を示す図である。
【図28】図28は、実施形態6において、半導体装置の要部を示す図である。
【図29】図29は、実施形態6において、半導体装置の要部を示す図である。
【図30】図30は、実施形態6において、半導体装置の要部を示す図である。
【図31】図31は、実施形態7において、半導体装置の要部を示す図である。
【図32】図32は、実施形態7において、半導体装置の要部を示す図である。
【図33】図33は、実施形態7において、半導体装置の要部を示す図である。
【図34】図34は、実施形態8において、半導体装置の要部を示す図である。
【図35】図35は、実施形態8において、半導体装置の要部を示す図である。
【図36】図36は、実施形態8において、半導体装置の要部を示す図である。
【図37】図37は、実施形態8において、半導体装置の要部を示す図である。
【図38】図38は、実施形態9において、半導体装置の要部を示す図である。
【図39】図38は、実施形態10において、半導体装置の要部を示す図である。
【図40】図40は、実施形態10において、半導体装置の要部を示す図である。
【図41】図41は、実施形態10において、半導体装置の要部を示す図である。
【図42】図42は、実施形態10において、半導体装置の要部を示す図である。
【図43】図43は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図44】図44は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図45】図45は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図46】図46は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図47】図47は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【図48】図48は、実施形態11において、半導体装置の要部を示す図である。
【図49】図49は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図50】図50は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図51】図51は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図52】図52は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【図53】図53は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図54】図54は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図55】図55は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図56】図56は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図57】図57は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図58】図58は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図59】図59は、実施形態12において、半導体装置の構造および製造方法の要部を示す図である。
【図60】図60は、実施形態13において、半導体装置の要部を示す図である。
【図61】図61は、実施形態13において、半導体装置の要部を示す図である。
【図62】図62は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【図63】図63は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【図64】図64は、実施形態14において、半導体装置の製造方法の要部を示す図である。
【図65】図65は、実施形態14において、半導体装置の構造および製造方法の要部を示す図である。
【図66】図66は、実施形態14のバリエーション、その1を示す図である。
【図67】図67は、実施形態14のバリエーション、その2を示す図である。
【図68】図68は、実施形態14のバリエーション、その3を示す図である。
【図69】図69は、変形例1の要部を示す図である。
【図70】図70は、変形例1の要部を示す図である。
【図71】図71は、変形例2の要部を示す図である。
【図72】図72は、変形形態において、n型MOSFETのゲート電極を示す断面図である。
【発明を実施するための形態】
【0022】
本技術の実施形態について、図面を参照して説明する。
【0023】
なお、説明は、下記の順序で行う。
1.実施形態1(nFETとpFETとを異なる基板に設けて貼り合せる場合)
2.実施形態2(ビアを一括で形成する場合)
3.実施形態3(接合部分の層間絶縁膜がlow−k材料の場合)
4.実施形態4(下部の基板の素子分離部がSTIでない場合)
5.実施形態5(シェア・ビアを用いる場合)
6.実施形態6(ゲートの長手方向がnFETとpFETとの間で直交する場合)
7.実施形態7(ゲートの長手方向がnFETとpFETとの間で45°に交差する場合)
8.実施形態8(NANDの場合)
9.実施形態9(NORの場合)
10.実施形態10(配線層の直接結合の場合)
11.実施形態11(フルシリサイド化されたソース・ドレイン領域をもつ場合)
12.実施形態12(配線層の直接結合においてチャネル方向が平行の場合と直交する場合)
13.実施形態13(finFETの場合)
14.実施形態14(3層以上の多層基板積層の場合)
15.変形例(化合物半導体を用いる場合など)
【0024】
<1.実施形態1>
[A]装置構成
図1〜図5は、実施形態1において、半導体装置の要部を示す図である。
【0025】
図1は、半導体装置の回路構成を示す回路図である。
【0026】
図2は、半導体装置の要部を示す図である。なお、図2は、2つの基板を重ねた概略的な平面図であり、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0027】
図3〜図5は、半導体装置の要部を示す断面図である。ここで、図3は、図2のX11−X12部分の断面を示している。図4は、図2のX21−X22部分の断面を示している。図5は、図2のX31−X32部分の断面を示している。各図においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。
【0028】
図1〜図5に示すように、半導体装置1は、n型MOSFET111Nとp型MOSFET211Pとを含むCMOS回路を有する。なお、図2においては、p型MOSFET211Pについてドットを付して示しており、n型MOSFET111Nについては、ドットを付して示していない。
【0029】
図1に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pが、たとえば、CMOSインバータ回路(NOT回路)を構成するように、電気的に接続されている。つまり、半導体装置1は、入力信号がハイの場合には出力信号がローであり、入力信号がローの場合には出力信号がハイになるように、n型MOSFET111Nとp型MOSFET211Pとが電気的に接続されている。
【0030】
具体的には、n型MOSFET111Nとp型MOSFET211Pは、図1に示すように、ゲートが、互いに電気的に接続されていると共に、入力端子(In)に電気的に接続されている。
【0031】
また、n型MOSFET111Nのソースと、p型MOSFET211Pのドレインが電気的に接続されていると共に、出力端子(Out)が電気的に接続されている。
【0032】
そして、n型MOSFET111Nのソースがグランド(GND)に電気的に接続されている。また、p型MOSFET211Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。
【0033】
図2に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pは、互いが対面するように配置されている。ここで「MOSFETが互いが対面する」とは、ゲート電極のチャネル側と反対側の面(上面)が互いに向き合うことを言う。
【0034】
図3〜図5に示すように、半導体装置1は、第1基板101と第2基板201とを含む。第1基板101と第2基板201が対面している。n型MOSFET111Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている。そして、p型MOSFET211Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている。
【0035】
そして、図3〜図5に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)には、多層配線層310が設けられている。詳細については後述するが、多層配線層310中に設けられた複数の配線(321Hなど)を介して、n型MOSFET111Nとp型MOSFET211Pが、電気的に接続されている。
【0036】
図6は、実施形態1において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図7は、実施形態1において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0037】
図6,図7においては、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。これと共に、n型MOSFET111Nおよびp型MOSFET211Pの上方において、多層配線層310を構成する複数の配線の一部(最下部のもの)について、太い破線で示している。
【0038】
図6に示すように、n型MOSFET111Nは、ゲート電極111Gと、一対のソース・ドレイン領域111A,111Bとを含む。
【0039】
また、図7に示すように、p型MOSFET211Pは、ゲート電極211Gと、一対のソース・ドレイン領域211A,211Bとを含む。
【0040】
各部の詳細について、順次、説明する。
【0041】
[A−1]第1基板101について
第1基板101は、たとえば、単結晶シリコン半導体からなる(100)基板である。
【0042】
第1基板101においては、図3〜図5に示すように、第2基板201に対面する面(上面)側に、n型MOSFET111Nが設けられている。
【0043】
n型MOSFET111Nは、図3などに示すように、LDD構造である。n型MOSFET111Nは、電子移動度が高くなるように、たとえば、チャネル方向が、第1基板101の(100)面において、<110>方位へ向くように設けられている。なお、本開示技術で「チャネル方向」とは、チャネル電流が流れる方向、もしくはソース・ドレイン領域の離間方向を言う。
【0044】
図3などに示すように、n型MOSFET111Nは、第1基板101において素子分離層110で区画された領域内に設けられている。
【0045】
ここでは、素子分離層110は、たとえば、STI(Shallow Trench IsolatIOn)構造になるように設けられている。具体的には、第1基板101の面(xy面)においてn型MOSFET111Nを形成する領域を区画するように、第1基板101の面にトレンチ(図示無し)を形成する。その後、たとえば、シリコン酸化物などの絶縁体を、そのトレンチ(図示無し)に埋め込むことによって、素子分離層110が形成される。
【0046】
n型MOSFET111Nのうち、ゲート電極111Gは、図3などに示すように、第1基板101の面(xy面)において、ゲート絶縁膜111Zを介して、凸状に突き出るように設けられている。ゲート電極111Gは、第1基板101の面(xy面)に対して垂直な面(yz面)における断面が、矩形状になるように設けられている。
【0047】
また、ゲート電極111Gは、図6に示すように、第1基板101の面(xy面)において、長手方向がy方向へ沿うように延在している。
【0048】
ここでは、ゲート絶縁膜111Zは、シリコン酸化物よりも誘電率が高い高誘電率(high−k)材料を用いて形成されている。そして、ゲート電極111Gは、仕事関数が伝導帯の端に位置するような金属材料を用いて形成されている。
【0049】
そして、ゲート電極111Gの両側部には、絶縁膜Z1を介してサイドウォールSW1が設けられている。サイドウォールSW1は、たとえば、SiNなどの絶縁材料を用いて形成されている。絶縁膜Z1は、ゲート電極111Gの側面と、第1基板101の上面においてゲート電極111Gの両側部に近接する部分とを被覆するように設けられている。絶縁膜Z1は、たとえば、SiO2などの絶縁材料を用いて形成されている。
【0050】
n型MOSFET111Nのうち、一対のソース・ドレイン領域111A,111Bは、図3などに示すように、第1基板101において、ゲート電極111Gが設けられたチャネル領域の部分を挟むように設けられている。
【0051】
一対のソース・ドレイン領域111A,111Bは、図3などに示すように、低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとを有する。低濃度不純物領域111AL,111BLと、高濃度不純物領域111AH,111BHとのそれぞれは、n型の不純物がドープされている。
【0052】
低濃度不純物領域111AL,111BLは、図3などに示すように、第1基板101の上面側において、絶縁膜Z1とサイドウォールSW1とが設けられた部分の下部に設けられている。低濃度不純物領域111AL,111BLは、いわゆるエクステンション領域であり、一対で、チャネル領域を挟むように設けられている。
【0053】
高濃度不純物領域111AH,111BHは、図3などに示すように、第1基板101の上面側において、絶縁膜Z1とサイドウォールSW1が設けられた部分の両側部に設けられている。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLを介して、一対でチャネル領域を挟むように設けられている。高濃度不純物領域111AH,111BHは、低濃度不純物領域111AL,111BLよりも不純物の濃度が高く、かつ、深い位置まで形成されている。
【0054】
高濃度不純物領域111AH,111BHは、たとえば、第1基板101に凹部を形成後、その凹部から結晶をエピタキシャル成長させることで形成されている。たとえば、第1基板101と格子定数が異なる材料であって、チャネル領域に引っ張り応力を与えて電子移動度が向上するように設けられている。
【0055】
第1基板101においては、図3〜図5に示すように、ストレスライナー層121が設けられている。
【0056】
ストレスライナー層121は、図3などに示すように、第1基板101においてn型MOSFET111Nが設けられた上面を被覆するように設けられている。ここでは、n型MOSFET111Nの電子移動度を向上させるために、チャネル領域に引っ張り応力を与える材料を用いて、ストレスライナー層121を形成している。また、このストレスライナー層121は、エッチングストッパー層として機能するように構成されている。つまり、ストレスライナー層121は、CESL(Contact Etch Stop Liner)層である。
【0057】
第1基板101においては、図3〜図5に示すように、平坦化膜131が設けられている。平坦化膜131は、図3などに示すように、第1基板101においてストレスライナー層121の上面を被覆して平坦になるように設けられている。
【0058】
第1基板101においては、図3〜図5に示すように、複数の配線層111HA,111HB,111HGが設けられている。複数の配線層111HA,111HB,111HGは、図3〜図5に示すように、平坦化膜131の上面に設けられている。
なお、本開示技術で「配線層」および「配線」は、ライン形状を特定する呼称ではなく、多層配線層内で同一の導電層を加工して形成される層を言う。従って、ライン形状に限らず、正方形、矩形、その他、平面形状は何でもよい。
【0059】
配線層111HAは、図3に示すように、平坦化膜131を貫通するコンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。具体的には、配線層111HAは、一方のソース・ドレイン領域111Aのうち、高濃度不純物領域111AHに接続している。そして、図6に示すように、配線層111HAは、一方のソース・ドレイン領域111Aの上方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HAは、長手方向がy方向に沿うように形成されている。そして、配線層111HAは、y方向において延在する部分の上端から、x方向において外側へ延在する部分を含むように形成されている。
【0060】
配線層111HBは、図3に示すように、平坦化膜131を貫通するコンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。具体的には、配線層111HBは、他方のソース・ドレイン領域111Bのうち、高濃度不純物領域111BHに接続するように設けられている。そして、図6に示すように、配線層111HBは、他方のソース・ドレイン領域111Bの上方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HBは、長手方向がy方向に沿うように形成されている。そして、配線層111HBは、y方向において延在する部分の下端から、x方向において外側へ延在する部分を含むように形成されている。
【0061】
配線層111HGは、図4に示すように、平坦化膜131を貫通するコンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。そして、図6に示すように、配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HGは、長手方向がx方向に沿うように形成されている。
【0062】
そして、図3〜図5に示すように、複数の配線層111HA,111HB,111HGは、複数の層間絶縁膜132,151によって被覆されている。
【0063】
平坦化膜131、複数の層間絶縁膜132,151は、たとえば、シリコン酸化物、シリコン窒化物などの絶縁材料を用いて形成されている。各配線層111HA,111HB,111HGおよびコンタクトC11は、たとえば、Al,Cuなどの金属材料を用いて形成されている。
【0064】
[A−2]第2基板201について
第2基板201は、たとえば、単結晶シリコン半導体からなる(110)基板である。
【0065】
第2基板201においては、図3〜図5に示すように、p型MOSFET211Pが第1基板101に対面する面(下面)側に設けられている。
【0066】
p型MOSFET211Pは、図3などに示すように、LDD構造である。ここでは、p型MOSFET211Pは、正孔移動度が高くなるように、たとえば、チャネル方向が、第2基板201の(110)面において、<110>方位へ向くように設けられている。
【0067】
図3などに示すように、p型MOSFET211Pは、第2基板201において素子分離層210で区画された領域内に設けられている。
【0068】
ここでは、素子分離層210は、たとえば、STI構造になるように設けられている。具体的には、第2基板201においてp型MOSFET211Pを形成する領域を区画するように、第2基板201の面(xy面)にトレンチ(図示無し)を形成する。その後、たとえば、シリコン酸化物などの絶縁体を、そのトレンチに埋め込むことによって、素子分離層210が形成される。
【0069】
p型MOSFET211Pのうち、ゲート電極211Gは、図3などに示すように、第2基板201の面(xy面)において、ゲート絶縁膜211Zを介して、凸状に突き出るように設けられている。ゲート電極211Gは、第2基板201の面(xy面)に対して垂直な面(yz面)における断面が、矩形状になるように設けられている。
【0070】
また、ゲート電極211Gは、図7に示すように、第2基板201の面(xy面)において、長手方向がy方向へ沿うように延在している。
【0071】
ここでは、ゲート絶縁膜211Zは、高誘電率(high−k)材料を用いて形成されている。そして、ゲート電極211Gは、仕事関数が価電子帯の端に位置するような金属材料を用いて形成されている。
【0072】
そして、ゲート電極211Gの両側部には、絶縁膜Z2を介してサイドウォールSW2が設けられている。サイドウォールSW2は、たとえば、SiNなどの絶縁材料を用いて形成されている。絶縁膜Z2は、ゲート電極211Gの側面と、第2基板201の面においてゲート電極211Gの両側部に近接する部分とを被覆するように設けられている。絶縁膜Z2は、たとえば、SiO2などの絶縁材料を用いて形成されている。
【0073】
p型MOSFET211Pのうち、一対のソース・ドレイン領域211A,211Bは、図3などに示すように、第2基板201において、ゲート電極211Gが設けられたチャネル領域の部分を挟むように設けられている。
【0074】
一対のソース・ドレイン領域211A,211Bは、図3などに示すように、低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとを有する。低濃度不純物領域211AL,211BLと、高濃度不純物領域211AH,211BHとのそれぞれは、p型の不純物がドープされている。
【0075】
低濃度不純物領域211AL,211BLは、図3などに示すように、第2基板201の下面側において、絶縁膜Z2とサイドウォールSW2とが設けられた部分の上部に設けられている。低濃度不純物領域211AL,211BLは、いわゆるエクステンション領域であり、一対で、チャネル領域を挟むように設けられている。
【0076】
高濃度不純物領域211AH,211BHは、図3などに示すように、第2基板201の下面側において、絶縁膜Z2とサイドウォールSW2が設けられた部分の両側部に設けられている。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLを介して、一対でチャネル領域を挟むように設けられている。高濃度不純物領域211AH,211BHは、低濃度不純物領域211AL,211BLよりも不純物の濃度が高く、かつ、深い位置まで形成されている。
【0077】
高濃度不純物領域211AH,211BHは、たとえば、第2基板201に凹部を形成後、その凹部から結晶をエピタキシャル成長させることで形成されている。ここでは、たとえば、第2基板201と格子定数が異なる材料であって、チャネル領域に圧縮応力を与えて正孔移動度が向上するように設けられている。
【0078】
第2基板201においては、図3〜図5に示すように、ストレスライナー層221が設けられている。
【0079】
ストレスライナー層221は、図3などに示すように、第2基板201においてp型MOSFET211Pが設けられた面を被覆するように設けられている。ここでは、p型MOSFET211Pの正孔移動度を向上させるために、チャネル領域に圧縮応力を与える材料を用いて、ストレスライナー層221を形成している。また、このストレスライナー層221は、エッチングストッパー層として機能するように構成されている。つまり、ストレスライナー層221は、CESL層である。
【0080】
第2基板201においては、図3〜図5に示すように、平坦化膜231が設けられている。平坦化膜231は、図3などに示すように、第2基板201においてストレスライナー層221を被覆して平坦になるように設けられている。
【0081】
また、第2基板201においては、図3〜図5に示すように、複数の配線層211HA,211HB,211HGが設けられている。複数の配線層211HA,211HB,211HGは、図3〜図5に示すように、平坦化膜231にて第1基板101に対面する側の面(下面)に設けられている。
【0082】
配線層211HAは、図3に示すように、平坦化膜231を貫通するコンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。具体的には、配線層211HAは、一方のソース・ドレイン領域211Aのうち、高濃度不純物領域211AHに接続するように設けられている。そして、図7に示すように、配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0083】
配線層211HBは、図3に示すように、平坦化膜231を貫通するコンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。具体的には、配線層211HBは、他方のソース・ドレイン領域211Bのうち、高濃度不純物領域211BHに接続している。そして、図7に示すように、配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。そして、配線層211HBは、y方向において延在する部分の下端から、x方向において外側へ延在する部分を含むように形成されている。
【0084】
配線層211HGは、図4に示すように、平坦化膜231を貫通するコンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。そして、図7に示すように、配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0085】
そして、図3〜図5に示すように、複数の配線層211HA,211HB,211HGは、複数の層間絶縁膜232,251によって被覆されている。
【0086】
平坦化膜231、複数の層間絶縁膜232,251は、たとえば、シリコン酸化物、シリコン窒化物などの絶縁材料を用いて形成されている。各配線層211HA,211HB,211HGおよびコンタクトC21は、たとえば、Al,Cuなどの金属材料を用いて形成されている。
【0087】
図3〜図5に示すように、第2基板201は、第1基板101に対面している。ここでは、第2基板201は、p型MOSFET211Pが設けられた面が、第1基板101においてn型MOSFET111Nが設けられた面に対面している。つまり、第2基板201に設けられた層間絶縁膜251が、第1基板101に設けられた層間絶縁膜151に対面するように配置されている。
【0088】
そして、第2基板201は、第1基板101に貼り合わされている。ここでは、第2基板201に設けられた層間絶縁膜251が、第1基板101に設けられた層間絶縁膜151に接合されている。
【0089】
本実施形態では、図3〜図5に示すように、n型MOSFET111Nとp型MOSFET211Pとが、第1基板101と第2基板201とが接合された接合面SMを軸にして、対称になるように、各部が設けられている。
【0090】
[A−3]多層配線層310について
多層配線層310は、図3〜図5に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に設けられている。
【0091】
多層配線層310は、複数の絶縁層311〜316と複数の配線(321Hなど)とを含む。たとえば、6層の絶縁層311〜316が、順次、積層されている。複数の配線(321Hなど)は、多層配線層310の内部において積層しており、コンタクト(331Cなど)によって、適宜、電気的に接続されている。
【0092】
多層配線層310は、図4,図5に示すように、n型MOSFET111Nとp型MOSFET211Pとの間を、電気的に接続するように形成されている。
【0093】
具体的には、図4に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HGに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HGに電気的に接続されている。配線層321Hは、図6,図7に示すように、平面形状が、矩形状になるように形成されている。また、図4に示すように、この配線層321Hは、3層目の絶縁層313の上面に設けられた配線層341Hにコンタクト331Cを介して接続されている。そして、配線層341Hは、5層目の絶縁層315の上面に設けられた配線層361Hにコンタクト351Cを介して接続されている。そして、配線層361Hは、入力端子(In)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nのゲート電極111Gとp型MOSFET211Pのゲート電極211Gとの間を電気的に接続すると共に、両者を入力端子(In)に電気的に接続している(図1参照)。
【0094】
そして、図4に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層322Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HAに電気的に接続されている。配線層322Hは、図6に示すように、平面形状が、矩形状になるように形成されている。また、図4に示すように、この配線層322Hは、3層目の絶縁層313の上面に設けられた配線層342Hにコンタクト332Cを介して接続されている。そして、配線層342Hは、5層目の絶縁層315の上面に設けられた配線層362Hにコンタクト352Cを介して接続されている。そして、配線層362Hは、グランド(GND)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nの一方のソース・ドレイン領域111Aを、グランド(GND)に電気的に接続している(図1参照)。
【0095】
そして、図5に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層323Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HBに電気的に接続されている。配線層323Hは、図7に示すように、平面形状が、矩形状になるように形成されている。また、図5に示すように、この配線層323Hは、3層目の絶縁層313の上面に設けられた配線層343Hにコンタクト333Cを介して接続されている。そして、配線層343Hは、5層目の絶縁層315の上面に設けられた配線層363Hにコンタクト353Cを介して接続されている。そして、配線層363Hは、電源電圧の端子(Vdd)に電気的に接続されている。このように、多層配線層310は、p型MOSFET211Pの他方のソース・ドレイン領域211Bを、電源電圧の端子(Vdd)に電気的に接続している(図1参照)。
【0096】
そして、図5に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層324Hは、コンタクトC12を介して、第1基板101に設けられた配線層111HBに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、第2基板201に設けられた配線層211HAに電気的に接続されている。配線層324Hは、図6,図7に示すように、平面形状が、矩形状になるように形成されている。また、図5に示すように、この配線層324Hは、3層目の絶縁層313の上面に設けられた配線層344Hにコンタクト334Cを介して接続されている。そして、配線層344Hは、5層目の絶縁層315の上面に設けられた配線層364Hにコンタクト354Cを介して接続されている。そして、配線層364Hは、出力端子(In)に電気的に接続されている。このように、多層配線層310は、n型MOSFET111Nの他方のソース・ドレイン領域111Bと、p型MOSFET211Pの一方のソース・ドレイン領域211Aとを互いに電気的に接続している(図1参照)。これと共に、n型MOSFET111Nの他方のソース・ドレイン領域111Bと、p型MOSFET211Pの一方のソース・ドレイン領域211Aとの両者を、出力端子(Out)に電気的に接続している(図1参照)。
【0097】
[B]製造方法
以下より、上記の半導体装置1を製造する製造方法について説明する。
【0098】
図8〜図18は、実施形態1において、半導体装置の製造方法の要部を示す図である。
【0099】
図8は、製造フロー図である。
【0100】
図9〜図18は、図3〜図5と同様に、断面図であり、図8に示す各ステップにおいて形成される断面を示している。ここで、図9〜図13は、図3と同様に、図2のX11−X12部分の断面を示している。図14〜図18は、図4と同様に、図2のX21−X22部分の断面を示している。
【0101】
[B−1]第1基板101にn型MOSFET111Nを形成
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
【0102】
ここでは、図9に示すように、第1基板101の面(上面)において、素子分離層110で区画された領域内に、上記のように、n型MOSFET111Nを形成する。
【0103】
本実施形態では、n型MOSFET111Nについては、たとえば、チャネル方向が第1基板101の(100)面において<110>方位へ向くように設ける。
【0104】
具体的には、最初に、第1基板101の面(上面)に、素子分離層110を形成する。たとえば、深さが150〜200nmになるように第1基板101の面(上面)にトレンチを形成後、そのトレンチをシリコン酸化物で埋め込むことで、素子分離層110を形成する。
【0105】
そして、ゲート絶縁膜111Zを形成後、ゲート電極111Gを形成する。
【0106】
本実施形態では、ゲート絶縁膜111Zについて、高誘電率(high−k)材料を用いて形成する。そして、ゲート電極111Gについては、仕事関数が伝導帯の端に位置するような金属材料を用いて形成する。
たとえば、下記のような条件で、ゲート絶縁膜111Z,ゲート電極111Gを形成することが好適である。
(ゲート絶縁膜111Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極111Gの形成条件)
・下層:Al含有のTiN(Alの含有割合:0.5〜5atm%),厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
【0107】
つぎに、低濃度不純物領域111AL,111BLを形成する。
低濃度不純物領域111AL,111BLについては、たとえば、下記のような条件で形成することが好適である。
(低濃度不純物領域111AL,111BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
【0108】
つぎに、絶縁膜Z1を形成後、サイドウォールSW1を形成する。つぎに、第1基板101の面(上面)において高濃度不純物領域111AH,111BHを形成する部分を、エッチング処理などの処理によって選択的に除去することで、第1基板101の面(上面)に凹部を形成する。そして、その凹部から結晶をエピタキシャル成長させた後に、不純物をイオン注入することで、高濃度不純物領域111AH,111BHを形成する。
【0109】
本実施形態では、第1基板101と格子定数が異なる材料であって、チャネル領域に引っ張り応力を与える材料を用いて、高濃度不純物領域111AH,111BHを形成する。
高濃度不純物領域111AH,111BHについては、たとえば、下記のような条件で形成することが好適である。
(高濃度不純物領域111AH,111BHの形成条件)
・材料:SiC(C濃度が3原子%以下)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
【0110】
そして、活性化アニール処理などの処理を実施して、n型MOSFET111Nを形成する。n型MOSFET111Nの形成後には、第1基板101においてn型MOSFET111Nが設けられた上面を被覆するように、ストレスライナー層121を設ける。ここでは、高濃度不純物領域111AH,111BHの上面にシリサイド層(図示無し)を形成後、n型MOSFET111Nの全体を被覆するように、ストレスライナー層121を設ける。
【0111】
本実施形態では、n型MOSFET111Nのチャネル領域に引っ張り応力を与える材料を用いて、ストレスライナー層121を形成する。
たとえば、下記のような条件で、ストレスライナー層121を形成することが好適である。
(ストレスライナー層121の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
【0112】
そして、第1基板101においてストレスライナー層121の上面を被覆するように、平坦化膜131を設ける。平坦化膜131については、絶縁材料を用いて形成する。
【0113】
そして、その平坦化膜131の上面に、複数の配線層111HA,111HBを設ける。図9では図示をしていないが、図4に示したように、配線層111HGについても、同様に設ける。
【0114】
ここでは、平坦化膜131を貫通するように、コンタクトC11を形成後、複数の配線層111HA,111HB(111HG,図4)を設ける。たとえば、深さが80〜130nmのコンタクトホールを形成した後に、そのコンタクトホールに導電材料を埋め込むことで、コンタクトC11を形成する。そして、たとえば、厚みが75〜100nmになるように、複数の配線層111HA,111HB(111HG,図4)を形成する。なお、コンタクトホールの形成の際には、ストレスライナー層121が、エッチングストッパー層として機能する。
【0115】
その後、複数の配線層111HA,111HB(111HG,図4)を被覆するように、複数の層間絶縁膜132,151を順次設ける。たとえば、厚みが10〜20nm程度のエッチングストッパー層(図示無し)を設けた後に、複数の層間絶縁膜132,151を設ける。層間絶縁膜151については、たとえば、20〜50nm程度の厚みになるように形成する。
【0116】
[B−2]第2基板201にp型MOSFET211Pを形成
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
【0117】
ここでは、図10に示すように、第2基板201の面(上面)において、素子分離層210で区画された領域内に、上記のように、p型MOSFET211Pを形成する。
【0118】
本実施形態では、p型MOSFET211Pについては、たとえば、チャネル方向が第2基板201の(110)面において<110>方位へ向くように設ける。
【0119】
具体的には、最初に、第2基板201の面(上面)に、素子分離層210を形成する。たとえば、深さが150〜200nmになるように第2基板201の面(上面)にトレンチを形成後、そのトレンチをシリコン酸化物で埋め込むことで、素子分離層210を形成する。
【0120】
そして、ゲート絶縁膜211Zを形成後、ゲート電極211Gを形成する。
【0121】
本実施形態では、ゲート絶縁膜211Zについて、高誘電率(high−k)材料を用いて形成する。そして、ゲート電極211Gについては、仕事関数が価電子帯の端に位置するような金属材料を用いて形成する。
【0122】
たとえば、下記のような条件で、ゲート絶縁膜211Z,ゲート電極211Gを形成することが好適である。
(ゲート絶縁膜211Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極211Gの形成条件)
・下層:Al無しのTiN,厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
【0123】
つぎに、低濃度不純物領域211AL,211BLを形成する。
【0124】
たとえば、下記のような条件で、低濃度不純物領域211AL,211BLを形成することが好適である。
(低濃度不純物領域211AL,211BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
【0125】
つぎに、絶縁膜Z2を形成後、サイドウォールSW2を形成する。つぎに、第2基板201の面(上面)において高濃度不純物領域211AH,211BHを形成する部分を、エッチング処理などの処理によって選択的に除去することで、第2基板201の面(上面)に凹部を形成する。そして、その凹部から結晶をエピタキシャル成長させた後に、不純物をイオン注入することで、高濃度不純物領域211AH,211BHを形成する。
【0126】
本実施形態では、第2基板201と格子定数が異なる材料であって、チャネル領域に圧縮応力を与える材料を用いて、高濃度不純物領域211AH,211BHを形成する。
【0127】
たとえば、下記のような条件で、高濃度不純物領域211AH,211BHを形成することが好適である。
(高濃度不純物領域211AH,211BHの形成条件)
・材料:SiGe(Ge濃度:10〜45atm%)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
【0128】
そして、活性化アニール処理などの処理を実施して、p型MOSFET211Pを形成する。p型MOSFET211Pの形成後には、第2基板201においてp型MOSFET211Pが設けられた上面を被覆するように、ストレスライナー層221を設ける。ここでは、高濃度不純物領域211AH,211BHの上面にシリサイド層(図示無し)を形成後、p型MOSFET211Pの全体を被覆するように、ストレスライナー層121を設ける。
【0129】
本実施形態では、p型MOSFET211Pのチャネル領域に圧縮応力を与える材料を用いて、ストレスライナー層221を形成する。
【0130】
たとえば、下記のような条件で、ストレスライナー層221を形成することが好適である。
(ストレスライナー層221の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
【0131】
そして、第2基板201においてストレスライナー層221の上面を被覆するように、平坦化膜231を設ける。平坦化膜231については、絶縁材料を用いて形成する。
【0132】
そして、その平坦化膜231の上面に、複数の配線層211HA,211HBを設ける。図10では図示をしていないが、図4に示したように、配線層211HGについても、同様に設ける。ここでは、平坦化膜231を貫通するように、コンタクトC21を形成後、複数の配線層211HA,211HB(211HG,図4)を設ける。たとえば、深さが80〜130nmのコンタクトホールを形成した後に、そのコンタクトホールに導電材料を埋め込むことで、コンタクトC21を形成する。そして、たとえば、厚みが75〜100nmになるように、複数の配線層211HA,211HB(211HG,図4)を形成する。なお、コンタクトホールの形成の際には、ストレスライナー層221が、エッチングストッパー層として機能する。
【0133】
その後、複数の配線層211HA,211HB(211HG,図4)を被覆するように、複数の層間絶縁膜232,251を順次設ける。たとえば、厚みが10〜20nm程度のエッチングストッパー層(図示無し)を設けた後に、複数の層間絶縁膜232,251を設ける。層間絶縁膜251については、たとえば、20〜50nm程度の厚みになるように形成する。
【0134】
本実施形態においては、第1基板101に設けた層間絶縁膜151と同様な材料を用いて、層間絶縁膜251を形成する。なお、第1基板101に設けた層間絶縁膜151と異なる材料で、層間絶縁膜251を形成しても良い。
【0135】
[B−3]第1基板101と第2基板201との貼り合わせ
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
【0136】
ここでは、図11に示すように、第1基板101と第2基板201とを対面させて、両者を貼り合わせる。
【0137】
具体的には、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とを対面させる。つまり、第2基板201を反転して、第1基板101に対面させる。
【0138】
そして、第1基板101に設けられた層間絶縁膜151と、第2基板201に設けられた層間絶縁膜251とを接触させて、接合させる。
【0139】
たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。すなわち、プラズマで処理した面同士について、脱水縮合反応を利用して接合する。プラズマ接合は、低温環境下(たとえば、400℃以下)において実施されるため、不純物の再分布の発生防止、金属配線の耐熱性等の観点から、装置の信頼性を低下させず、好適である。
【0140】
なお、図示を省略しているが、第1基板101と第2基板201とは、それぞれに設けられたアライメントマーク(図示なし)を用いて高精度に位置合わせが実施された後に、両者が接合される。
【0141】
[B−4]第2基板201の薄膜化
つぎに、図8に示すように、第2基板201を薄膜化する(ST40)。
【0142】
ここでは、図12に示すように、第2基板201において第1基板101に対面する面(下面)とは反対の面(上面)を研磨して除去することで、第2基板201を薄膜化する
【0143】
たとえば、CMP(Chemical Mechanical Polishing)処理の実施によって、第2基板201にてSTI構造の素子分離層210が設けられた部分まで研磨する。
【0144】
[B−5]n型MOSFET111Nとp型MOSFET211Pとを電気的に接続
つぎに、図8に示すように、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する(ST50)。
【0145】
ここでは、図3〜図5に示したように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に、多層配線層310を設けることで、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する。
【0146】
つまり、複数の絶縁層311〜316と複数の配線(321Hなど)とコンタクト(331Cなど)とを含む多層配線層310を設ける。
【0147】
具体的には、図13に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に、1層目の絶縁層311を形成する。本工程では、図14に示すように、図4で示した断面においても、1層目の絶縁層311が形成される。図示を省略しているが、図5で示した断面においても、1層目の絶縁層311が形成される。たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する。
【0148】
そして、図15に示すように、第1基板101に設けられた配線層111HA,HGの面が露出するように、孔V12を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層111HBの面が露出するように、孔V12が形成される。ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V12を形成する部分を除去することで、孔V12を形成する。たとえば、底部側の径が30〜50nmの孔V12を形成する。また、アスペクト比が、たとえば、7.5〜20になるように、孔V12を形成する。
【0149】
そして、図16に示すように、第2基板201に設けられた配線層211HGの上面が露出するように、孔V22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層211HA,211HBの面が露出するように、孔V22が形成される。ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V22を形成する部分を除去することで、孔V22を形成する。たとえば、底部側の径が30〜50nmの孔V22を形成する。また、アスペクト比が、たとえば、5〜13になるように、孔V22を形成する。各孔V12,V22の間が、各孔V12,V22の径よりも広くなるように形成することが好適である。
【0150】
そして、図17に示すように、孔V12,V22の内部に導電材料を埋め込むように、金属膜501を、第2基板201の上面側に成膜する。本工程では、図示を省略しているが、図5で示した断面においても、孔V12,V22の内部に導電材料を埋め込むように、金属膜501を、第2基板201の上面側に成膜する。たとえば、Ti,TiNなどのバリアメタル層(図示無し)を設けた後に、Wなどの金属材料をCVD法によって成膜することで、金属膜501を設ける。
このようにして、孔V21,V22に導電材料を埋め込むことによりコンタクトが形成される。なお、本開示技術では、コンタクトのうち、特に基板を貫通するものを「接続ビア」、層間絶縁膜に設けられたものを、単に「コンタクト」と言うことがある。また、孔が形成される対象が基板か層間絶縁膜かを区別しないときも「コンタクト」と言う。
【0151】
そして、図18に示すように、1層目の絶縁層311の上面から金属膜501を除去することで、コンタクトC12,C22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、1層目の絶縁層311の上面から金属膜501を除去することで、コンタクトC12,C22を形成する。たとえば、CMP処理の実施によって、1層目の絶縁層311の上面から金属膜501を除去する。
【0152】
その後、図3〜図5に示したように、多層配線層310を構成する他の絶縁層312〜316と、複数の配線(321Hなど)と、コンタクト(331Cなど)とを形成する。たとえば、ダマシン技術によって、Cuで配線(321Hなど)などを形成する。
【0153】
このようにして、半導体装置1を完成させる。
【0154】
[C]まとめ
以上のように、本実施形態では、n型MOSFET111Nが設けられている第1基板101と、p型MOSFET211Pが設けられている第2基板201とを有する。第1基板101と第2基板201は、互いが対面して貼り合わされている。また、n型MOSFET111Nとp型MOSFET211Pが電気的に接続されている。
【0155】
ここでは、第1基板101において第2基板201に対面する面の側に、n型MOSFET111Nが設けられている。また、第2基板201において第1基板101に対面する面の側に、p型MOSFET211Pが設けられている。そして、n型MOSFET111Nとp型MOSFET211Pは、互いが対向するように設けられている。
【0156】
そして、第2基板201において第1基板101に対面する面に対して反対側の面の側には、配線層321Hなどが設けられている。そして、n型MOSFET111Nとp型MOSFET211Pは、その配線層321Hなどを介して、電気的に接続されている。さらに、第2基板201を貫通してn型MOSFET111Nに電気的に接続するコンタクトC12,C22を有する。そして、n型MOSFET111Nとp型MOSFET211Pは、そのコンタクトC12,C22を介して、電気的に接続されている。
【0157】
このように、本実施形態においては、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。
【0158】
このため、本実施形態では、たとえば、下表に示すように、n型MOSFET111Nと、p型MOSFET211Pとのそれぞれについて互いに異なるものを用いて、特性を向上させることが容易にできる。
【0159】
【表1】
【0160】
具体的には、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとのそれぞれにおいてキャリア移動度が高くなるように、第1基板101と第2基板201とのそれぞれについて、主面の面方位が異なるものを用いることができる。具体的には、n型MOSFET111Nについては、(110)面よりも電子移動度が大きい(100)面に設けることができる。そして、p型MOSFET211Pについては、(100)面よりもホール移動度が大きい(110)面に設けることができる。
【0161】
そして、第1基板101において、n型MOSFET111Nの電子移動度を高めるために、ストレスライナー層121について引張応力を与えるように形成することが容易にできる。また、第2基板201において、p型MOSFET211Pのホール移動度を高めるために、ストレスライナー層121と異なるストレスライナー層221について圧縮応力を与えるように形成することが容易にできる。つまり、応力が異なる各ストレスライナー層121,221について、複雑なプロセスを経ずに、容易に形成することができる。
【0162】
そして、n型MOSFET111Nの電子移動度を高めるために、その一対のソース・ドレイン領域111A,111Bについて、引張応力を与えるSiCなどの材料を用いて形成することが容易にできる。また、p型MOSFET211Pのホール移動度を高めるために、その一対のソース・ドレイン領域211A,211Bについて、圧縮応力を与えるSiGeなどの材料を用いて形成することが容易にできる。つまり、応力の方向が異なる、n型MOSFET111Nの一対のソース・ドレイン領域111A,111Bと、p型MOSFET211Pの一対のソース・ドレイン領域211A,121Bとについて、複雑なプロセスを経ずに容易に形成することができる。
【0163】
そして、n型MOSFET111Nのゲート電極111Gとp型MOSFET211Pのゲート電極211Gとについて、互いに仕事関数が異なる金属材料を用いて容易に形成することができる。たとえば、n型MOSFET111Nのゲート電極111GについてAlを含有するTiNを用いて形成し、p型MOSFET211Pのゲート電極211GについてAlを含有しないTiNを用いて形成することが、複雑なプロセスを経ずに容易にできる。
【0164】
このように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとのそれぞれについて、好適な特性を得るように形成することが容易に実現できる。
【0165】
特に、本実施形態においては、トランジスタの特性に影響を与える活性化アニール処理について、第1基板101と第2基板201とのそれぞれで別個に実施し、貼り合わせ後には、実施しない。このため、不純物の再分布がなく、n型MOSFET111Nとp型MOSFET211Pの双方について、ショートチャネル特性の劣化を防止できる。
【0166】
したがって、本実施形態においては、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0167】
<2.実施形態2>
[A]製造方法
図19は、実施形態2において、半導体装置の製造方法の要部を示す図である。
【0168】
図19は、図4と同様に、図2のX21−X22部分の断面を示している。図19は、実施形態1において、図14に示した工程の後の工程を示す図である。
【0169】
本実施形態においては、実施形態1において、図14で示した工程の後に、図15で示した工程を実施せずに、図19で示した工程を実施する。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0170】
本実施形態においても、実施形態1と同様に、図14に示すように、1層目の絶縁層311が形成される。
【0171】
その後、図19に示すように、第1基板101に設けられた配線層111HA,111HGの面が露出するように、孔V12を形成する。また、これと同時に、第2基板201に設けられた配線層211HGの上面が露出するように、孔V22を形成する。本工程では、図示を省略しているが、図5で示した断面においても、配線層111HBの面が露出するように、孔V12が形成される。また、これと同時に、配線層211HA,211HBの面が露出するように、孔V22が形成される。
【0172】
このように、本実施形態においては、アスペクト比が異なる孔V12,V22のそれぞれを別工程で形成せずに、同一工程において、一括で同時に形成する。
【0173】
ここでは、リソグラフィー技術、および、エッチング技術を用いて、第1基板101と第2基板201との積層体において孔V12,V22を形成する部分を除去することで、孔V12,V22を形成する。具体的には、ドライエッチング処理において除去する部分と、各配線層(111HAなど)のように残す部分との間のエッチング選択比が大きな条件で、ドライエッチング処理を実施することによって、各孔V12,V22を形成する。
【0174】
この他に、アスペクト比が異なる孔V12,V22のそれぞれを同時に形成するために、第1基板101に設けられた配線層(111HAなど)と、第2基板201に設けられた配線層(211HAなど)とについて、材料の変更や、厚みを調整してもよい。
【0175】
その後、実施形態1の場合と同様な各工程を経て(図17,図18,図3〜図5参照)、半導体装置1を完成させる。
【0176】
[B]まとめ
以上のように、本実施形態においては、実施形態1と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0177】
したがって、本実施形態においても、実施形態1と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0178】
特に、本実施形態では、アスペクト比が異なる孔V12,V22のそれぞれを別工程で形成せずに、同一工程において、一括で同時に形成している。このため、さらに、製造効率を好適に向上できる。
【0179】
<3.実施形態3>
[A]装置構成
図20は、実施形態3において、半導体装置の要部を示す図である。
【0180】
図20は、図3と同様に、図2のX11−X12部分の断面を示している。
【0181】
本実施形態においては、図20に示すように、層間絶縁膜151,251(図3参照)が設けられていない。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0182】
図20に示すように、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とが対面している。
【0183】
ここでは、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とが、直接、接触して対面するように配置されている。そして、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とが、接合されている。
【0184】
本実施形態においては、層間絶縁膜132,232は、シリコン酸化物よりも誘電率が低い低誘電率(low−k)材料を用いて形成されている。
【0185】
[B]製造方法
図21〜図23は、実施形態3において、半導体装置の製造方法の要部を示す図である。
【0186】
図21〜図23は、図20と同様に、断面図である。ここで、図21は、図8に示すステップST10において形成される断面を示している。図22は、図8に示すステップST20において形成される断面を示している。図23は、図8に示すステップST30において形成される断面を示している。
【0187】
[B−1]第1基板101にn型MOSFET111Nを形成
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
【0188】
ここでは、図21に示すように、第1基板101の面(上面)において、素子分離層110で区画された領域内に、実施形態1と同様にして、n型MOSFET111Nを形成する。
【0189】
そして、n型MOSFET111Nの形成後には、実施形態1の場合と同様に、ストレスライナー層121と、平坦化膜131と、複数の配線層111HA,111HB(111HG,図4参照)とを順次設ける。
【0190】
その後、層間絶縁膜132を設ける。本実施形態においては、2層目の層間絶縁膜151(図9参照)については、設けない。
【0191】
本実施形態では、層間絶縁膜132について、低誘電率(low−k)材料を用いて形成する。
【0192】
たとえば、SiOC,SiOCH,SiOF,HSQなどの材料を用いて、層間絶縁膜132を形成する。また、これらのポーラスな膜を、層間絶縁膜132として形成してもよい。その他、有機膜で、層間絶縁膜132を形成しても良い。
【0193】
[B−2]第2基板201にp型MOSFET211Pを形成
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
【0194】
ここでは、図22に示すように、第2基板201の面(上面)において、素子分離層210で区画された領域内に、実施形態1と同様にして、p型MOSFET211Pを形成する。
【0195】
そして、p型MOSFET211Pの形成後には、実施形態1の場合と同様に、ストレスライナー層221と、平坦化膜231と、複数の配線層211HA,211HB(211HG,図4参照)とを順次設ける。
【0196】
その後、層間絶縁膜232を設ける。本実施形態においては、2層目の層間絶縁膜251(図10参照)については、設けない。
【0197】
本実施形態では、層間絶縁膜232について、低誘電率(low−k)材料を用いて形成する。
【0198】
たとえば、第1基板101に設けた層間絶縁膜132と同様な材料を用いて、層間絶縁膜232を形成する。なお、第1基板101に設けた層間絶縁膜132と異なる材料で、層間絶縁膜232を形成しても良い。
【0199】
[B−3]第1基板101と第2基板201との貼り合わせ
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
【0200】
ここでは、図23に示すように、第1基板101と第2基板201とを対面させて、両者を貼り合わせる。
【0201】
具体的には、第1基板101においてn型MOSFET111Nが設けられた面と、第2基板201においてp型MOSFET211Pが設けられた面とを対面させる。つまり、第2基板201を反転して、第1基板101に対面させる。
【0202】
そして、第1基板101に設けられた層間絶縁膜132と、第2基板201に設けられた層間絶縁膜232とを接触させて、接合させる。
【0203】
たとえば、プラズマ接合によって、両者を接合させて貼り合わせる。なお、層間絶縁膜132,232を構成する材料自身が−OH基を含まない場合には、H2O,H2などを用いたプラズマ処理を、層間絶縁膜132,232に対して実施して、表面に−OH基を導入した後に、接合を実施する。つまり、プラズマ接合時に脱水縮合反応が可能な表面状態になるように、層間絶縁膜132,232を処理する。
【0204】
[B−4]その他の工程
この後、たとえば、実施形態1の場合と同様に、第2基板201について薄膜化する(図8,ST40)。
【0205】
そして、たとえば、実施形態1の場合と同様に、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する(図8,ST50)。ここでは、実施形態2の場合のように、アスペクト比が異なる孔V12,V22のそれぞれを同時に形成しても良い。
【0206】
このようにして、図20に示すように、半導体装置1を完成させる。
【0207】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0208】
したがって、本実施形態においても、実施形態1と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0209】
特に、本実施形態では、第1基板101と第2基板201とそれぞれは、シリコン酸化物よりも誘電率が低いLow−k材料で形成された層間絶縁膜132,232の間が接合されることによって、貼り合わされている。
【0210】
このため、本実施形態では、第1基板101に設けた複数の配線層111HAなどと、第2基板201に設けた複数の配線層211HAなどとの間におけるカップリング容量を低減できるので、装置の信頼性を更に向上できる。
【0211】
<4.実施形態4>
[A]装置構成
図24は、実施形態4において、半導体装置の要部を示す図である。
【0212】
図24は、図20と同様に、図2のX11−X12部分の断面を示している。
【0213】
本実施形態においては、図24に示すように、素子分離層110dが、実施形態3と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態3の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0214】
図24に示すように、本実施形態においては、素子分離層110dが、第1基板101にp型の不純物がドープされた不純物拡散層によって形成されている。
【0215】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0216】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0217】
特に、本実施形態では、素子分離層110dが、STI構造でなく、第1基板101に不純物がドープされた不純物拡散層によって形成されている。よって、簡便なプロセスによって素子分離層110dを形成できるので、さらに製造効率を向上できる。なお、第2基板201においては、コンタクトC12,C22が貫通しているので、素子分離層210を、STI構造のような絶縁体で形成した方が好適である。
【0218】
<5.実施形態5>
[A]装置構成
図25〜図27は、実施形態5において、半導体装置の要部を示す図である。
【0219】
図25は、図3と同様に、図2のX11−X12部分の断面を示している。
【0220】
図26は、図6と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図27は、図7と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。図26,図27においては、上面を示している。
【0221】
本実施形態においては、図25〜図27に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hに接続するコンタクトC212の形状が、実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0222】
図25〜図27に示すように、多層配線層310において、1層目の絶縁層311の上面に設けられた配線層321Hには、コンタクトC212が接続するように設けられている。
【0223】
このコンタクトC212は、図5に示すように、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者に電気的に接続するように設けられている。つまり、シェア・ビア(Share Via)を形成する。
【0224】
このコンタクトC212の形成においては、まず、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者の上面が露出するように、孔V212を形成する。その後、その孔V212内を導電材料で埋め込むことで、コンタクトC212を形成する。
【0225】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0226】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0227】
特に、本実施形態においては、第1基板101に設けられた配線層111HGと、第2基板201に設けられた配線層211HGとの両者に電気的に接続するコンタクトC212が設けられている。よって、半導体素子が占有する面積を縮小することができる。
【0228】
<6.実施形態6>
[A]装置構成
図28〜図30は、実施形態6において、半導体装置の要部を示す図である。
【0229】
図28は、半導体装置の上面を示している。
【0230】
図29は、図6と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【0231】
図30は、図7と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0232】
図29,図30は、図6,図7と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。これと共に、n型MOSFET111Nおよびp型MOSFET211Pの上方において、多層配線層310を構成する複数の配線の一部(最下部のもの)について、太い破線で示している。そして、図29に示すn型MOSFETと、図30に示すp型MOSFETとの配置関係について、図28で示している。
【0233】
本実施形態においては、図28〜図30に示すように、n型MOSFET111Nおよびp型MOSFET211Pの構成が、実施形態1と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、この実施形態と重複する個所については、適宜、記載を省略する。
【0234】
図28〜図30に示すように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pとは、互いのチャネル方向が直交するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、直交している。
【0235】
各部の詳細について順次説明する。
【0236】
[A−1]n型MOSFET111Nについて
n型MOSFET111Nは、図29に示すように、ゲート電極111Gの長手方向が、実施形態1(図6参照)の場合と異なり、x方向へ沿うように延在している。
【0237】
そして、図29に示すように、一対のソース・ドレイン領域111A,111Bの長手方向がx方向へ沿うように延在しており、ゲート電極111Gを介して、y方向へ並ぶように設けられている。
【0238】
また、図29に示すように、複数の配線層111HA,111HB,111HGが、n型MOSFET111Nの上方に設けられている。
【0239】
複数の配線層111HA,111HB,111HGのうち、配線層111HAは、図29に示すように、コンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HAは、長手方向がx方向に沿うように形成されている。
【0240】
複数の配線層111HA,111HB,111HGのうち、配線層111HBは、図29に示すように、コンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。配線層111HBは、他方のソース・ドレイン領域111Bの上方において、x方向に沿って延在した部分を含むように形成されている。つまり、配線層111HBは、長手方向がx方向に沿うように形成されている。
【0241】
複数の配線層111HA,111HB,111HGのうち、配線層111HGは、図29に示すように、コンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの左端から、y方向に沿って延在した部分を含むように形成されている。つまり、配線層111HGは、長手方向がy方向に沿うように形成されている。
【0242】
[A−2]p型MOSFET211Pについて
p型MOSFET211Pは、図30に示すように、ゲート電極111Gの長手方向が、実施形態1(図7参照)の場合と同様に、y方向へ沿うように延在している。
【0243】
そして、図30に示すように、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在しており、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0244】
また、図30に示すように、複数の配線層211HA,211HB,211HGが、p型MOSFET211Pの下方に設けられている。
【0245】
複数の配線層211HA,211HB,211HGのうち、配線層211HAは、図30に示すように、コンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0246】
複数の配線層211HA,211HB,211HGのうち、配線層211HBは、図30に示すように、コンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。
【0247】
複数の配線層211HA,211HB,211HGのうち、配線層211HGは、図30に示すように、コンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0248】
[A−3]多層配線層310(図3から図5参照)を構成する複数の配線層の一部(321Hなどの最下部のもの)について
配線層321Hは、図28〜図30に示すように、コンタクトC12を介して、配線層111HGに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、配線層211HGに電気的に接続されている。配線層321Hは、平面形状が、矩形状になるように形成されている。そして、配線層321Hは、実施形態1と同様に、他の配線とコンタクトとを介して、入力端子(In)に電気的に接続されている。
【0249】
配線層322Hは、図28,図29に示すように、コンタクトC12を介して、配線層111HAに電気的に接続されている。配線層322Hは、平面形状が、矩形状になるように形成されている。そして、配線層322Hは、実施形態1と同様に、他の配線層とコンタクトとを介して、グランド(GND)に電気的に接続されている。
【0250】
配線層323Hは、図28,図30に示すように、コンタクトC22を介して、配線層211HBに電気的に接続されている。配線層323Hは、平面形状が、矩形状になるように形成されている。そして、配線層323Hは、実施形態1と同様に、他の配線とコンタクトとを介して、電源電圧の端子(Vdd)に電気的に接続されている。
【0251】
配線層324Hは、図28〜図30に示すように、コンタクトC12を介して、配線層111HBに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、配線層211HAに電気的に接続されている。配線層324Hは、平面形状が、矩形状になるように形成されている。そして、配線層324Hは、実施形態1と同様に、他の配線とコンタクトとを介して、出力端子(In)に電気的に接続されている。
【0252】
このように、各配線層321H〜324Hは、実施形態1の場合と同様に、n型MOSFET111Nとp型MOSFET211Pとのそれぞれが、CMOSインバータ回路(NOT回路)を構成するように、互いを電気的に接続している。
【0253】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0254】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0255】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が直交するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、直交している。このため、第1基板101に設けた配線層(211HAなど)と、第2基板201に設けた配線層(211HAなど)との間は、実施形態1などの場合よりも、互いに対向する面の面積が小さくなる。よって、両者の間で発生するカップリング容量を低減できるので、遅延などの不具合の発生を防止し、装置の信頼性を更に向上できる。
【0256】
<7.実施形態7>
[A]装置構成
図31〜図33は、実施形態7において、半導体装置の要部を示す図である。
【0257】
図31は、図28と同様に、半導体装置の上面を示している。
【0258】
図32は、図29と同様に、半導体装置の一部を構成するn型MOSFETの要部を示す図である。
【0259】
図33は、図30と同様に、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0260】
図32,図33は、図29,図30と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。そして、図32に示すn型MOSFETと、図33に示すp型MOSFETとの配置関係について、図31で示している。
【0261】
本実施形態においては、図31〜図33に示すように、n型MOSFET111Nおよびp型MOSFET211Pの構成が、実施形態6と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態6の場合と同様である。このため、本実施形態において、実施形態6と重複する個所については、適宜、記載を省略する。
【0262】
図31〜図33に示すように、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が直角以外の角度で交差するように設けられている。すなわち、n型MOSFET111Nにおいて一対のソース・ドレイン領域111A,111Bが並ぶ方向(y方向)と、p型MOSFET211Pにおいて一対のソース・ドレイン領域211A,211Bが並ぶ方向(x方向)とが、交差している。ここでは、一例として、互いのチャネル方向が直交しておらず、直交した状態に対して45°の角度で傾くように、設けられている。
【0263】
各部の詳細について順次説明する。
【0264】
[A−1]n型MOSFET111Nについて
n型MOSFET111Nは、図32に示すように、ゲート電極111Gの長手方向が、実施形態6(図28参照)の場合と異なり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿うように延在している。
【0265】
そして、図32に示すように、一対のソース・ドレイン領域111A,111Bは、x方向およびy方向に対して、45°の角度で傾いた方向へ沿うように延在しているゲート電極111Gを介して並ぶように設けられている。
【0266】
また、図32に示すように、複数の配線層111HA,111HB,111HGが、n型MOSFET111Nの上方に設けられている。
【0267】
複数の配線層111HA,111HB,111HGのうち、配線層111HAは、図32に示すように、コンタクトC11を介して、一方のソース・ドレイン領域111Aに電気的に接続するように設けられている。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、長手方向が、ゲート電極111Gの長手方向と同じ方向になるように形成されている。つまり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿って延在するように形成されている。
【0268】
複数の配線層111HA,111HB,111HGのうち、配線層111HBは、図32に示すように、コンタクトC11を介して、他方のソース・ドレイン領域111Bに電気的に接続するように設けられている。配線層111HBは、他方のソース・ドレイン領域111Bの上方において、長手方向が、ゲート電極111Gの長手方向と同じ方向になるように形成されている。つまり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿って延在するように形成されている。
【0269】
複数の配線層111HA,111HB,111HGのうち、配線層111HGは、図32に示すように、コンタクトC11を介して、ゲート電極111Gに電気的に接続するように設けられている。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、ゲート電極111Gの長手方向に直交する方向へ延在した部分を含むように形成されている。つまり、配線層111HGの長手方向が、ゲート電極111Gの長手方向に直交する方向に沿うように形成されている。
【0270】
[A−2]p型MOSFET211Pについて
p型MOSFET211Pは、図33に示すように、ゲート電極111Gの長手方向が、実施形態6(図30参照)の場合と同様に、y方向へ沿うように延在している。
【0271】
そして、図33に示すように、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在しており、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0272】
また、図33に示すように、複数の配線層211HA,211HB,211HGが、p型MOSFET211Pの下方に設けられている。
【0273】
複数の配線層211HA,211HB,211HGのうち、配線層211HAは、図33に示すように、コンタクトC21を介して、一方のソース・ドレイン領域211Aに電気的に接続するように設けられている。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HAは、長手方向がy方向に沿うように形成されている。
【0274】
複数の配線層211HA,211HB,211HGのうち、配線層211HBは、図33に示すように、コンタクトC21を介して、他方のソース・ドレイン領域211Bに電気的に接続するように設けられている。配線層211HBは、他方のソース・ドレイン領域211Bの下方において、y方向に沿って延在した部分を含むように形成されている。つまり、配線層211HBは、長手方向がy方向に沿うように形成されている。
【0275】
複数の配線層211HA,211HB,211HGのうち、配線層211HGは、図33に示すように、コンタクトC21を介して、ゲート電極211Gに電気的に接続するように設けられている。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端部分から、x方向に沿って延在した部分を含むように形成されている。つまり、配線層211HGは、長手方向がx方向に沿うように形成されている。
【0276】
[A−3]その他
図31,図32に示すように、n型MOSFET111Nの各部に接続された複数の配線層111HA,111HB,111HGのそれぞれは、実施形態6の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
【0277】
具体的には、図32に示すように、配線層111HGは、入力端子(In)に電気的に接続されている。配線層111HAは、グランド(GND)に電気的に接続されている。配線層111HBは、出力端子(In)に電気的に接続されている。これらの電気的な接続は、実施形態6の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0278】
また、図31,図33に示すように、p型MOSFET211Pの各部に接続された複数の配線層211HA,211HB,211HGのそれぞれは、実施形態6の場合と同様に、コンタクトC22を介して、各部に電気的に接続されている。
【0279】
具体的には、図33に示すように、配線層211HGは、入力端子(In)に電気的に接続されている。配線層211HAは、出力端子(In)に電気的に接続されている。配線層211HBは、電源電圧の端子(Vdd)に電気的に接続されている。これらの電気的な接続は、実施形態6の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0280】
このように、n型MOSFET111Nとp型MOSFET211Pは、実施形態6の場合と同様に、CMOSインバータ回路を構成するように、電気的に接続されている。
【0281】
[B]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0282】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0283】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、互いのチャネル方向が交差するように設けられている。このため、第1基板101に設けた配線層(211HAなど)と、第2基板201に設けた配線層(211HAなど)とは、実施形態1などの場合よりも、互いに対向する面の面積が小さくなる。よって、両者の間で発生するカップリング容量を低減できるので、遅延などの不具合の発生を防止し、装置の信頼性を更に向上できる。
また、下記の場合には、第1基板101と第2基板201とに予め設けられている各ノッチの間を位置合わせして両者を貼り合わせることで、本実施形態の半導体装置を製造できるため、好適である。
・第1基板101:(100)基板
・nMOSFET111Nのチャネル方向:<110>
・第2基板201:(100)基板
・pMOSFET211Pのチャネル方向:<100>
【0284】
<8.実施形態8>
[A]装置構成
図34〜図37は、実施形態8において、半導体装置の要部を示す図である。
【0285】
図34は、図1と同様に、半導体装置の回路構成を示す回路図である。
【0286】
図35は、図2と同様に、半導体装置の要部を示す斜視図である。図35では、図2の場合と同様に、第2基板201(図3などを参照)に設けたp型MOSFETについてドットを付して示している。第1基板101(図3などを参照)に設けたn型MOSFETについては、ドットを付して示していない。
【0287】
図36は、図6と同様に、半導体装置の一部であって、第1基板101(図3などを参照)に設けたn型MOSFETの上面を示している。
【0288】
図37は、図7と同様に、半導体装置の一部であって、第2基板201(図3などを参照)に設けたp型MOSFETの上面を示している。
【0289】
図36,図37は、図6,図7と同様に、上面を示しており、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。
【0290】
図34〜図37に示すように、半導体装置1を構成するn型MOSFET111N,112Nと、p型MOSFET211P,212Pとの構成の一部が実施形態1と異なる。ここでは、2つのn型MOSFET111N,112Nと、p型MOSFET211P,212Pとを含む。本実施形態は、この点、および、これに関連する点を除き、実施形態1の場合と同様である。このため、本実施形態において、実施形態1と重複する個所については、適宜、記載を省略する。
【0291】
図34に示すように、半導体装置1は、n型MOSFET111N,112Nと、p型MOSFET211P,212Pとを含むCMOS回路を有する。半導体装置1は、n型MOSFET111N,112Nとp型MOSFET211P,212Pとのそれぞれが、CMOS−NAND回路を構成するように電気的に接続されている。つまり、半導体装置1は、第1入力端子(InA)からの入力信号と第2入力端子(InB)からの入力信号との両者がハイの場合には出力信号がローであり、その他の入力信号の組み合わせでは、出力信号がハイになるように構成されている。
【0292】
具体的には、第1のn型MOSFET111Nと、第2のn型MOSFET112Nとが、直列に接続されている。そして、第1のp型MOSFET211Pと、第2のp型MOSFET212Pとが、並列に接続されている。
【0293】
また、第1のn型MOSFET111Nと第1のp型MOSFET211Pとは、ゲートが、互いに電気的に接続されていると共に、第1入力端子(InA)に電気的に接続されている。第2のn型MOSFET112Nと第2のp型MOSFET212Pは、ゲートが、互いに電気的に接続されていると共に、第2入力端子(InB)に電気的に接続されている。
【0294】
また、第1のn型MOSFET111Nのソースと、第1および第2のp型MOSFET211Pのドレインとのそれぞれが、互いに電気的に接続されていると共に、出力端子(Out)が電気的に接続されている。
【0295】
そして、第2のn型MOSFET112Nのドレインがグランド(GND)に電気的に接続されている。また、第1および第2のp型MOSFET211P,212Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。
【0296】
図35に示すように、半導体装置1において、n型MOSFET111N,112Nとp型MOSFET211P,212Pとは、実施形態1の場合と同様に、互いが対面するように配置されている。
【0297】
断面については図示を省略しているが、実施形態1の場合と同様に、各部が設けられている。具体的には、n型MOSFET111N,112Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている(図3〜図5参照)。そして、p型MOSFET211P,212Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている(図3〜図5参照)。
【0298】
また、実施形態1の場合と同様に、多層配線層310が設けられている(図3〜図5参照)。そして、多層配線層310中に設けられた複数の配線(321Hなど)を介して、n型MOSFET111N,112Nとp型MOSFET211P,212Pとが、電気的に接続されている。
【0299】
各部の詳細について、順次、説明する。
【0300】
[A−1]n型MOSFET111N,112Nについて
図36に示すように、第1のn型MOSFET111Nと、第2のn型MOSFET112Nは、x方向に並ぶように設けられている。
【0301】
第1のn型MOSFET111Nと、第2のn型MOSFET112Nは、図36に示すように、ゲート電極111G,112Gの長手方向が、y方向へ沿うように延在している。
【0302】
そして、図36に示すように、第1のn型MOSFET111Nにおいては、一対のソース・ドレイン領域111A,111Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域111Aと、他方のソース・ドレイン領域111Bとが、ゲート電極111Gを介して、x方向へ並ぶように設けられている。
【0303】
第2のn型MOSFET112Nにおいても同様に、一対のソース・ドレイン領域112A,112Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域112Aと、他方のソース・ドレイン領域112Bとが、ゲート電極112Gを介して、x方向へ並ぶように設けられている。
【0304】
ここでは、第1のn型MOSFET111Nを構成する他方のソース・ドレイン領域111Bと、第2のn型MOSFET112Nを構成する一方のソース・ドレイン領域112Aとが互いに連結して接続するように形成されている。
【0305】
また、図36に示すように、複数の配線層111HA,111HGが、第1のn型MOSFET111Nの上方に設けられている。また、複数の配線層112HB,112HGが、第2のn型MOSFET112Nの上方に設けられている。
【0306】
これらのうち、配線層111HAは、図36に示すように、コンタクトC11を介して、第1のn型MOSFET111Nを構成する一方のソース・ドレイン領域111Aに電気的に接続している。配線層111HAは、一方のソース・ドレイン領域111Aの上方において、y方向に沿って延在した部分を含むように形成されている。
【0307】
配線層111HGは、図36に示すように、コンタクトC11を介して、第1のn型MOSFET111Nを構成するゲート電極111Gに電気的に接続している。配線層111HGは、ゲート電極111Gの上方において、ゲート電極111Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0308】
配線層112HBは、図36に示すように、コンタクトC11を介して、第2のn型MOSFET112Nを構成する他方のソース・ドレイン領域112Bに電気的に接続している。配線層112HBは、他方のソース・ドレイン領域112Bの上方において、y方向に沿って延在した部分を含むように形成されている。
【0309】
配線層112HGは、図36に示すように、コンタクトC11を介して、第2のn型MOSFET112Nを構成するゲート電極112Gに電気的に接続している。配線層112HGは、ゲート電極112Gの上方において、ゲート電極112Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0310】
[A−2]p型MOSFET211Pについて
図37に示すように、第1のp型MOSFET211Pと、第2のp型MOSFET212Pは、x方向に並ぶように設けられている。
【0311】
第1のp型MOSFET211Pと、第2のp型MOSFET212Pは、図37に示すように、ゲート電極211G,212Gの長手方向が、y方向へ沿うように延在している。
【0312】
そして、図37に示すように、第1のp型MOSFET211Pにおいては、一対のソース・ドレイン領域211A,211Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域211Aと、他方のソース・ドレイン領域211Bとが、ゲート電極211Gを介して、x方向へ並ぶように設けられている。
【0313】
第2のp型MOSFET212Pにおいても同様に、一対のソース・ドレイン領域212A,212Bの長手方向がy方向へ沿うように延在している。そして、一方のソース・ドレイン領域212Aと、他方のソース・ドレイン領域212Bとが、ゲート電極212Gを介して、x方向へ並ぶように設けられている。
【0314】
ここでは、第1のp型MOSFET211Pを構成する他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pを構成する一方のソース・ドレイン領域212Aとが互いに連結して接続するように形成されている。
【0315】
また、図37に示すように、複数の配線層211HA,211HGが、第1のp型MOSFET211Pの下方に設けられている。また、複数の配線層212HB,212HGが、第2のp型MOSFET212Pの下方に設けられている。この他に、第1のp型MOSFET211Pを構成する他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pを構成する一方のソース・ドレイン領域212Aとの下方に、配線層210Hが設けられている。
【0316】
これらのうち、配線層211HAは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pを構成する一方のソース・ドレイン領域211Aに電気的に接続している。配線層211HAは、一方のソース・ドレイン領域211Aの下方において、y方向に沿って延在した部分を含むように形成されている。
【0317】
配線層211HGは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pを構成するゲート電極211Gに電気的に接続している。配線層211HGは、ゲート電極211Gの下方において、ゲート電極211Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0318】
配線層212HBは、図37に示すように、コンタクトC21を介して、第2のp型MOSFET212Pを構成する他方のソース・ドレイン領域212Bに電気的に接続している。配線層212HBは、他方のソース・ドレイン領域212Bの下方において、y方向に沿って延在した部分を含むように形成されている。
【0319】
配線層212HGは、図37に示すように、コンタクトC21を介して、第2のp型MOSFET212Pを構成するゲート電極212Gに電気的に接続している。配線層212HGは、ゲート電極212Gの下方において、ゲート電極212Gの上端から、x方向に沿って延在した部分を含むように形成されている。
【0320】
配線層210Hは、図37に示すように、コンタクトC21を介して、第1のp型MOSFET211Pの他方のソース・ドレイン領域211Bと、第2のp型MOSFET212Pの一方のソース・ドレイン領域212Aとに電気的に接続している。配線層210Hは、y方向に沿って延在した部分を含むように形成されている。
【0321】
[A−3]その他
図35,図36に示すように、n型MOSFET111N,112Nの各部に接続された複数の配線層111HA,111HG,112HB,112HGのそれぞれは、実施形態1の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
【0322】
具体的には、図36に示すように、配線層111HGは、第1の入力端子(InA)に電気的に接続されている。配線層111HAは、出力端子(Out)に電気的に接続されている。配線層112HGは、第2の入力端子(InB)に電気的に接続されている。配線層112HBは、グランド(GRN)に電気的に接続されている。これらの電気的な接続は、実施形態1の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0323】
図35,図37に示すように、p型MOSFET211P,212Pの各部に接続された複数の配線層211HA,211HG,212HB,212HG,210Hは、実施形態1の場合と同様に、コンタクトC22を介して、各部に電気的に接続されている。
【0324】
具体的には、図37に示すように、配線層211HGは、第1の入力端子(InA)に電気的に接続されている。配線層211HAは、電源電圧の端子(Vdd)に電気的に接続されている。配線層212HGは、第2の入力端子(InB)に電気的に接続されている。配線層212HBは、電源電圧の端子(Vdd)に電気的に接続されている。これらの電気的な接続は、実施形態1の場合と同様に、多層配線層(図示無し)内の各配線および各コンタクトを介して実現されている。
【0325】
[B]まとめ
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pとは、NAND回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
【0326】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0327】
<9.実施形態9>
[A]装置構成
図38は、実施形態9において、半導体装置の要部を示す図である。
【0328】
図38は、半導体装置の回路構成を示す回路図である。
【0329】
図38に示すように、半導体装置1の回路構成が実施形態8と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態8の場合と同様である。このため、本実施形態において、実施形態1と重複する個所については、適宜、記載を省略する。
【0330】
図38に示すように、半導体装置1は、n型MOSFET111N,112Nとp型MOSFET211P,212Pとのそれぞれが、CMOS−NOR回路を構成するように電気的に接続されている。つまり、半導体装置1は、第1入力端子(InA)からの入力信号と第2入力端子(InB)からの入力信号との両者がローの場合には出力信号がハイであり、その他の入力信号の組み合わせでは、出力信号がローになるように構成されている。
【0331】
具体的には、第1のn型MOSFET111Nと、第2のn型MOSFET112Nとが並列に接続されている。そして、第1のp型MOSFET211Pと、第2のp型MOSFET212Pとが、直列に接続されている。
【0332】
そして、第1のn型MOSFET111Nと第1のp型MOSFET211Pは、ゲートが電気的に接続されていると共に、第1入力端子(InA)に電気的に接続されている。また、第2のn型MOSFET112Nと第2のp型MOSFET212Pは、ゲートが互いに電気的に接続されていると共に、第2入力端子(InB)に電気的に接続されている。
【0333】
そして、第1のp型MOSFET211Pのドレインと、第1および第2のn型MOSFET111N,112Nのドレインは、電気的に接続されていると共に、出力端子(Out)に電気的に接続されている。
【0334】
そして、第2のp型MOSFET212Pのソースが、電源電圧の端子(Vdd)に電気的に接続されている。また、第1および第2のn型MOSFET111N,112Nのソースが、グランド(GND)に電気的に接続されている。
【0335】
上面などについては図示を省略しているが、図35〜図37に示した半導体装置1において、各MOSFETを反対の導電型にすることで、本実施形態の半導体装置1を構成することができる。
【0336】
[B]まとめ
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pは、NOR回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
【0337】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0338】
以上に記述した実施形態1〜9の共通した特徴は、以下の通りである。
「第1基板に形成された第1電界効果トランジスタと、第2基板に形成した第2電界効果トランジスタとを、第2基板において第1基板と反対の側に設けられた多層配線層中の配線層を用いて電気的に接続する。」
【0339】
以下の実施形態10以降には、「第1基板に形成された第1電界効果トランジスタと、第2基板に形成した第2電界効果トランジスタとを、基板貼り合わせ面側の配線層同士を直接接合して電気的に接続する」場合の実施形態を記述する。
【0340】
<10.実施形態10>
図39は、半導体装置の要部を示す図である。なお、図39は、2つの基板を重ねた概略的な平面図であり、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0341】
図40は、半導体装置の要部を示す断面図である。ここで、図40は、図39のX41−X42部分の断面を示している。図39と図40の対応関係においては、各部のレイアウトについて容易に理解できるように、各部のスケールを適宜変更して示している。また、図39および図40に示す半導体装置1の要部は、図1のCMOSインバータ回路を実現するものである。CMOSインバータ回路については、図1を用いて説明したので、ここでの説明は省略する。
【0342】
図39および図40に示すように、半導体装置1は、n型MOSFET111Nとp型MOSFET211Pとを含むCMOS回路を有する。なお、図39においては、p型MOSFET211Pでのみ使用される構成(チャネル領域、配線層およびゲート電極)についてドットを付して示している。これに対し、n型MOSFET111Nについては、ドットを付して示していない。
【0343】
図39に示すように、半導体装置1において、n型MOSFET111Nとp型MOSFET211Pは、互いが対面するように配置されている。ここでFETに関して「互いが対面する」とは、ゲート電極のチャネル側と反対側の面(上面)が互いに向き合うことを言う。
【0344】
図40に示すように、半導体装置1は、第1基板101と第2基板201とを含む。第1基板101と第2基板201が対面している。
n型MOSFET111Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている。そして、p型MOSFET211Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている。第1基板101と第2基板201とは、MOSFETが形成された側同士が貼り合わされている。
【0345】
なお、図39に示すn型MOSFETの平坦化膜131より基板側の構造は実施形態1〜9と同様であり、ここでの説明は省略する。同様に、p型MOSFETの平坦化膜231より基板側の構造は実施形態1〜9と同様であり、ここでの説明は省略する。
【0346】
図40に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)には、多層配線層310が設けられている。多層配線層310は、図40に現れているCMOSインバータ回路を、図示していない他の回路や素子と相互接続するグローバル配線群を形成する。図40に示す多層配線層310は、5層構造であり、実施形態1〜9における3層構造と異なる。但し、多層配線層の層数は任意であり、配線層(322H,342H,…)とコンタクト(332C,352C,…)とを、交互に配置する構造は共通する。従って、多層配線層310の詳しい説明は、ここでは省略する。
【0347】
本実施形態において、n型MOSFET111Nとp型MOSFET211Pとは、実施形態1等と異なり、多層配線層310中に設けられた配線を経由する経路のみで互いに接続されているわけではない。詳細については後述するが、「第1基板および第2基板に設けた配線層(トランジスタ接続配線層)同士の直接接合」が本実施形態の特徴的な事項である。本実施形態において、より厳密には、この配線層の直接接合によるトランジスタ間の相互接続が行われ、さらに多層配線層310を経由した相互接続がなされている。
【0348】
ここでトランジスタ接続配線層は、第1基板、第2基板の各基板の形成時に積層された配線群であり、CMOSインバータ回路内のノード間を内部接続するのに用いられている。この意味で、トランジスタ接続配線層は「ローカル配線層」の一種である。
【0349】
図41は、実施形態10において、半導体装置の一部を構成するn型MOSFETの要部を示す図である。図42は、実施形態10において、半導体装置の一部を構成するp型MOSFETの要部を示す図である。
【0350】
図39,図41,図42においては、n型MOSFET111Nおよびp型MOSFET211Pを接続するため、ローカル配線層として各基板に予め形成されるものについては、ゲート電極と同様な細い実線で示している。但し、下層の部材において上層で覆われた部分の輪郭を細い破線で示している。また、多層配線層310(グローバル配線層)の一部の層(最下部のもの)については、太い破線で示している。
【0351】
[A−1]n型MOSFET111Nについて
図41に示すように、n型MOSFET111Nは、ゲート電極111Gを含む。
ゲート電極111Gは、図40に示すように、平坦化膜131内に形成されたコンタクトC11を介して、トランジスタ接続配線層(配線層111HG)に接続されている。
図41においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極111Gのy方向の一方端部に、コンタクトC11が形成されている。配線層111HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC11を介してゲート電極111Gに接続されている。
【0352】
図41に示すように、一対のソース・ドレイン領域(111AH,111BH)に一部が重なるように、一対のトランジスタ接続配線層(配線層111HAと111HB)が配置されている。配線層111HAは、配線層111HBより長手方向の寸法が短い矩形部分を有する。
より詳細に、配線層111HAは、上記矩形部分がy方向の正側からy方向の負側に延びて、ソース・ドレイン領域111AHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層111HBは、y方向の負側から正側に延び、ソース・ドレイン領域111BHのy方向正側端の手前まで延びている。
【0353】
配線層111HAはGND(ソース)側の配線層であり、配線層111HBは出力(ドレイン)側の配線層である。
図40,図41に示すように、配線層111HAは、ソース・ドレイン領域111AHに対しコンタクトC11を介して接続されている。同様に、配線層111HBは、ソース・ドレイン領域111BHに対しコンタクトC11を介して接続されている。
【0354】
[A−2]p型MOSFET211Pについて
図42に示すように、p型MOSFET211Pはゲート電極211Gを含む。
ゲート電極211Gは、図40に示す平坦化膜231内に形成されたコンタクトC21を介して、トランジスタ接続配線層(配線層211HG)に接続されている。
図42においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極211Gのy方向の一方端部に、コンタクトC21が形成されている。配線層211HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC21を介してゲート電極211Gに接続されている。
【0355】
図42に示すように、一対のソース・ドレイン領域(211AH,211BH)に一部が重なるように、一対のトランジスタ接続配線層(配線層211HAと211HB)が配置されている。配線層211HBは、配線層211HAより長手方向の寸法が短い矩形部分を有する。
より詳細に、配線層211HBは、上記矩形部分がy方向の負側からy方向の正側に延びて、ソース・ドレイン領域211BHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層211HAは、y方向の負側から正側に延び、ソース・ドレイン領域211AHのy方向正側端の手前まで延びている。
【0356】
配線層211HBはVdd(ソース)側の配線層であり、配線層211HAは出力(ドレイン)側の配線層である。
図40,図42に示すように、配線層211HAは、ソース・ドレイン領域211AHに対しコンタクトC21を介して接続されている。同様に、配線層211HBは、ソース・ドレイン領域211BHに対しコンタクトC21を介して接続されている。
【0357】
[A−3]配線層の直接接合
図40に示すように、出力(ドレイン)側の配線層111HBと211HAとが直接接合されている。
また、ゲート側の配線層111HGと211HGとが直接接合されている。
なお、図40に示すソース側の配線層111HAと211HBは断面では接触しているように見えるが、実際は、図39のように、平面視で離れて形成されているため「直接接合」はしていない。
また、図40おいて、「直接接合」される配線層は、各基板の第1層目の配線層が望ましいが、第2層目以降の配線層でも構わない。
【0358】
本実施形態では、このように、第1基板101のFETの少なくとも1つの端子(ゲート電極またはソース・ドレイン領域)が、コンタクトを介して基板を貼り合わせる面に設けられた配線層に接続されている。また、第2基板201のFETの少なくとも1つの端子が、コンタクトを介して基板を貼り合わせる面に設けられた配線層に接続されている。そして、対応する配線層(トランジスタ接続配線層)同士が、貼り合わせ時に直接接合される。
【0359】
なお、「直接接合」とは、コンタクトを介在させないで配線層同士が直接接合されているという程度の意味であり、例えば、接合時の直列抵抗を低減するために、接合面の表面処理により薄い低抵抗化層を形成し、この薄い低抵抗化層を介して接合することは許容される。
【0360】
また、直接接合される配線層は、トランジスタに最も近い第1層目の配線層が望ましいが、第2層目以降でもよい。つまり、「トランジスタ接続配線層」とは、各基板に形成された配線構造において、トランジスタに電気的に接続されている配線層を意味する。
【0361】
第1基板101側の配線層111HBおよび111HGと、第2基板201側の配線層211HAおよび211HGとは、異なる導電材料であってもよいが、同じ導電材料が望ましい。
接合する導電材料としては、銅と銅(Cu to Cu)、アルミニウムとアルミニウム(Al to Al)を好適に例示できる。また、銅またはアルミニウムに他の金属、例えばタンタル(Ta)、チタン(Ti)またはタングステン(W)等を含有させたものを用いてもよい。
配線層は単層に限らず2層以上に積層された構造でもよい。
【0362】
[A−4]多層配線層310(図39から図42参照)を構成する複数の配線層の一部(321Hなどの最下部のもの)について
図39〜図41に示すように、配線層211HBに対し、平坦化膜231を貫通するコンタクトC21が接続されている。また、第2基板201の素子分離層210に形成された接続ビアP21がコンタクトC21端面上に接続されている。配線層211HBは、コンタクトC21と接続ビアP21とによって、上層の配線層322Hに接続されている。
【0363】
同様に、配線層211HAは、コンタクトC21と接続ビアP21とによって、上層の配線層321Hに接続されている。
同様に、配線層211HGは、コンタクトC21と接続ビアP21とによって、上層の配線層322Gに接続されている。
図40には現れていないが、配線層322H等と同一階層に配線層322S(図39,図41参照)が設けられている。配線層111HAは、コンタクトC21と接続ビアP21とによって、上層の配線層322Sに接続されている。
【0364】
なお、コンタクトC21と接続ビアP21は、1本の接続ビアとしてもよいが、高アスペクトの基板貫通型のビアを形成する必要がないことから、コンタクトC21と接続ビアP21との連結構造が望ましい。但し、後述するように、第2基板201をSOI構造として基板厚が薄くした場合には、1本の接続ビアで、直接接合された配線層から多層配線層310の最下層の配線層までを接続しても構わない。
【0365】
[B]製造方法
図43〜図47は、実施形態10において、半導体装置の製造方法の要部を示す図である。
【0366】
図43(A)はp型MOSFET211Pが形成された第2基板201を示し、図43(B)はn型MOSFET111Nが形成された第1基板101を示す。
図43は、図40と同様に、図39のX41−X42部分の断面を示している。
【0367】
図43は、実施形態1における図9と図10に対応する図であり、図9と図10の説明と同様な方法で、平坦化膜131または231に、コンタクトC11またはC21を形成するまでの工程を行う。
【0368】
このときのコンタクト形成工程において、図43(A)に示す第2基板201側には、第1基板101より多くコンタクトC21を予め形成しておく。第1基板101と第2基板201で同様に形成するコンタクトは、図39において中央の大きな四角の内のソース・ドレイン領域上のC11やC21である。一方、第1基板101に比べると第2基板201で、より多く形成するコンタクトC21は、図39において太線で囲む上層の配線層位置に対応する4箇所のコンタクトC21である。
【0369】
次に、ダマシン配線プロセスによって、直接接合用の配線層(211HA,211HB等)を第2基板201の平坦化膜231上に形成する。同様に、ダマシン配線プロセスによって、直接接合用の配線層(111HA,111HB)を第1基板101の平坦化膜131上に形成する。
ダマシン配線プロセスでは、平坦化膜131または231上に形成した層間絶縁膜に対し、その厚さ方向を貫く開口を形成し、この開口に導電材料を埋め込んで表面から研削、研磨して表面を平坦化する。これにより、導電材料が開口部ごとに分離されて各配線層となる。
【0370】
次に、図44に示すように、第2基板201を上下反転させて、直接接合用の配線層同士を接触させて、第2基板201を第1基板101に貼り合わせる。接合面に薄い導電膜や導電剤を介在させてもよい。良好な接合のために、適度な加熱、加圧、プラズマ印加、高周波振動印加等は適宜、行い得る。
【0371】
貼り合わせ後の状態を、図45に示す。第1基板101側の配線層111HBが、第2基板201側の配線層211HAと低抵抗で接触し、両者の電気的接続がなされる。また、第1基板101側の配線層111HGが、第2基板201側の配線層211HGと低抵抗で接触し、両者の電気的接続がなされる。
【0372】
続いて、図46に示すように、第2基板201を裏面から研削、研磨し基板を薄層化する。化学的機械研磨(CMP)等では、素子分離層210がストッパになり得る。なお、素子分離層をSTIで形成する場合にはトレンチ内の底に研磨のストッパ膜を予め形成してから絶縁物でトレンチ内を埋め込むと、この研磨のストッパ膜が露出した時点で研磨を精度よく停止することができる。
【0373】
次に、図47に示すように、研磨し終えた面上に、たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する。
そして、絶縁層311の表面から、薄膜化した第2基板201を厚さ方向に貫通する孔を形成する。この貫通孔は、図39に太い破線により示す上層の配線層が形成される位置に対応した4箇所設ける(符号P21の箇所)。この貫通孔は、下層のコンタクトC21の頭部が露出するように、一回り大きくすることが望ましい。従って、貫通孔は、アスペクト比が比較的小さく、形成が容易である。
形成した貫通孔を導電性の半導体材料または金属材料で埋め込み、余分な材料を除去すれば基板貫通型の接続ビアP21が得られる。
【0374】
形成した接続ビアP21と適宜接続を取りながら、多層配線層310における第1層目の配線層を形成する。これにより、図39に太い破線で示す4つの配線層(322G,321H,322H等)が得られる。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
【0375】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0376】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0377】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、そのトランジスタ接続配線層が直接接合されていることから、以下の利点がある。
【0378】
実施形態1等のように、n型MOSFET111Nとp型MOSFET211Pのそれぞれから、高アスペクト比のコンタクトで多層配線層310に接続させる場合、2本のコンタクトがペアで必要になるため、その分、面積が大きくなる。
これに対し、本実施形態では、直接接合後は基本的に1本のコンタクトで上層の多層配線層310へ接続すればよく、1本分のコンタクト配置スペースを削減できる。この1本分のコンタクト配置スペースの削減は、ゲートドレインで達成されるため、インバータ回路では2本分のスペース削減が可能である。
【0379】
なお、図40では2本のコンタクトC21がペアで配置されているように見えるが、これは、図39のように断面を複雑な折れ線(X41−X42)に沿ったものとしたためである。図39に示されているように、ドレイン側のコンタクトは配置スペースに余裕があるため2個のコンタクトをy方向にほぼ直線上に並ぶように配置している。ただし、この2個のコンタクトはx方向には1個分のコンタクトスペースしか占めていないため、面積は、実施形態1より削減できる。
【0380】
また、直接接合の他の利点は、回路特性の向上および安定が得られることである。
特に、インバータ回路などのようにゲート同士を回路的に接続する必要がある回路に、本技術が好適に適用できる。この適用によって、インバータの入力特性が向上し、安定する。また、インバータの場合、p型MOSFETとn型MOSFETが差動で動作するため、MOSFETにできるだけ近い箇所でドレイン同士を接続して出力ノードとした方が、動作が安定しやすい。また、入力、出力ともに配線遅延抑制による特性向上も図れる。
インバータは、すべての論理回路の基本であり膨大な数が使用されるため、集積回路(半導体装置)全体では大きな効果が見込める。
【0381】
<11.実施形態11>
[A]装置構成
図48は、実施形態11において、半導体装置の要部を示す図である。
【0382】
図48は、図40と同様に、図39のX41−X42部分の断面を示している。
【0383】
本実施形態においては、上述した実施形態1〜10と比較すると、MOSFETのソース・ドレイン領域の構造と材質が異なる。
図48に示す断面構造では、第1基板101に形成されたn型MOSFET111Nと第2基板201に形成されたp型MOSFET211Pの双方において、ソース・ドレイン領域がFUSI(Full Silliside)構造となっている。n型MOSFET111Nにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「111AF,111BF」により示す。p型MOSFET211Pにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「211AF,211BF」により示す。
【0384】
FUSI構造のソース・ドレイン領域は、シリコン半導体領域を内部まで完全にシリサイド化して形成される。
図48においては、FUSI構造の採用にともなって、特に上層側の第2基板201においてSOI構造とすることが望ましい。この場合、フルシリサイド化されたソース・ドレイン領域は、上面と下面でコンタクトが取れるため、接続が容易であり面積縮小に寄与できる。
【0385】
フルシリサイド化されたソース・ドレイン領域(211AF,211BF)上には、絶縁層311が形成され、必要な箇所にコンタクトC31が形成されている。コンタクトC31は、銅やタングステン等の金属製のコンタクトが好適である。
コンタクトC31が適宜形成された絶縁層311上に、多層配線層310(図40参照)の最下層をなす配線層321Hおよび322Hが形成されている。
【0386】
配線層322Hは、電源電圧Vddを付与する配線層であり、p型MOSFET211Pのソースとして機能するフルシリサイド化されたソース・ドレイン領域211BFに対し、コンタクトC31を介して接続されている。また、配線層321Hは、出力(Out)となるため、p型MOSFET211Pのドレインとして機能するフルシリサイド化されたソース・ドレイン領域211AFに対し、コンタクトC31を介して接続されている。
なお、接続ビアP21は、図48では現れていないGND電位付与のために用い得る。接続ビアP21は、さらには、後述する基板の多層化で、ある基板内の素子には接続しないで単に縦配線として通過する中継ビアとして機能し得る。
【0387】
本実施形態は、この点、および、これに関連する点を除き、実施形態10の場合と同様である。このため、本実施形態において、実施形態10と重複する個所については、適宜、記載を省略する。
また、フルシリサイド化の技術は、実施形態10に示す基板貼り合わせ時の配線による直接接合との組み合わせに限らず、実施形態1〜9との組み合わせも可能である。
【0388】
[B]製造方法
図49〜図52は、実施形態11において、半導体装置の製造方法の要部を示す図である。
【0389】
図49(A)はp型MOSFET211Pが形成された第2基板201を示し、図49(B)はn型MOSFET111Nが形成された第1基板101を示す。
図49は、図40と同様に、図39のX41−X42部分の断面を示している。
【0390】
図49は、実施形態1において、図9と図10に対応する図であり、図9と図10の説明と同様な方法で、平坦化膜131または231に、コンタクトC11またはC21を形成するまでの工程を行う。
【0391】
但し、ソース・ドレイン領域の形成が実施形態1等と異なる。
本実施形態では、フルシリサイド化されたソース・ドレイン領域(111AF,111BF)を第1基板101に形成する。また、フルシリサイド化されたソース・ドレイン領域(211AF,211BF)を第2基板201に形成する。
【0392】
例えば、素子分離層(110または210)を形成後に、マスク層(絶縁膜)でチャネルが形成される領域を覆い、マスク層から露出した基板領域上とマスク層上に高融点金属を積層させる。マスク層を形成したまま加熱によりマスク層で覆われていない基板領域を合金化する。このとき、高融点金属に接するシリコン領域(基板領域)が厚さ方向において完全に合金化するまで加熱する。素子分離層やマスク層に覆われた部分では合金化がされず、高融点金属に接するシリコン領域(基板領域)のみが合金化され、これによりフルシリサイド化されたソース・ドレイン領域が形成される。
その後、実施形態1等と同様な方法により、MOSFETを完成させ、平坦化膜(131または231)を形成し、コンタクト(C11またはC21)を形成して表面を平坦化する。
【0393】
このときのコンタクト形成工程において、図49(A)に示す第2基板201側には、第1基板101より多くコンタクトC21を予め形成しておく。第1基板101と第2基板201で同様に形成するコンタクトは、図39において中央の大きな四角の内のソース・ドレイン領域上のC11やC21である。一方、第1基板101に比べると第2基板201で、より多く形成するコンタクトC21は、図39において太線で囲む上層の配線層位置に対応する4箇所のコンタクトC21である。
【0394】
次に、ダマシン配線プロセスを用いた実施形態10と同様な方法によって、直接接合用の配線層(211HA,211HB)を第2基板201の平坦化膜231上に形成する。同様に、直接接合用の配線層(111HA,111HB)を第1基板101の平坦化膜131上に形成する。
【0395】
次に、図50に示すように、第2基板201を上下反転させて、直接接合用の配線層同士を接触させて、第2基板201を第1基板101に貼り合わせる。接合面に薄い導電膜や導電剤を介在させてもよい。良好な接合のために、適度な加熱、加圧、高周波振動印加等は適宜、行い得る。
【0396】
基板貼り合わせによって、第1基板101側の配線層111HBが、第2基板201側の0配線層211HAと低抵抗で接触し、両者の電気的接続がなされる。また、第1基板101側の配線層111HGが、第2基板201側の0配線層211HGと低抵抗で接触し、両者の電気的接続がなされる。
【0397】
続いて、図51に示すように、第2基板201を裏面から研削、研磨し基板を薄層化する。化学的機械研磨(CMP)等では、素子分離層210またはフルシリサイド化されたソース・ドレイン領域がストッパになり得る。なお、素子分離層をSTIで形成する場合にはトレンチ内の底に研磨のストッパ膜を予め形成してから絶縁物でトレンチ内を埋め込むと、この研磨のストッパ膜が露出した時点で研磨を、さらに精度よく停止することができる。
【0398】
次に、図52に示す研磨後の状態から、研磨し終えた面上に、たとえば、厚みが10〜50nmのシリコン酸化膜を、1層目の絶縁層311として形成する(図48参照)。
そして、絶縁層311の表面から、フルシリサイド化されたソース・ドレイン領域に達する孔を形成し、金属材料で孔を埋め込んでコンタクトC31を形成する。
また、必要に応じて、接続ビアP21を同時に形成する。これらのコンタクトC31および接続ビアP21の形成は、アスペクト比が比較的小さく、形成が容易である。
【0399】
形成したコンタクトC31(および接続ビアP21)と適宜接続を取りながら、多層配線層310における第1層目の配線層を形成する。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
【0400】
[C]まとめ
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
【0401】
したがって、本実施形態においても、他の実施形態と同様に、製造効率の向上、コストダウン、装置の信頼性の向上を容易に実現できる。
【0402】
特に、本実施形態では、n型MOSFET111Nとp型MOSFET211Pは、そのトランジスタ接続配線層が直接接合されていることから、実施形態10で述べた種々の利点がある。この直接接合の利点は、既に述べたのでここでは省略する。
【0403】
本実施形態では、ソース・ドレイン領域をフルシリサイド化したことにより、さらなる以下の利点がある。
p型MOSFET211PをFUSI構造にすることで、多層配線層310の最下層の配線層と、p型MOSFET211Pとの接続を、フルシリサイド化されたソース・ドレイン領域上のコンタクトC31でとることができる。
【0404】
例えば図39を参照して、この利点を述べる。図39に示す実施形態10の場合、例えば、p型MOSFET211Pのソースに電源電圧Vddを供給する配線層322Hは、ソース・ドレイン領域(おおよそ中央の大きな四角部分)の外側でコンタクトが取られる。つまり、配線層211HBは、L字状に曲げて配線し、その先端側で電源電圧Vddsを供給するためのコンタクトが設けられている。
これに対し、本実施形態では、フルシリサイド化されたソース・ドレイン領域の直上にコンタクトC31を配置し、ここに電源電圧Vddを供給するためのコンタクトを設けることが可能である。そのため、配線層211HBの配置スペースを省略でき、回路のサイズ縮小が図れる。このことは、出力(Out)をとるためのコンタクトでも同様である。
【0405】
なお、下層のn型MOSFET111Nへの電圧供給のためのコンタクト(例えばGNDコンタクト)も、フルシリサイド化されたソース・ドレイン領域の直上に配置できる。但し、中継ビアは、ソース・ドレイン領域の外側に配置する必要がある。
【0406】
<12.実施形態12>
本実施形態は、実施形態10の配線層の直接接合構造を有する半導体装置に対し、p型とn型の2つのMOSFETでチャネル方向を直交させる実施形態に関する。この実施形態12の実施形態10に対する関係は、実施形態6の実施形態1に対する関係と類似する。
【0407】
[MOSFETの基本構造]
まず、配線層の直接接合構造において、接合する領域と非接合(絶縁)とする領域を確保するために考案したMOSFETの基本構造を説明する。
【0408】
図53は、この基本構造を示す平面図(A)と断面図(B)である。図53(B)は、図53(A)の平面図におけるY21−Y22部分の概略的な断面を示す図である。
【0409】
図53に示すように、シリコン等の基板1にソース・ドレイン領域(S/D)が形成されている。このソース・ドレイン領域(S/D)上に、コンタクトメタル層CMが形成されている。コンタクトメタル層CMは、他の実施形態で述べたコンタクトC11,C21に代わるものである。つまり、他の実施形態では、面積が小さい柱状コンタクトを用いているが、本実施形態では、長尺状の比較的広い面積をもつコンタクトメタル層CMを用いる。
【0410】
コンタクトメタル層CMの周囲は、コンタクトメタル層CMと一緒に表面が平坦化された平坦化膜(絶縁膜IF1)が存在する。
この絶縁膜IF1とコンタクトメタル層CMの平坦化された面上に、ダマシン配線プロセスで形成される第1層目の配線層M1が配置されている。配線層M1は、コンタクトメタル層CMの長さ方向(y方向)の一部に重ねて配置されている。配線層M1の周囲には、配線層M1とほぼ同じ厚さの他の絶縁膜IF2が存在する。
【0411】
図53に示す構造を、n型MOSFETとp型MOSFETとの両方に形成しておく。配線層M1は、2つのMOSFETで直接接合されるトランジスタ接続配線層を構成する。
【0412】
例えば、n型MOSFETにp型MOSFETを上下反転させて(ゲートを下にして)重ねるとする。このときp型MOSFETの配線層M1部分を、n型MOSFETの配線層M1部分に重ねれば、配線層の直接接合となる。これに対し、p型MOSFETの配線層M1部分を、n型MOSFETの絶縁膜IF2部分に重ねれば、配線層は非接合(絶縁)となる。
【0413】
図39に示す実施形態10では、パターンにより接合と非接合を確保していた。
これに対し、本実施形態では、パターの重ね方、あるいは、配線層M1と絶縁膜IF2をコンタクトメタル層CMの長さ方向のどちら側に設けるかによって、配線層の接合と非接合を選択することができる。
【0414】
[A−1]装置構成1(チャネルが平行)と、その製造方法
装置構成1では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ平行とする。この構成も、配線層の直接接合を利用するため、本開示技術の実施形態の1つである。
【0415】
図54(A)から図55(B)は、実施形態12の装置構成1において、半導体装置の要部を製造工程順に示す図である。
図54(A)と図54(B)がp型MOSFETとn型MOSFETの個別の図である。図55(B)が完成図であり、図54(C)から図55(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
ここで図の見方に注意を要する。図54は、第1基板側からの透視図である。これに対し、図55は、図54にさらにコンタクトと上層配線を重ねている。但し、図55も基本的に第1基板側からの透視図であるため、コンタクトや上層配線は上に重なっているように見えるが、実際には図の紙面の裏側から重なることになる。
【0416】
また、各図における参照符号は、実施形態10で用いたものを基本的に利用している。但し、コンタクト部分については、以下のように表記している。
図40の平坦化膜131に対応する膜を、図53の基本構造が適用されたことを示すため、「平坦化膜131(IF1)」と表記する。
図40のコンタクトC11に対応する層を、図53の基本構造が適用されたことを示すため、「コンタクトC11(CM)」と表記する。他のコンタクトC21についても同様である。
図40の配線層111HBに対応する層を、図53の基本構造が適用されたことを示すため、「配線層111HB(M1)」と表記する。直接接合用の他の配線層についても同様である。
以上の特徴的な構成以外は、図39〜図42と同じ参照符号を付して、ここでの詳しい説明を省略する。
【0417】
図54(B)に示すn型MOSFET111Nに、図54(A)に示すp型MOSFET211Pを重ねると、図54(C)のようになる。
このとき、n型MOSFET111Nとp型MOSFET211Pとは、ソース側が絶縁分離される。
【0418】
より詳細には、図54(A)と図54(B)に示すように、配線層111HA(M1)と、配線層211HB(M1)は、図で太い斜線で示す絶縁膜IF2の位置が異なる。配線層111HA(M1)ではy方向の負側に絶縁膜IF2が位置し、配線層211HB(M1)ではy方向の正側に絶縁膜IF2が存在する。このため、重ね合わされたときに両配線層がショートしないようになっている。
【0419】
これに対し、ドレイン側の配線層111HB(M1)と配線層211HA(M1)は全面で直接接合する。また、ゲート側の配線層111HG(M1)と配線層211HGも全面で直接接合する。
図55(A)において、4箇所にコンタクトC21を形成し、図55(B)で上層の配線層(配線層111HB等)を形成することで、当該装置構成1が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0420】
本実施形態では、実施形態10と同様な利点が得られる。
【0421】
[A−2]装置構成2(チャネルが直交)と、その製造方法
装置構成2では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
【0422】
図56(A)から図57(B)は、実施形態12の装置構成2において、半導体装置の要部を製造工程順に示す図である。
図56(A)と図56(B)がp型MOSFETとn型MOSFETの個別の図である。図57(B)が完成図であり、図56(C)から図57(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0423】
ここで、図56(B)に示すn型MOSFET111Nを有する第1基板101を右回りに90°回転させることを前提とする。
この前提の下では、図56(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HAを配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
【0424】
図56(C)は、回転後に2つのMOSFETを重ねあわせた図である。但し、ここでは、図56(A)および図56(B)では示していた構成の一部を省略している。すなわち、ゲート電極から直角に延びる配線層は図示を省略している。また、ゲート電極の両側に平行に配置された延びる配線層は図示しているが、その端部から直角に延びる配線層箇所は図示を省略している。
図56(C)において、破線の丸部分に示す箇所で、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
【0425】
図57(A)は、コンタクトC21の形成後を示す図であり、図56(B)で省略した配線層箇所を図示している。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0426】
本実施形態では、実施形態10と同様な利点が得られる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向に大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
【0427】
[A−3]装置構成3(FUSI構造)と、その製造方法
装置構成3では、装置構成2と同様、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
【0428】
図58(A)から図59(B)は、実施形態12の装置構成1において、半導体装置の要部を製造工程順に示す図である。
図58(A)と図58(B)がp型MOSFETとn型MOSFETの個別の図である。図59(B)が完成図であり、図58(C)から図59(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
【0429】
ここで、図58(B)に示すn型MOSFET111Nを有する第1基板101を右回りに90°回転させることを前提とする。
この前提の下では、図58(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HA(M1)を配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
【0430】
図58(C)は、回転後に2つのMOSFETを重ねあわせた図である。但し、図58(C)においては、図58(A)および図58(B)では示していた構成の一部を省略している。すなわち、ゲート電極の端部から直角に延びる配線層は、図58(C)では図示を省略している。
図58(C)において、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
【0431】
図59(A)は、コンタクトC21の形成後を示す図であり、図59(B)で省略した配線層を図示している。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
【0432】
本実施形態では、実施形態10と同様な利点が得られる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向の大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
【0433】
また、実施形態11で述べたように、フルシリサイド化により、フルシリサイド化されたソース・ドレイン領域(211AF,211BF)の直上でコンタクトC31が配置できる。これにより、コンタクトC21をソース・ドレイン領域の外に配置して、そこでコンタクトをとる図57(B)に比べて、図59(B)では面積の縮小を係ることができている。
なお、フルシリサイド化の適用は、FETのチャネル方向を平行とする前記装置構成1においても適用可能である。
【0434】
<13.実施形態13>
[A]装置構成(finFET)
図60,図61は、実施形態13において、半導体装置の基本デバイス(finFET)の要部を示す図である。
【0435】
図60は、図40等の半導体装置の片側の基板に形成する1つのフィン型MOSFET(finFET)を示す断面図である。図40と同じ機能の構成は、同一符号を付して、説明を簡略化する。
図61は、FINFEETの斜視図であり。また、図61に示す面Sxyが、図60の断面に相当する。なお、各図においては、図示の都合で、各部の形状(幅など)を各図の間で適宜変更している。
【0436】
図60,図61に示すように、本実施形態の半導体装置においては、n型FET111NFの構成が他の実施形態と異なる。本実施形態は、この点、および、これに関連する点を除き、実施形態10,11の場合と同様である。このため、本実施形態において、この実施形態10,11と重複する個所については、適宜、記載を省略する。なお、p型FET211PFについても、n型FET111NFと同様な構成で形成される。
【0437】
n型FET111NFは、図60,図61に示すように、フィン型電界効果トランジスタ(finFET)である。
【0438】
具体的には、n型FET111NFは、図60,図61に示すように、フィン111Fと、ゲート電極111Gとを有する。
【0439】
n型FET111NFにおいて、フィン111Fは、半導体活性層であり、図60,図61に示すように、チャネル領域111Cを挟むように一対のソース・ドレイン領域111A,111Bが設けられている。ここでは、フィン111Fは、y方向に延在しており、チャネル領域111Cと、一対のソース・ドレイン領域111A,111Bのそれぞれとが、y方向に並ぶように設けられている。たとえば、フィン111Fは、厚みが20〜100nmであり、幅が5〜20nmである。
【0440】
そして、n型FET111NFにおいて、ゲート電極111Gは、図61に示すように、チャネル領域111Cにおいてフィン111Fに直交するように設けられている。つまり、ゲート電極111Gは、x方向に延在するように設けられている。図60に示すように、ゲート電極111Gは、フィン111Fとの間に、ゲート絶縁膜111Zが介在するように設けられている。ゲート電極111Gは、フィン111Fの上面から、たとえば、5〜30nmの厚みで凸状に突き出るように設けられている。
【0441】
上記のように設けられたn型FET111NFは、絶縁膜102を介して第1基板101に形成されている。このため、n型FET111NFは、SOIと同様に、基板と誘電体分離され、寄生容量が小さいデバイスとなっている。よって、finFETは、半導体基板に誘電体分離膜(BOX層)、表面から所定の深さに形成されたSOI基板に形成できる。
【0442】
そして、図60に示すように、平坦化膜131の表面(上面)には、実施形態10,12等と同様、「トランジスタ接続配線層」として、複数の導電層111HA,111HB,111HGが設けられている。
【0443】
また、実施形態10,11と同様、配線層111HBとソース・ドレイン領域111Bとの接続が、平坦化膜131内に形成されたコンタクトC11により達成されている。同様に、配線層111HAとソース・ドレイン領域111Aとの接続、および、配線層111HGとゲート電極111Gとの接続がコンタクトC11により達成されている。
【0444】
[B]製造方法
以下より、上記の半導体装置を製造する製造方法について説明する。
【0445】
図62(A)〜図63(B)は、実施形態13において、半導体装置の製造方法の要部を示す図である。
【0446】
図62および図63は、図60と同様な断面で半導体装置全体を示す図であり、半導体装置の製造方法における各ステップで形成される断面を順次示している。
【0447】
まず、図62(A)に示すように、n型FET111NFなどの各部を形成する。
【0448】
ここでは、最初に、シリコン半導体基板とBOX層とを含むSOI基板を用いて、n型FET111NFを形成する。つまり、BOX層の表面(上面)側に、n型FET111NFを形成する。BOX層は、図60の絶縁膜102に相当する。
【0449】
その後、平坦化膜131、絶縁膜IF2、導電層111HA,111HB,111HGを、実施形態10と同様にして設ける。
【0450】
以上の製造方法は、チャネル導電型異なるp型FETについても同様に適用できる。図62(A)の上部側に、p型FET211PFを形成した第2基板201を示す。
上層側のp型FET211PFは、その2つのソース・ドレイン領域211A,211Bを、実施形態11と同様な方法でフルシリサイド化してFUSI構造とすることが望ましい。
【0451】
p型FET211PFが形成された第2基板201の上下を反転させ、n型FET111NFが形成された第1基板101と貼り合わせる。
これにより、実施形態10,11と同様にトラジスタ接続配線層の直接接合が達成される。
【0452】
つぎに、図62(B)に示すように、第2基板201のシリコン基板部を除去する。
ここでは、シリコン基板部の裏面(上面)からBOX層(絶縁膜202)までの間を研磨することによって、シリコン基板部を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、BOX層(絶縁膜202)の裏面(上面)が露出された状態になる。
【0453】
つぎに、図63(A)に示すように、BOX層(絶縁膜202)を除去する。
ここでは、BOX層の裏面(上面)から研磨することによって、BOX層を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、p型FET211(p型finFET)の裏面(上面)が露出された状態になる。
【0454】
つぎに、図63(B)に示すように、絶縁層311を形成する
ここでは、p型FET211PFの裏面(上面)側に、絶縁層311を形成し、絶縁層311内にコンタクトC31を設ける。コンタクトC31は、FUSI構造の2つのソース・ドレイン領域211A,211Bの直上に設けることが可能である。
その後、コンタクトC21上に接続する配線層321H、配線層322H等を形成し、さらに必要な多層配線を行なって、当該半導体装置を完成させる。
【0455】
なお、図60〜図63は、n型finFET(n型FET111NF)とp型finFET(p型FET211PF)は共にSOI基板に形成しているが、通常の基板に対し、その深部にSIMOX等で絶縁膜102(BOX層)を形成してもよい。
さらに、非SOI構造としてもよい。具体的には、上方側のFET(ここではp型FET211PF)のBOX層(絶縁膜202)は最終的には除去されるため、最初から存在しなくてもよい。但し、研磨のストッパとして機能させる場合には、BOX層を予め形成しておくことが望ましい。一方、下方側のFET(ここではn型FET111NF)はBOX層を有していない、バルク型のFETとすることができる。
【0456】
<14.実施形態14>
[A]装置構成
以上の実施形態1〜13に示す半導体装置は、2枚の基板を重ねているが、さらに基板を重ねて積層数を3以上とすること(以下、「多層化」という)ができる。
本実施形態は、本開示技術における多層化を、装置断面では実施形態10の場合を例に、具体的な図面を用いて開示する。なお、以下の記載および図面は、多層化が実施形態10の応用として適用されることに限定するものでなく、実施形態11〜13に広く適用できる。実施形態1〜9は本実施形態と同様にして多層化も可能である。但し、面積縮小が可能で基板作成時に中継ビアを予め形成することが容易な実施形態10〜13に対して多層化が行いやすい。
【0457】
図64は、多層化を、2層(A)の基本構造に対し、3層(B)、さらに4層以上(C)で行う場合の装置断面を概略的に示す。
図64(A)の構造は、既に実施形態10で記述したが、その最表面の配線層は、多層配線層310の最下層の配線層として説明した。
本実施形態では、さらに多層化するときに、この最表面の配線層が、次に重ねて接合させる基板のトランジスタ接続配線層にとって接合相手となる。
このように、最表面の配線層上に、予めトランジスタ接続配線層まで形成しておいた基板を次々に重ねて接合させるだけで多層化が可能となる。
【0458】
[B.多層化のバリエーション]
なお、図64では、2層目以降の基板は同様な構成で図示されている。但し、各層ごとにコンタクト、接続ビアおよび中継ビアの有無、さらには、配線層のパターン形状によって、トランジスタ、その他の素子(不図示)間の配線を自由に行うことができる。
また、バルクトランジスタに限らず、SOI型、フィン型のトランジスでもよいし、これらのトランジスタのタイプを層ごとに変えて多層化してもよい。さらに、任意に組み合わせることが可能な要素としては、FUSI構造、チャネル導電型などがある。
【0459】
特に、配線層が直接接合される構成では、重ねる順番と、その順番に応じて設計されたコンタクト構造とを予め決めておけば、予め形成しておいた基板を重ねるだけ大規模で高密度な半導体装置を実現できる。
【0460】
[C.多層化の適用例]
この多層化は、同じタイプの回路の積層化が適している。
この意味では、メモリセル回路、さらにはマルチコアのCPU(中央演算処理ユニット)あるいはGPU(グラフィック処理ユニット)の多層化が好適である。
【0461】
一例として、図65にCPUの4つのコア回路の積層化を示す。
今まで述べてきた技術(特に、実施形態10〜13)を用いると、図65(A)に示すように、通常、2次元的に配置される4つのコア回路を、縦に4層積層化することが容易である。
【0462】
図65(B)〜図65(D)は、そのうち第1の積層コア回路(Core1,2)に第2の積層コア回路(Core3,4)を重ねる手法を示す。
本例のように、本開示技術を用いて多層基板の回路ブロックを形成し、さらに別の多層基板の回路ブロックを重ねる場合、実施形態で多層配線層310として説明した部分が「ローカル配線層」である。また、「ローカル配線層」同士を纏めて所望の配線接続状態を実現する多層配線層が必要になり、これが「グローバル配線層」である。
【0463】
グローバル配線層は、後述するIO部として実現でき、ここでは図示していない。
図65(B)および図65(C)に示すように、各積層コア回路(回路ブロック)を、今まで説明した技術を用いて個別に形成する。
そして、図65(D)に示すように、ローカル配線層部分を付きあわせてブロック接合を行う。
その後は特に図示しないが、さらにコア回路を重ねて、最終的には、ボンディングパッド等を含むIO部を、例えば最上層に形成して半導体装置を完成させる。
【0464】
なお、IO部に能動回路素子(FET等)を含まない場合は、図65(D)の最上層の基板表面の上に、IO部となる多層配線層310を形成して半導体装置を完成させてもよい。多層配線層310は、実施形態1等と同じ方法で形成できる。
また、コア回路の積層手法は、図65に示すように、2つのコア回路を積層してブロックを形成した後、ブロック間接合を行う手法以外の手法でもよい。例えば、図64に示すようにして、コア回路を、トランジスタが形成された基板面の向きを2層目以降は同じにして順次重ねて接合する手法も採用可能である。
【0465】
以上の多層化の適用例(コア回路の積層化)においては、以下の利益が得られる。
このコア回路の積層化においては、機能がほぼ同一で設計を同様に行うことができる同種の複数のコア回路基板、あるいは、機能が異なる複数のコア回路基板を、それぞれ別のウェハから形成する。これにより、上記の例ではCPU1〜CPU4のコア回路が形成された4枚の基板が形成される。そして、最終製品として要求されるコア回路の数や種類に応じて、所定のコア回路基板を必要な数だけ接合しながら重ねていき、最後に「グローバル配線層」を形成して最終製品として仕上げる。
このような製品製造においては、LSIの全体の設計思想に応じて、あるいは、顧客からの要求に応じて、予め形成しておいたコア回路基板を必要な種類、枚数だけ重ねて接合し、最後にIO部等を形成するだけでよい。従って、設計の自由度が高く、また、高機能な汎用またはカスタムのLSIを、製造の要求があってから短い納期で効率よく製造することができる。
その際、配線層間の直接接合のルールを規格化しておけば、既に説明した種々の利点がある配線層の直接接合による回路間接続を極めて容易に、かつ確実に行うことができる。
【0466】
[IO部のバリエーション:その1]
次に、IO部(入出力部)のバリエーションについて説明する。
IO部は、動作電圧が比較的大きいため耐圧が必要である、または、大きな電流を流す必要があるなど、ロジックやメモリセル回路とは異なる特性が要求される。このため、バルク基板側、つまり第1基板101のトランジスタでIO部を形成することが望ましい(以下、「IO構成1」という)。
【0467】
但し、光を扱うため、または、強度的な要求仕様から、シリコン等の半導体基板でなく、例えばガラス等の、半導体材料とは異なる支持基板にトランジスタが形成された基板を積層化する要請がある。
この場合、上記「IO部構成1」のように、最下層の半導体基板に形成されるバルク型のトランジスタからIO部を形成できず、IO部は支持基板上に積層された積層基板内のトランジスタで形成される(以下、「IO構成2」という)。
【0468】
まず、IO構成2の形成手法について、簡単に説明する。
例えば、実施形態10の図46に示すように第2基板201を、裏面から研削や研磨で一部除去して薄層化した後に、上下を反転させて、支持基板上に、直接あるいは絶縁膜等を介在させた状態で貼り合わせる。
その後、第1基板101の裏面から研削や研磨で第1基板101のバルク部分も第2基板201と同様に削除する。
その後は、多層配線層を形成するか、さらに基板積層を図64と同様に行なって、半導体基板以外の支持基板を用いた半導体装置を完成させる。
【0469】
ここで、半導体材料とは異なる支持基板を必ず用いる必要がない、つまり半導体支持基板を用いてよい場合には、半導体支持基板(最下層の基板)にIO部を形成する上記IO構成1が上記IO構成2よりも望ましい。
【0470】
図66は、チップ縮小の観点から、IO部を最下層の基板に形成する構成の利点を説明するための図である。ここでの前提は、IO部は、信号や電圧の増幅または変換等の機能実現のためにトランジスタ素子を含むものとする。
半導体以外の材料からなる支持基板に複数の基板(ここでは2層の基板)を重ねる構成では、この2つの基板の少なくとも一方にIO部の一部(トランジスタを含む回路部分)が形成される。そして、最上層の基板上には多層配線層310により、IO部の入出力端子を含む配線部分が形成される。IO部の配線部分においては、一般的に、入出力端子が半導体チップの周縁に沿って位置している。このため、入出力端子との接続のとりやすさから、IO部の回路部分も入出力端子の下方領域、つまり半導体チップの周縁部の積層基板内領域に形成されている。従って、図66(A)および図66(B)の左側に示すように、半導体チップは中央の各回路機能ブロックが積層された領域の周囲に枠状にIO部が配置されている。
【0471】
これに対し、上記IO構成1のように、IO部を最下層の半導体基板、つまり本開示技術でいう、例えば「第1基板」に形成する。そして、「第1基板」の第1電界効果トランジスタと配線層同士の直接接合で電気的に接続された第2電界効果トランジスタを含む「第2基板」が「第1基板」と貼り合わされている。各回路機能ブロックは、「第2基板」以降の積層基板に形成されている。最上層の基板上にIO部の配線部分が多層配線層310により形成されている。
【0472】
このようなIO構成1では、図66(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0473】
[IO部のバリエーション:その2]
半導体基板以外の支持基板を用いる場合は、IO部は多層積層基板の最上部に設けることができる。
また、半導体基板に積層された場合であっても、面積縮小の要請からIO部を最上部に配置することが望ましい場合がある。
【0474】
最下層の支持基板が半導体か否かにかかわらず、IO部の回路部分を最上層の積層基板に形成する構成を、以下、「IO構成3」という。
図67は、チップ縮小の観点から、IO部を最上層の基板に形成する構成の利点を説明するための図である。ここでの前提は、IO部は、信号や電圧の増幅または変換等の機能実現のためにトランジスタ素子を含むものとする。
図67(A)および図67(B)の左側の構成、すなわちIO部がチップの周縁部に配置される場合は、図66を用いて既に記述したので、ここでは省略する。
【0475】
IO構成3では、図67(B)の右側に示すように、少なくともIO部の回路部分を積層基板の最上層の基板に形成する。また、IO部の入出力端子を含む配線層は、図示を省略しているが、この最上層の基板上に形成される。
なお、図67では、各回路ブロックを構成する下層側の積層基板と、IO部の回路部分を形成した最上層の基板との間に多層配線層310が介在する。これは、各回路ブロックとIO部の回路部分との接続配線を、多層配線層310を用いて実現する必要があることを考慮したための構成である。そのような必要がない場合は、この中間の多層配線層310は省略可能である。
また、この中間の多層配線層310(IO部の配線部分)は最上層の基板(IO部の回路部分)の上に形成してもよい。
【0476】
IO構成3では、図67(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0477】
[IO部のバリエーション:その3]
また、IO部において、外部との間で信号、電圧、電力の入出力を行う部分が、通常の接続パッドや端子ではなく、占有面積が比較的大きな構成とする場合がある。例えば、スパイラルコイルをアンテナとして、電磁誘導結合により信号の入出力、あるいは、電力の供給を受ける装置が存在する。
このような場合、いままでの技術では、半導体装置に、このようなスパイラルコイルアンテナ、あるいは、1重のループアンテナなど大きな面積を必要とする素子の集積化は困難である。
【0478】
そこで、図68に示すIO構成4では、基板が積層された構成の上に形成された多層配線層310のさらに最上層の配線層によって、電磁誘導コイル(スパイラルコイルアンテナ、ループアンテナ)等を形成する。
これにより、多層積層基板の、電磁誘導結合を行いやすい最表面にアンテナを含むIO部が位置し、かつ半導体内部回路との接続が容易化される。
【0479】
また、このようなIO構成4では、図68(A)に示すように、IO部の分だけチップ面積を縮小でき、チップコストを削減できる。
【0480】
<15.変形例>
本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
上記全ての実施形態1〜14に適用可能な変形例を記述する。
【0481】
[15−1]変形例1
上記においては、n型MOSFETとp型MOSFETとのそれぞれを、Siトランジスタとして形成する場合について説明したが、これに限定されない。Si以外のIV族半導体や、III−V族化合物半導体などの他の半導体をチャネル材料として用いて、n型MOSFETとp型MOSFETとのそれぞれを形成しても良い。
【0482】
具体的には、n型MOSFETのチャネル領域については、InGaAs,GaAsなどの材料をチャネル材料として用いることで、電子移動度が高くなるので好適である。一方で、p型MOSFETのチャネル領域については、Geなどの材料をチャネル材料として用いることで、ホール移動度が高くなるので好適である。
たとえば、下表に示すように、第1基板101としてInGaAs基板や、GaAs基板などのIII−V族化合物半導体基板を用いて、n型MOSFET111Nを形成する。また、第2基板201としてGe基板を用いて、p型MOSFET211Pを形成する(図3など参照)。
【0483】
【表2】
【0484】
この他に、種々の形態で、n型MOSFETとp型MOSFETとのそれぞれを形成しても良い。
【0485】
図69,図70は、変形例1の要部を示す図である。
図69,図70は、断面を示している。
【0486】
図69に示すように、シリコン基板101Sの面に化合物半導体層102〜106を設けたものを第1基板101として用いて、n型MOSFET111Nを設けても良い。
【0487】
ここでは、シリコン基板101Sの面に、化合物半導体層102として、GaAsバッファ層を設ける。そして、その上面に、化合物半導体層103として、InAlAsグレーデッド(Graded)層を設ける。そして、その上面に、化合物半導体層104として、InGaAsチャネル層を設ける。そして、その上面に、化合物半導体層105として、InAlAs層を設ける。そして、その上面に、化合物半導体層106として、n型のInGaAs層を設ける。各化合物半導体層102〜106については、エピタキシャル成長法によって成膜される。ここでは、格子定数が徐々に整合するように、各材料組成比が適宜変更されて、成膜される。
【0488】
そして、化合物半導体層104の上面が露出するように、化合物半導体層105,106にトレンチを形成する。その後、そのトレンチ内においてゲート絶縁膜111Zを介して埋め込まれた部分を含むように、ゲート電極111Gを形成する。ゲート絶縁膜111Zについては、上記の各実施形態と同様に、High−K材料を用いて形成する。また、ゲート電極111Gについては、上記のように、金属材料を用いて形成する。この場合、化合物半導体層106が、一対のソース・ドレイン領域111A,111Bとして機能する。
【0489】
また、図70に示すように、シリコン基板201Sの面に化合物半導体層202a,203aを設けたものを第2基板201として用いて、p型MOSFET211Pを設けても良い。
【0490】
ここでは、たとえば、シリコン基板201Sの上面に化合物半導体層202aとして、SiGeグレーデッド(Graded)層を設ける。そして、その上面に化合物半導体層203aとして、Ge層を設ける。
【0491】
そして、上記の実施形態の場合と同様に、素子分離層210で区画された領域内に、p型MOSFET211Pを設ける。
【0492】
この後、上記の実施形態の場合と同様に、各部を形成後、第1基板101と第2基板201とを貼り合わせる。そして、n型MOSFET111Nと、p型MOSFET211Pとを電気的に接続させる。
【0493】
なお、本変形例で示した構成以外に、種々の構成を採用することもできる。
【0494】
たとえば、n型MOSFET111Nのチャネルについては、Siを用い、p型MOSFET211Pのチャネルについては、Geを用いて形成しても良い。
【0495】
また、n型MOSFET111Nのチャネルについては、III−V族の半導体を用い、p型MOSFET211Pのチャネルについては、Siを用いて形成しても良い。
【0496】
[15−2]変形例2
上記においては、第1基板101と第2基板201とについて、バルクの単結晶シリコン半導体基板を用いる場合について示したが、これに限定されない。
【0497】
第1基板101と第2基板201として、SOI(Silicon on Insulator)基板を用いても良い。
【0498】
図71は、変形例2の要部を示す図である。
図71は、図3と同様に、断面を示している。
【0499】
図71に示すように、本変形例では、第1基板101として、SOI基板を用いる。具体的には、シリコン基板101Sの上面に埋め込み酸化シリコン膜102Bとシリコン層103Sとが積層されたものを、第1基板101として用いる。そして、第1基板101のシリコン層103Sにおいて素子分離層110で区画された領域に、n型MOSFET111Nを形成する。素子分離層110は、たとえば、深さが5〜10nmになるように形成する。また、n型MOSFET111Nは、実施形態1と同様に形成する。そして、図71に示すように、ストレスライナー層121、平坦化膜131、複数の層間絶縁膜132,151などの各部を、実施形態1と同様に形成する。
【0500】
また、第2基板201についてもSOI基板を用いる。つまり、シリコン基板(図示無し)の面において、埋め込み酸化シリコン膜(図示無し)を介して設けられたシリコン層103Sに、p型MOSFET211Pを形成する。p型MOSFET211Pは、実施形態1と同様に、素子分離層210で区画された領域に形成する。そして、ストレスライナー層221、平坦化膜231、複数の層間絶縁膜232,251などの各部を、実施形態1と同様に形成する。
【0501】
そして、実施形態1の場合と同様にして、第1基板101と第2基板201とを貼り合わせた後に、第2基板201を薄膜化する。ここでは、たとえば、SOI基板である第2基板201のうち、シリコン基板(図示無し)と埋め込み酸化シリコン膜(図示無し)とを除去して、図68に示すように、シリコン層103Sを残すように、この薄膜化を実施する。
【0502】
そして、実施形態1の場合と同様に、図71に示すように、多層配線層310を形成することで、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させる。
【0503】
[15−3]その他(デバイス構造)
上記においては、n型MOSFETとp型MOSFETとのそれぞれについてキャリア移動度が向上するように、形成する基板,チャネル方向,ソース・ドレイン領域の材料,ストレスライナー層の材料が、両者の間で異なる場合について説明した。また、ゲート電極の材料が、n型MOSFETとp型MOSFETとの間で異なる場合について説明した。しかしながら、これらの全ての点をついて、n型MOSFETとp型MOSFETとの間で相違するように形成しなくても良い。
【0504】
また、n型MOSFETとp型MOSFETとの各ソース・ドレイン領域について、いわゆるレイズド・ソース・ドレイン(Raised Source Drain)構造で形成しても良い。また、レイズド・ソース・ドレイン・エクステンション(ExtenSiON)構造で形成しても良い。
【0505】
上記においては、半導体装置がCMOSインバータ回路などのロジック回路素子を含む場合について説明したが、ロジック回路素子以外の半導体素子を更に含むように構成して良い。たとえば、フォトダイオードなどの光電変換素子を複数の画素ごとに設けた固体撮像装置として、半導体装置を構成しても良い。
【0506】
上記においては、下層側にn型MOSFETを設け、上層側にp型MOSFETを設ける場合について説明したが、これに限定されない。下層側にp型MOSFETを設け、上層側にn型MOSFETを設けても良い。
この場合には、下側の第1基板として単結晶シリコンからなる(110)基板を用い、その(110)面にp型MOSFETを設けることが好適である。そして、上側の第2基板として単結晶シリコンからなる(100)基板を用い、その(100)面にn型MOSFETを設けることが好適である。
また、この場合には、下側のストレスライナー層121は、圧縮応力を与えるように形成する。そして、上側のストレスライナー層221については、引張応力を与えるように形成する。
【0507】
また、ゲート電極に関して上記に示した構成の他に、さまざまな構成を採用しても良い。
図72は、変形形態において、n型MOSFETのゲート電極を示す断面図である。
【0508】
図72に示すように、ゲート電極111Gを形成しても良い。
具体的には、一対のサイドウォールSW1で挟まれたトレンチの内部において、側面と底面とを被覆するように、High−k材料で、ゲート絶縁膜111Zを成膜する。
そして、そのゲート絶縁膜111Zを介して、そのトレンチの内部の側面と底面とを被覆するように、第1金属層111Gaを成膜する。たとえば、Alを含有するTiN膜を、第1金属層111Gaとして設ける。
そして、ゲート絶縁膜111Zと第1金属層111Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層111Gbを成膜する。たとえば、WやAlなどの金属材料を用いて、第2配線層111Gbを形成する。
p型MOSFETのゲート電極については、図示を省略しているが、n型MOSFETのゲート電極と同様に構成しても良い。p型MOSFETの場合には、上記の第1配線層について、たとえば、Alを含有しないTiN膜で形成する。
【0509】
[15−4]その他(デバイスの機能)
上記実施形態1〜14は、主にインバータ回路を中心としたロジック回路の実現をチャネル領域に歪を与えるCMOSトランジスタで実現する場合を主要な例とした。
但し、本開示技術の適用は、このような機能のデバイスに限定されず、異なる基板にトランジスタを作り分けて性能を向上を図るデバイス一般に広く適用できる。この意味で第1基板と第2基板に作り分ける理由は、異なるチャネル導電型である必要はない。
【0510】
例えば、第1基板101に固体撮像部の受光部のアレイを形成し、裏面から入射した光を光電変換して画像信号を生成するデバイスに、本開示技術が適用できる。また、メモリセルアレイを、多層基板を用いて積層する場合に本技術を適用し得る。
その他、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。
【0511】
本技術は、下記のような構成も取ることができる。
【0512】
(1)
第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。
【0513】
(2)
前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
(1)に記載の半導体装置。
【0514】
(3)
前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
(2)に記載の半導体装置。
【0515】
(4)
前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
(2)に記載の半導体装置。
【0516】
(5)
前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
(1)または(2)に記載の半導体装置。
【0517】
なお、上記の実施形態において、n型MOSFET111Nは、本技術の第1電界効果トランジスタに相当する。上記の実施形態において、p型MOSFET211Pは、本技術の第2電界効果トランジスタに相当する。上記の実施形態において、ストレスライナー層121は、本技術の第1ストレスライナー層に相当する。上記の実施形態において、ストレスライナー層221は、本技術の第2ストレスライナー層に相当する。
【符号の説明】
【0518】
1:半導体装置、101:第1基板、110:素子分離層、111N:n型MOSFET,111A,111B:ソース・ドレイン領域、111G:ゲート電極、111HA,111HB,111HG,112HB,112HG:配線層、111Z:ゲート絶縁膜、112A,112B:ソース・ドレイン領域、112G:ゲート電極、121:ストレスライナー層、131:平坦化膜、132:層間絶縁膜、151:層間絶縁膜、201:第2基板、210:素子分離層、211P:p型MOSFET、210H,211HA,211HB,211HG,212HB,212HG:配線層、211A,211B:ソース・ドレイン領域、211G:ゲート電極、211Z:ゲート絶縁膜、212A,212B:ソース・ドレイン領域、212G:ゲート電極、221:ストレスライナー層、231:平坦化膜、232:層間絶縁膜、251:層間絶縁膜、310:多層配線層、311〜316:絶縁層、321H〜324H,341H〜344H,361H〜364H:配線層、331C〜334C,351C〜354C:コンタクト、501:金属膜、C11,C12,C21,C22,C212:コンタクト、SW1,SW2:サイドウォール、V12,V22,V212:孔、Z1,Z2:絶縁膜
【特許請求の範囲】
【請求項1】
第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。
【請求項2】
前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
請求項1に記載の半導体装置。
【請求項3】
前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
請求項2に記載の半導体装置。
【請求項4】
前記直接接合される前記2つのトランジスタ接続配線層は、銅、アルミニウム、または、銅またはアルミニウムにタンタル、チタン、タングステンの何れかが含有された金属材料からなる、
請求項3に記載の半導体装置。
【請求項5】
前記第2電界効果トランジスタは、前記第2基板に形成されたソース・ドレイン領域が厚さ方向全域でシリサイド化されているフルシリサイド層を有する、
請求項3に記載の半導体装置。
【請求項6】
前記第2基板は、前記第1基板と対抗する面と反対の面に層間絶縁膜を介して形成された他の配線層を有し、
前記フルシリサイド層は、前記第1基板と対抗する面と反対側の面が、前記層間絶縁膜内に形成されたコンタクトを介して前記他の配線層に接続されている、
請求項5に記載の半導体装置。
【請求項7】
前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板が、1つ以上積層されている、
請求項3から6の何れか一項に記載の半導体装置。
【請求項8】
前記第2基板および前記第3基板は、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に有し、
前記トランジスタ接続配線層は、層間絶縁膜内に形成されたコンタクトを介して電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続され、
基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層が、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続されている、
請求項7に記載の半導体装置。
【請求項9】
前記第1および第2電界効果トランジスタを含み、前記第1および第2基板の面と直交する方向に積層された電界効果トランジスタが、フィンFET構造を有する、
請求項1,3または7に記載の半導体装置。
【請求項10】
前記第1基板と前記第2基板を含む複数の基板が積層されたコア回路ブロックが、2つ以上積み上げられて、複数のコア回路部の各々が形成され、
各コア回路ブロックは、基板の積層方向の一方の側に、層間に絶縁膜を介在させて積層された複数のローカル配線層を有し、
前記コア回路部の最上層のコア回路ブロックの最上部には、さらに、層間に絶縁膜を介在させて積層された複数のグローバル配線層が形成され、
各グローバル配線層が、接続すべき対象の前記ローカル配線層に対して、基板を貫く接続ビア、層間絶縁膜内のコンタクトおよび配線層を介して接続されている、
請求項1,3,5,7,9の何れか一項に記載の半導体装置。
【請求項11】
前記第1基板と前記第2基板を含む複数の基板が積層され、
前記第1基板、または、当該第1基板から最も遠い基板に信号または電圧の入出力部が形成されている
請求項1,3,5,7,9,10の何れか一項に記載の半導体装置。
【請求項12】
前記入出力部が前記第1基板に形成され、
前記第1電界効果トランジスタは、前記入出力部内の回路を構成するトランジスタである、
請求項11に記載の半導体装置。
【請求項13】
前記入出力部は、前記第1基板から最も遠い基板の、前記第1基板と対向する面と反対側に外部端子、または、電磁誘導コイルが配置されている
請求項11に記載の半導体装置。
【請求項14】
前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
請求項2に記載の半導体装置。
【請求項15】
前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
請求項1または2に記載の半導体装置。
【請求項16】
前記第1基板に、前記第2基板と反対の側の基板裏面からの入射光を検出する受光部が形成されている
請求項1,3,5,7,9,14の何れか一項に記載の半導体装置。
【請求項17】
前記第1基板は、第1の面方位である面に、前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1の面方位と異なる第2の面方位である面に、前記第2電界効果トランジスタが設けられている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項18】
前記第1基板は、前記第1の面方位の面が、前記第1電界効果トランジスタにおいて前記第2の面方位よりもキャリア移動度が大きい面であり、
前記第2基板は、前記第2の面方位の面が、前記第2電界効果トランジスタにおいて前記第1の面方位よりもキャリア移動度が大きい面である、
請求項17に記載の半導体装置。
【請求項19】
前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1の面方位の面が(100)面であり、前記第2の面方位の面が、(110)面であり、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1の面方位の面が(110)面であり、前記第2の面方位の面が、(100)面である、
請求項18に記載の半導体装置。
【請求項20】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、チャネル方向が<110>方向になるように形成されている、
請求項19に記載の半導体装置。
【請求項21】
前記第1基板は、前記第1電界効果トランジスタを被覆するように第1ストレスライナー層が設けられており、
前記第2基板は、前記第2電界効果トランジスタを被覆するように第2ストレスライナー層が設けられており、
前記第1ストレスライナー層は、前記第1電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されており、
前記第2ストレスライナー層は、前記第2電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項22】
前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1ストレスライナー層は、引張応力を与えるように形成され、前記第2ストレスライナー層は、圧縮応力を与えるように形成され、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1ストレスライナー層は、圧縮応力を与えるように形成され、前記第2ストレスライナー層は、引張応力を与えるように形成されている、
請求項21に記載の半導体装置。
【請求項23】
前記第1電界効果トランジスタは、当該第1電界効果トランジスタのキャリア移動度を高める応力を一対のソース・ドレイン領域が加えるように形成されており、
前記第2電界効果トランジスタは、一対のソース・ドレイン領域が、当該第2電界効果トランジスタのキャリア移動度を高める応力を加えるように、前記第1電界効果トランジスタの一対のソース・ドレイン領域と異なる材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項24】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、一対のソース・ドレイン領域が引張応力を与えるSiCを用いて形成され、p型チャネルの場合には、圧縮応力を与えるSiGeを用いて形成されている、
請求項23に記載の半導体装置。
【請求項25】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、シリコン酸化物よりも誘電率が高いhigh−k材料によってゲート絶縁膜が形成されており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの間においてゲート電極が異なる金属材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項26】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、HfSiONで前記ゲート絶縁膜が形成されており、
n型チャネルの場合には、Alを含有するTiNを用いてゲート電極が形成され、p型チャネルの場合には、TiNを用いてゲート電極が形成されている、
請求項25に記載の半導体装置。
【請求項27】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、チャネルがIII−V族化合物半導体で形成され、p型チャネルの場合には、Geで形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項28】
前記第1電界効果トランジスタのチャネル方向と、前記第2電界効果トランジスタのチャネル方向とが、互いに交差するように配置されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項29】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、インバータ回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項30】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NAND回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項31】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NOR回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項32】
第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせる工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタを電気的に接続する工程と
を有する、
半導体装置の製造方法。
【請求項33】
第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続構造を、前記第1基板と前記第2基板のそれぞれに予め形成する工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせ、当該基板の貼り合わせによって、前記接続構造を介して前記第1電界効果トランジスタと前記第2電界効果トランジスタとを電気的に接続する工程と
を有する、
半導体装置の製造方法。
【請求項34】
前記第1基板に、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
前記第2基板に、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
をさらに有し、
前記第1基板と前記第2基板を張り合わせる際に、前記トランジスタ接続配線層同士を接触させて電気的接続をとる、
請求項33に記載の半導体装置の製造方法。
【請求項35】
前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板を、1つ以上積層する工程を、
さらに有し、
前記第2基板および前記第3基板には、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、当該基板の上下の他の基板間を接続する中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に予め形成し、
前記第2基板または前記第3基板の形成時に、前記トランジスタ接続配線層を、基板内の層間絶縁膜内に形成されたコンタクトを介して基板内の電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続し、
前記第2基板を前記第1基板と貼り合わせる時、または、前記第3基板の積層時に、基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層を、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続する、
請求項34に記載の半導体装置の製造方法。
【請求項36】
前記トランジスタ接続配線層は、層間絶縁膜の膜厚方向に貫通した部分に導電層を埋め込み、当該導電層の表面が層間絶縁膜の表面とともに平坦化された埋込配線構造を有する、
請求項34または35に記載の半導体装置の製造方法。
【請求項1】
第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。
【請求項2】
前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
請求項1に記載の半導体装置。
【請求項3】
前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
請求項2に記載の半導体装置。
【請求項4】
前記直接接合される前記2つのトランジスタ接続配線層は、銅、アルミニウム、または、銅またはアルミニウムにタンタル、チタン、タングステンの何れかが含有された金属材料からなる、
請求項3に記載の半導体装置。
【請求項5】
前記第2電界効果トランジスタは、前記第2基板に形成されたソース・ドレイン領域が厚さ方向全域でシリサイド化されているフルシリサイド層を有する、
請求項3に記載の半導体装置。
【請求項6】
前記第2基板は、前記第1基板と対抗する面と反対の面に層間絶縁膜を介して形成された他の配線層を有し、
前記フルシリサイド層は、前記第1基板と対抗する面と反対側の面が、前記層間絶縁膜内に形成されたコンタクトを介して前記他の配線層に接続されている、
請求項5に記載の半導体装置。
【請求項7】
前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板が、1つ以上積層されている、
請求項3から6の何れか一項に記載の半導体装置。
【請求項8】
前記第2基板および前記第3基板は、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に有し、
前記トランジスタ接続配線層は、層間絶縁膜内に形成されたコンタクトを介して電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続され、
基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層が、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続されている、
請求項7に記載の半導体装置。
【請求項9】
前記第1および第2電界効果トランジスタを含み、前記第1および第2基板の面と直交する方向に積層された電界効果トランジスタが、フィンFET構造を有する、
請求項1,3または7に記載の半導体装置。
【請求項10】
前記第1基板と前記第2基板を含む複数の基板が積層されたコア回路ブロックが、2つ以上積み上げられて、複数のコア回路部の各々が形成され、
各コア回路ブロックは、基板の積層方向の一方の側に、層間に絶縁膜を介在させて積層された複数のローカル配線層を有し、
前記コア回路部の最上層のコア回路ブロックの最上部には、さらに、層間に絶縁膜を介在させて積層された複数のグローバル配線層が形成され、
各グローバル配線層が、接続すべき対象の前記ローカル配線層に対して、基板を貫く接続ビア、層間絶縁膜内のコンタクトおよび配線層を介して接続されている、
請求項1,3,5,7,9の何れか一項に記載の半導体装置。
【請求項11】
前記第1基板と前記第2基板を含む複数の基板が積層され、
前記第1基板、または、当該第1基板から最も遠い基板に信号または電圧の入出力部が形成されている
請求項1,3,5,7,9,10の何れか一項に記載の半導体装置。
【請求項12】
前記入出力部が前記第1基板に形成され、
前記第1電界効果トランジスタは、前記入出力部内の回路を構成するトランジスタである、
請求項11に記載の半導体装置。
【請求項13】
前記入出力部は、前記第1基板から最も遠い基板の、前記第1基板と対向する面と反対側に外部端子、または、電磁誘導コイルが配置されている
請求項11に記載の半導体装置。
【請求項14】
前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
請求項2に記載の半導体装置。
【請求項15】
前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
請求項1または2に記載の半導体装置。
【請求項16】
前記第1基板に、前記第2基板と反対の側の基板裏面からの入射光を検出する受光部が形成されている
請求項1,3,5,7,9,14の何れか一項に記載の半導体装置。
【請求項17】
前記第1基板は、第1の面方位である面に、前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1の面方位と異なる第2の面方位である面に、前記第2電界効果トランジスタが設けられている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項18】
前記第1基板は、前記第1の面方位の面が、前記第1電界効果トランジスタにおいて前記第2の面方位よりもキャリア移動度が大きい面であり、
前記第2基板は、前記第2の面方位の面が、前記第2電界効果トランジスタにおいて前記第1の面方位よりもキャリア移動度が大きい面である、
請求項17に記載の半導体装置。
【請求項19】
前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1の面方位の面が(100)面であり、前記第2の面方位の面が、(110)面であり、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1の面方位の面が(110)面であり、前記第2の面方位の面が、(100)面である、
請求項18に記載の半導体装置。
【請求項20】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、チャネル方向が<110>方向になるように形成されている、
請求項19に記載の半導体装置。
【請求項21】
前記第1基板は、前記第1電界効果トランジスタを被覆するように第1ストレスライナー層が設けられており、
前記第2基板は、前記第2電界効果トランジスタを被覆するように第2ストレスライナー層が設けられており、
前記第1ストレスライナー層は、前記第1電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されており、
前記第2ストレスライナー層は、前記第2電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項22】
前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1ストレスライナー層は、引張応力を与えるように形成され、前記第2ストレスライナー層は、圧縮応力を与えるように形成され、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1ストレスライナー層は、圧縮応力を与えるように形成され、前記第2ストレスライナー層は、引張応力を与えるように形成されている、
請求項21に記載の半導体装置。
【請求項23】
前記第1電界効果トランジスタは、当該第1電界効果トランジスタのキャリア移動度を高める応力を一対のソース・ドレイン領域が加えるように形成されており、
前記第2電界効果トランジスタは、一対のソース・ドレイン領域が、当該第2電界効果トランジスタのキャリア移動度を高める応力を加えるように、前記第1電界効果トランジスタの一対のソース・ドレイン領域と異なる材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項24】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、一対のソース・ドレイン領域が引張応力を与えるSiCを用いて形成され、p型チャネルの場合には、圧縮応力を与えるSiGeを用いて形成されている、
請求項23に記載の半導体装置。
【請求項25】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、シリコン酸化物よりも誘電率が高いhigh−k材料によってゲート絶縁膜が形成されており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの間においてゲート電極が異なる金属材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項26】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、HfSiONで前記ゲート絶縁膜が形成されており、
n型チャネルの場合には、Alを含有するTiNを用いてゲート電極が形成され、p型チャネルの場合には、TiNを用いてゲート電極が形成されている、
請求項25に記載の半導体装置。
【請求項27】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、チャネルがIII−V族化合物半導体で形成され、p型チャネルの場合には、Geで形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項28】
前記第1電界効果トランジスタのチャネル方向と、前記第2電界効果トランジスタのチャネル方向とが、互いに交差するように配置されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項29】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、インバータ回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項30】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NAND回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項31】
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NOR回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。
【請求項32】
第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせる工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタを電気的に接続する工程と
を有する、
半導体装置の製造方法。
【請求項33】
第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続構造を、前記第1基板と前記第2基板のそれぞれに予め形成する工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせ、当該基板の貼り合わせによって、前記接続構造を介して前記第1電界効果トランジスタと前記第2電界効果トランジスタとを電気的に接続する工程と
を有する、
半導体装置の製造方法。
【請求項34】
前記第1基板に、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
前記第2基板に、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
をさらに有し、
前記第1基板と前記第2基板を張り合わせる際に、前記トランジスタ接続配線層同士を接触させて電気的接続をとる、
請求項33に記載の半導体装置の製造方法。
【請求項35】
前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板を、1つ以上積層する工程を、
さらに有し、
前記第2基板および前記第3基板には、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、当該基板の上下の他の基板間を接続する中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に予め形成し、
前記第2基板または前記第3基板の形成時に、前記トランジスタ接続配線層を、基板内の層間絶縁膜内に形成されたコンタクトを介して基板内の電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続し、
前記第2基板を前記第1基板と貼り合わせる時、または、前記第3基板の積層時に、基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層を、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続する、
請求項34に記載の半導体装置の製造方法。
【請求項36】
前記トランジスタ接続配線層は、層間絶縁膜の膜厚方向に貫通した部分に導電層を埋め込み、当該導電層の表面が層間絶縁膜の表面とともに平坦化された埋込配線構造を有する、
請求項34または35に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【公開番号】特開2012−216776(P2012−216776A)
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【出願番号】特願2012−25310(P2012−25310)
【出願日】平成24年2月8日(2012.2.8)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成24年11月8日(2012.11.8)
【国際特許分類】
【出願日】平成24年2月8日(2012.2.8)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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