【課題】配線トラックの無駄なく、上下の導電線の交点に複数のビアを配置する。
【解決手段】本発明の例に係る半導体集積回路は、第１方向に延びる第１導電線１１と、第１導電線１１上に配置され、第１方向に交差する第２方向に延びる第２導電線１２と、第１導電線１１の第１コンタクト部Ｐ１と第２導電線１２の第２コンタクト部Ｐ２とを接続する第１ビア１３と、第１導電線１１の第３コンタクト部Ｐ３と第２導電線１２の第４コンタクト部Ｐ４とを接続する第２ビア１４とを備える。第１及び第３コンタクト部Ｐ１，Ｐ３は、第１方向に並んで配置され、第２及び第４コンタクト部Ｐ２，Ｐ４は、第２方向に並んで配置される。 （もっと読む）

【課題】パワー素子と他の半導体デバイスとの複合型の半導体装置において、多層配線によって半導体デバイスの電極を最上層まで引き伸ばすに際し、多層配線のうちパワー素子における配線抵抗を小さくしつつ、多層配線の配線層にクラックを生じさせないようにする。
【解決手段】積層配線２０のうち第１領域１１におけるパワーＭＯＳトランジスタのソース電極３２、ドレイン電極３１を積層配線２０の２層目の配線層２２より上層の配線層２３〜２５において、複数の微細なビアホールを用いずに１つの電極としてそれぞれ形成する。 （もっと読む）

【課題】 多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。
【解決手段】 複数のゲート電極が第１の方向に平行に配置された半導体装置において、該ゲート電極、ソース配線、およびドレイン配線より上層に設けられ、前記第１の方向に延在する複数の第１の部分、および該第１の方向と垂直な方向に延在する第２の部分からなるゲート配線を設ける。そして、該ゲート電極の一端は該ゲート配線の第１の部分とコンタクト窓を介して接続され、該ゲート電極の他端は該ゲート配線の第２の部分とコンタクト窓を介して接続される。さらに、該ゲート配線の第１の部分が、前記ドレイン配線と交差することなく、前記ソース配線上に延在し、該ゲート配線の第２の部分に接続されていることを特徴とする。 （もっと読む）

【課題】チップを積層する３次元構造用の貫通電極の製造において、均一の深さのトレンチを形成し、膜厚成長速度を最小化する貫通導電膜を形成することができる構造を有する貫通電極を提供する。
【解決手段】半導体基板１１、２１を貫通し、該半導体基板とは絶縁分離され、内部貫通電極１２、２２とリング状半導体１１ａ、２１ａと外周貫通電極１４、２４とを備えた貫通電極Ｇ_３、Ｇ_４である。内部貫通電極は、複数の柱状半導体１１ｄ、２１ｄと内部貫通導電膜１２ａ、２２ａとを有し、柱状半導体は、４角形もしくは多角形のいずれかの断面形状を２種類以上用いて構成され、リング状半導体および隣接する柱状半導体に対して等間隔で配置され、リング状半導体及び柱状半導体との間には内部貫通導電膜が充填されている。 （もっと読む）

【課題】電極パッド直下の半導体基板内領域を使うことなく、電極パッド下に受けたダメージが回路素子に影響を及ぼしている可能性があるか否かを電気的に検査する。
【解決手段】電極パッドとして、回路素子に接続されている回路素子用電極パッド１７と、回路素子及び回路素子用電極パッド１７とは絶縁されている検査用電極パッド１７ａを備えている。回路素子用電極パッド１７下を通り、回路素子及び回路素子用電極パッド１７とは絶縁され、検査用電極パッド１７ａと接続されている検査用配線１１−３ａを備えている。回路素子用電極パッド１７にプローブ針が接触された後に検査用配線１１−３ａの抵抗値や層間絶縁膜の容量値、耐圧又はリーク電流を測定し、その測定値を回路素子用電極パッド１７にプローブ針が接触される前の初期値と比較して回路素子用電極パッド１７下のダメージを検査する。 （もっと読む）

【課題】集積回路の所定の領域に供給される電圧を増加するためのシステムおよび方法を提供する。
【解決手段】システムは、集積回路チップを含む。電源配給ネットワークは、集積回路チップに接続され、複数の金属配線層および複数のビア層を具備する。電力平面は、電源配給ネットワークに接続され、それぞれが別々に電源配給ネットワークに接続された２つ以上の分離した部分に分割される。電源は、電力平面の部分に接続され、部分のうちの第１部分に第１電圧を印加するとともに部分のうちの第２部分に第１電圧と異なる第２電圧を印加するように構成される。第１および第２電圧は、集積回路チップに亘って実質的に均一の電圧を生成するように選択される。金属配線層はビアと交互になっている。電力配給ネットワークは、金属層のうちの最上の金属層を電力平面に接続するコンタクト層をさらに具備する。 （もっと読む）

【課題】ＦＩＢ加工によって所望の断面を得る。
【解決手段】解析領域１０に、下層配線１３、上層配線１４およびビア１５と共に、そのビア１５に対する所定の位置に、所定の形状で、複数のマーカ１６を形成する。マーカ１６は、解析領域１０のＦＩＢ加工方向Ｆに断面を形成していったときに、その断面とビア１５との距離によって、その断面における現れ方が異なるように形成する。ＦＩＢ加工時のマーカ１６の現れ方の違いから、形成した断面とビア１５との距離を判別することができ、その判別結果を用いて、所望の断面を容易に精度良く得ることが可能になる。 （もっと読む）

【課題】接続部の材料である金属によるダイシングソーの目づまりの発生を防止することができる、半導体チップおよびその製造方法ならびに半導体ウエハを提供する。
【解決手段】半導体チップ２において、検査用配線５および検査用外部パッド１６は、半導体基板３の周縁部上に設けられている。検査用配線５、層間絶縁膜６、表面保護膜１２および検査用外部パッド１６は、それぞれ半導体基板３の側面と面一をなす側面（端面）を有している。そして、検査用配線５と検査用外部パッド１６とを接続する接続部１１は、層間絶縁膜６および表面保護膜１２の側面に対して間隔を空けた位置に形成されている。 （もっと読む）

【課題】 マスタースライス方式により信号配線の接続を切り替える場合に、余分な配線トラックが必要であるという問題がある。また修正時に、微細パターン工程で行うとコストアップになるという問題がある。
【解決手段】 本発明の配線切り替えオプションは、下層メタル配線と、中間メタル配線と、上層メタル配線、上層メタル配線と中間又は下層メタル配線を接続するビアとにより構成する。中間メタル配線の有無によりビアを上層メタル配線と中間メタル配線間、又は上層メタル配線と下層メタル配線間に形成することで上層メタル配線と下層メタル配線との接続を切り替えることができる。 （もっと読む）

【課題】基板により支持され、又はサンドイッチ自己支持構造を形成した少なくともスタックされた２層を有するメモリ及び／又はデータ処理装置の提供である。
【解決手段】前記層は、メモリ及び／又は前記層間及び／又は前記基板における回路に対する相互接続を有する処理回路を備え、前記層は、連続する層が前記装置の少なくとも１エッジ上にジグザク構造を形成するように相互に配列され、少なくとも１エッジ電導体を一度に１層のエッジを越え、１ステップ下がって設けて、前記スタックにおいて次に続く層のいずれかにおける導電体に対する接続を可能にする。この種の装置を製造する方法は、複数の層がジグザク構造を形成するように１度に１層を連続的に前記複数の層に付加する工程と、１以上の層に少なくとも１電気接触パッドを設けて１以上の中間層エッジ・コネクタに連結させる工程を備えている。 （もっと読む）

【課題】本発明は、樹脂層によってマザーボードに与える影響を減らすことを目的とする。
【解決手段】半導体装置は、集積回路１２に電気的に接続された電極１４を有する半導体基板１０と、半導体基板１０の電極１４が形成された面に形成された第１の樹脂層１８と、電極１４に電気的に接続されて第１の樹脂層１８上に形成された配線２０と、第１の樹脂層１８上に形成された金属層２２と、第２の樹脂層２４と、を有する。第２の樹脂層２４には、配線２０とオーバーラップする第１の貫通穴２６と、金属層２２の一部を露出させる第２の貫通穴２８と、が形成されている。第１の貫通穴２６内で配線２０上に外部端子３２が設けられている。 （もっと読む）

【課題】電気メッキによって垂直導電構造を形成する方法に関する。
【解決手段】具体的には、まずテンプレート構造が形成され、該構造は、基板と、該基板の表面に配置された個別金属導体パッドと、個別金属導体パッドおよび基板を覆うインターレベル誘電体（ＩＬＤ）層と、ＩＬＤ層を貫通して個別金属導体パッド上に延びる金属穴構造とを含む。次に、テンプレート構造中に、ＩＤＬ層を貫通し個別の金属導体パッド上に延びる垂直孔が形成される。しかる後、電気メッキにより垂直孔中に垂直導電構造が形成され、該電気メッキは、電気メッキ電流を金属穴構造を通して個別金属導体パッドに印加することにより実施される。望ましくは、該テンプレート構造は、複数の個別金属導体パッド、複数の金属穴構造、および複数の垂直導電構造を形成するための複数の垂直孔を含む。 （もっと読む）

【課題】ビアを用いた多層配線相互間の接続において、電流容量が十分に確保でき、多層配線相互間の信号遅延を防ぐことができ、かつ加工も容易なビアを形成する半導体集積回路装置を提供する。
【解決手段】第１の配線１１、及び第１の配線１１とは異なる層に形成された第２の配線１２、を相互に接続するビア１３を具備し、このビアの平面形状は、円形と方形とを組み合わせた長円パターンとする。これにより大きな接続面積が得られ電流容量が十分に確保できるとともに、フォーカスマージンと加工マージンが上がり形成が容易となる。 （もっと読む）

【課題】絶縁膜を間に配する第１、第２パッド電極が、半導体基板上で占める占有面積を小さくする半導体装置の製造方法を提供すること。
【解決手段】中間絶縁膜２１に必須間隔ＳＳを有するフォトレジスト膜５１が形成された状態で、第１の凹部３２及び第２の凹部３５を深さ方向ＹＹに向かい尻すぼみになるように形成することにより、中間絶縁膜上面２１ａの第１の長さＬ１を必須間隔ＳＳに、中間絶縁膜下面２１ｂの第２の長さＬ２を必須間隔ＳＳ以上に維持することができることから、中間絶縁膜上面２１ａの第１の長さＬ１を従来のように過大間隔ＷＷにすることなく、第１のパッド電極３３及び第２のパッド電極３６の絶縁性を確保することができ、換言すれば、第１のパッド電極上面３３ａ、中間絶縁膜上面２１ａ及び第２のパッド電極上面３６ａの合計面積である占有面積を、従来に比して小さくすることができる。 （もっと読む）

【課題】高アスペクト比のホールを有する半導体基板であっても、所望の良好なウエットエッチング処理を行うことができ、良好な半導体装置を製造することのできる半導体装置の製造方法を提供する。
【解決手段】所定の薬液をシリコンウェーハ１表面及びホール３内に供給する。次に、シリコンウェーハ１の表面にＩＰＡ蒸気を供給し、シリコンウェーハ１のホール３内に供給された薬液を保持しつつ、シリコンウェーハ１表面の薬液のみを除去する。次に、シリコンウェーハ１を、ホール３内部の薬液を保持し、かつ、シリコンウェーハ１表面の薬液を除去した状態に維持し、ホール３内のウエットエッチングを行う。次に、純水を供給しホール３内の薬液と置換してホール３内の薬液を除去する。 （もっと読む）

【課題】ウエハレベルＣＳＰ化された半導体装置において、所定の入光面以外の面から光が入射することを抑制し、搭載された集積回路やデバイスなどが赤外〜紫外域の電磁波によって誤作動を生じないパッケージを実現するための構造を有する、半導体装置及び製造方法、並びにこの半導体装置を用いた電子部品を提供する。
【解決手段】本発明の半導体装置１０は、一方の面に電極３を備える半導体からなる基板２、前記基板の一方の面に配された絶縁部４、前記基板の他方の面に配された第一保護部６、を少なくとも備えた構造体１１を有する。また、半導体装置１０は、前記構造体の側面部の一部又は全部を被覆する第二保護部７を有することにより構成され、前記第一保護部及び前記第二保護部は何れも、遮光性を有することを特徴とする。 （もっと読む）

【課題】信号ラインの直列抵抗成分を充分に下げると共に、高周波信号を伝送する場合であっても高周波抵抗を下げることができ、例えば大電力用ＭＭＩＣで採用しても電力利得をさらに上げることが可能な半導体装置を提供する。
【解決手段】所定の素子が形成された半導体基板上に、層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路３００が形成される半導体装置であって、下層配線３０６上には、下層配線３０６を開口する複数のコンタクトホール３１０を有する層間膜が形成され、上層配線３１２は、コンタクトホール３１０の側面及び底面を含む全表面に形成される。 （もっと読む）

【課題】導通不良の発生を防止すること等が可能な半導体集積回路を提供する。
【解決手段】機能ブロックと、各々が機能ブロックから受け取った信号を外部回路に出力し又は外部回路から受け取った信号を機能ブロックに出力する複数のＩ／Ｏセルであって、絶縁膜４１〜４３を介して層状に形成され、コンタクト４４、４５によって相互に接続された配線３１、３３、３５を具備するＩ／Ｏセル１ｉと、絶縁膜４１、４２を介して層状に形成された配線３２、３４、３６と、配線３１〜３６の上層に絶縁膜４３を介して形成され、コンタクト４６によって配線３５に接続された配線３７とを具備するボンディングパッド２ｉとを具備する。 （もっと読む）

【課題】本発明は、被印刷体に印刷版の接触による圧力がかかることを防ぐとともに、ヴィア径の制御が容易な印刷法によるヴィアの形成方法を提供する。
【解決手段】基板１１上に設けられた配線パターン１２の表面の所望の箇所に、インクジェット法またはディスペンサー法等の非接触方式の印刷方法により、導電性インクを塗布することで、中央部よりも周縁部が突出した断面形状となるように、周縁部に突出部１３aを有するヴィア１３を形成するヴィアの形成方法である。 （もっと読む）

【課題】デュアルダマシンメタライゼーションにおいて、Ｃｕ配線構造のバリア材料を絶縁層の表面上のみに選択的に形成し、接続構造部のエレクトロマイグレーションを抑制するとともに、下層導電層との接続抵抗を低減する選択的堆積方法を提供する。
【解決手段】Ｃｕ層２０上の絶縁層１４，１５をエッチングしてトレンチとビアを開孔する。ビア底部のＣｕ層の表面１０に原子層成長（ＡＬＤ）ブロック層を形成する。この後、原子層成長（ＡＬＤ）法を用いてＴｉＮバリア材料２６を絶縁層表面１２、１３に堆積する。ブロック層により、ビア底部のＣｕ層の表面にはバリアは形成されないため、ビア底部のＣｕは露出した状態のままである。開口部内にＣｕ１８を充填するとＣｕ層に直接接続することが出来る。 （もっと読む）