【課題】 ２．７より低い比誘電率を有する低誘電率絶縁膜及び４より低い比誘電率を有するバリア絶縁膜を化学気相成長法により成膜する方法を提供するものである。
【解決手段】 シリコン原子による５員環以上の環状構造を有し、かつ該シリコン原子によるシロキサン結合を有する第１のシリコン含有有機化合物と、シリコン原子による４員環以下の環状構造又は４以下のシリコン原子の鎖状構造を有し、かつ該シリコン原子によるシロキサン結合を有する第２のシリコン含有有機化合物とを含む成膜ガスのプラズマを生成し、反応させて基板３１上に絶縁膜３２を形成する。 （もっと読む）

層間絶縁膜（１）及びＣＭＰストッパ膜を形成した後、配線溝を形成する。次に、配線溝内にバリアメタル膜（４）及びＣｕ膜（５）を埋め込んだ後、ＣＭＰストッパ膜が露出するまで、ＣＭＰ等によってＣｕ膜（５）及びバリアメタル膜（４）を平坦化することにより、下層配線（１７）を形成する。次いで、ドライエッチングによってＣＭＰストッパを除去することにより、相対的に下層配線（１７）の表面を周囲から突出させる。続いて、全面にエッチングストッパ膜（６）を形成する。その後、ビアプラグ（１８）を形成し、更に、下層配線（１７）と同様にして、上層配線（１９）を形成する。
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【課題】 実効入力抵抗を増大させず良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現可能なパッド電極構造を有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上に形成されたパッド電極１０と、パッド電極１０の近傍に配置されパッド電極１０と絶縁されつつ外部固定電位と接続された周囲配線部１１と、パッド電極１０における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成されパッド電極と電気的に接続された第１のビア１２と、周囲配線部１１の開口部に導電材料を埋め込んで下方に延伸形成され周囲配線部と電気的に接続された第２のビア１３とを備え、第１のビア１２と第２のビア１３は、互いの側面間に容量を形成するように対向配置されて構成されている。 （もっと読む）

【課題】 水素によるキャパシタ誘電体膜の劣化を防止することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン（半導体）基板１の上に下地絶縁膜１０を形成する工程と、下地絶縁膜１０の上に、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａを順に形成してなるキャパシタQを形成する工程と、キャパシタQを覆う第１層間絶縁膜１５を形成する工程と、第１層間絶縁膜１５の上に、シリコン基板１にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜１６を形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】エレクトロマイグレーション耐性およびストレスマイグレーション耐性に優れた配線構造およびこの配線構造を少ない工程数で形成する形成方法を提供する。
【解決手段】第１絶縁層１０２が有する下層溝の内面に第１拡散防止膜１０４を介して埋め込み形成された下層配線１０５と、下層配線１０５上に形成された高融点金属または高融点金属化合物からなる層間拡散防止膜１０６と、第２絶縁層１０８および層間拡散防止膜１０６を貫通して下層配線１０５に達するビアホール１０９の内面に形成された導電性の第２拡散防止膜１１２と、この第２拡散防止膜１１２を介してビアホール内に埋め込み形成された導電体１１４とを備え、ビアホール底部における下層配線１０５の上面から第２絶縁層１０８の側面にわたって層間拡散防止膜１０６の構成材料からなる付着膜１０６ａが形成されたことを特徴とする配線構造。 （もっと読む）

【課題】低誘電率層間絶縁膜に導入されたダメージに起因する配線の性能の劣化を抑制した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、配線溝若しくは接続孔の少なくとも一方が形成され、配線溝若しくは接続孔表面近傍の炭素濃度若しくは膜密度が内部の炭素濃度若しくは膜密度と同等若しくはそれより高い低誘電率絶縁膜と、前記配線溝若しくは接続孔内に形成された導電体層と、前記低誘電率絶縁膜と前記導電体層との間に設けられたバリアメタルと、前記バリアメタルと前記低誘電率絶縁膜との間に設けられた第２の絶縁膜とを具備する配線構造を具備する。 （もっと読む）

【課題】 膜厚の異なるゲート絶縁膜を備えた構成の半導体装置で、ゲート絶縁膜剥離の工程の短縮を図りながら優れた特性を有する半導体装置の製造方法を提供する。
【解決手段】 ＮＡＮＤフラッシュメモリで、周辺回路の高電圧駆動トランジスタＨＶ−Ｐ、ＨＶ−Ｎと低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐについて、ゲート電極７の形成後に、不純物のイオン注入時に、リソグラフィ処理で同時にゲート絶縁膜６、８を除去し、イオン注入を行う。これにより、低電圧駆動トランジスタＬＶ−Ｐのシリコン基板１表面がシリコンガウジングを発生するが、特性に悪影響を与えることなくリソグラフィ工程を統合できる。 （もっと読む）

【課題】 低誘電率膜の機械的、熱的ストレス耐性を向上しつつ、プロセスチャージングダメージ耐性の向上を実現する。
【解決手段】 基板１上に下方より順に形成された第１から第５の絶縁膜２，４，５，１３，１４と、第３の絶縁膜５内に設けられた、第１の導電性材料からなる第１のダミービア１１と、第５の絶縁膜１４内に設けられた、第２の導電性材料からなる第２のダミービア１６とを備え、平面的に見て、第２のダミービア１６は第１のダミービア１１の直上上方に形成され、第１のダミービア１１と第２のダミービア１６は、第４の絶縁膜１３によって電気的に絶縁されている。 （もっと読む）

【課題】 ＭＩＭ(Metal Insulator Metal)構造を有するキャパシタの信頼性、製造歩留まりを向上させる。
【解決手段】 キャパシタ（Ｃ）は、層間絶縁膜２８の電極溝２９内に形成された下部電極３３と、下部電極３３上に形成された誘電膜３５と、誘電膜３５上に形成された上部電極３６とからなるＭＩＭ構造を有している。さらに、上部電極３６および誘電膜３５は、下部電極３３よりも大きい面積で形成され、下部電極３３の全体が上部電極３６および誘電膜３５の内側に配置されるようになっている。 （もっと読む）

【課題】 製造工程における機械的強度を強くするとともに、配線間絶縁膜を低誘電率化する。
【解決手段】 本発明の半導体装置の製造方法は、以下の手順を含む。まず高密度絶縁膜を形成する（Ｓ１０２）。つづいて、高密度絶縁膜にビアホールおよび配線溝を形成する（Ｓ１０４）。次いで、ビアホールおよび配線溝を埋め込むように、配線およびビア金属膜を形成する（Ｓ１０６）。その後、ＣＭＰにより、配線溝外部に露出した金属膜を除去する（Ｓ１０８）。つづいて、Ｈｅプラズマ照射またはエネルギー線照射により、高密度絶縁膜表面を低密度化する（Ｓ１１０）。その後、低密度化された絶縁膜上にエッチングストッパ膜（またはキャップ膜）を形成する（Ｓ１１２）。 （もっと読む）

高密度のモノリシックな三次元メモリアレイにおける使用に適したメモリセルを説明する。メモリセルの好ましい実施形態において、比較的低い温度で結晶化させることができるゲルマニウムまたはゲルマニウム合金で形成された半導体接合ダイオードが、導体間に配置されて形成される。低温度材料の使用により、導体を銅またはアルミニウムで形成することが可能になり、銅およびアルミニウムは両方とも、非常に小さいフィーチャサイズで十分な電流を提供する、非常に密なスタックアレイを見越した、低抵抗率材料である。
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【課題】 良好な特性を有するＭＩＭ型キャパシタを半導体基板上に形成し、特別な製造工程を追加せずに製造する半導体装置及びその製造方法を提供する。
【解決手段】
下層層間絶縁膜３上に形成されたＭＩＭ型キャパシタ１１（下部電極膜８ａ、キャパシタ絶縁膜９ａ、上部電極膜１０ａからなる）は、下層配線６と上層配線１４ｃを接続するプラグ１４ａと同じ高さに形成することにより、上部電極用接続孔を必要としない。 （もっと読む）

【課題】 同じ導電型のチャンネルを形成する閾値の異なる低電圧駆動トランジスタで、閾値調整のためのイオン注入を個別に対応させて行う必要のない半導体装置およびその製造方法を提供する。
【解決手段】 低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔをウェルを形成せず、直接Ｐ型のシリコン基板１に形成するようにし、閾値調整のためのイオン注入工程を他のトランジスタの閾値調整のためのイオン注入工程と統合させることで工程の短縮を図る。 （もっと読む）

【課題】ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。 （もっと読む）

【課題】 ビアプラグやコンタクトプラグの径が微細になっても、ホールパターンを高密度で形成することのできる半導体装置およびその製造方法を提供する。
【解決手段】 絶縁膜上に所定間隔に形成された少なくとも１つの配線に垂直方向から連通するビアホールを備えた半導体装置において、一端が配線１１に重なるように第１回リソグラフィ位置１３Ａで楕円形の第１のホールパターンを露光し、一端が第１のホールパターンの前記一端に重なるように楕円形の第２のホールパターンを第２回リソグラフィ位置１３Ｂにおいて露光したリソグラフィ技術により、２つのホールパターンの重なり部分にビアホール１２を形成する。 （もっと読む）

【課題】 配線間容量およびＲＣ遅延量の増加を招くことなく、ビア埋め込みの不良に基づくビア導通の不良による信頼性劣化を改善することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 ＳｉＯ_２等による第１の層間絶縁膜１上の所定位置に下層配線３が埋め込まれ、この下層配線３はバリアメタル２で被覆されている。下層配線３とウェハ１の上面には、Ｃを主成分とするＰＡＥによる有機膜５が設けられ、有機膜５の全面にＳｉＯ_２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ等による第２の層間絶縁膜６が形成され、この第２の層間絶縁膜６に上層配線８及びビア９が設けられている。 （もっと読む）

【課題】超小型電子相互接続構造の多層キャップ障壁を提供すること。
【解決手段】本明細書には、少なくとも１つの低ｋサブレイヤと少なくとも１つの空気障壁サブレイヤとを有する低ｋ多層誘電拡散障壁層を有する構造が記載される。多層誘電拡散障壁層は金属の拡散に対する障壁であり、かつ空気の透過に対する障壁である。この構造の生成に関連した方法および組成物も記載される。これらの低ｋ多層誘電拡散障壁層を利用する利点は、導電性金属フィーチャ間のキャパシタンスの低下によるチップ性能の増大、および多層誘電拡散障壁層が空気を通さず金属拡散を防ぐことによる信頼性の増大である。
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【課題】半導体装置及びその製造方法における信頼性の向上を図る。
【解決手段】本発明の半導体装置は、半導体基板１上に第１の絶縁層２を介して形成されたパッド電極３と、前記半導体基板１の裏面から前記パッド電極３の表面に到達するように形成されたビアホール８とを有するものにおいて、前記ビアホール８が、前記半導体基板１の裏面に近い部分よりも前記パッド電極３に近い部分の開口径が広くなるように形成された第１の開口部７Ａと、前記第１の開口部７Ａに連なり、前記半導体基板１の表面に近い部分よりも前記パッド電極３の表面に近い部分の開口径が狭くなるように前記第１の絶縁層２に形成された第２の開口部７Ｂとから成ることを特徴とする。 （もっと読む）

【課題】 埋込配線の形成方法に関し、比誘電率の増加をもたらすことなくエッチング残渣を除去するとともに、金属の浸食をもたらすことなく配線露出表面の清浄化を行う。
【解決手段】 下層の配線１を露出させるための開口を伴う配線溝孔エッチング後に、プラズマ励起により配線上の残渣５を剥離処理したのち、大気中に晒すことなく、気体状態の有機系ガス６により配線の露出部表面の清浄化処理を行う。 （もっと読む）

【課題】 強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】 配線より厚いＡｌ₂Ｏ₃膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ₂Ｏ₃膜４１を研磨する。つまり、Ａｌ₂Ｏ₃膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ₂Ｏ₃膜２０を形成する。更に、Ａｌ₂Ｏ₃膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ₂Ｏ₃膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。 （もっと読む）