容量素子、半導体装置及び半導体装置のパッド電極の端子容量設定方法
【課題】 実効入力抵抗を増大させず良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現可能なパッド電極構造を有する半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上に形成されたパッド電極10と、パッド電極10の近傍に配置されパッド電極10と絶縁されつつ外部固定電位と接続された周囲配線部11と、パッド電極10における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成されパッド電極と電気的に接続された第1のビア12と、周囲配線部11の開口部に導電材料を埋め込んで下方に延伸形成され周囲配線部と電気的に接続された第2のビア13とを備え、第1のビア12と第2のビア13は、互いの側面間に容量を形成するように対向配置されて構成されている。
【解決手段】 本発明の半導体装置は、半導体基板上に形成されたパッド電極10と、パッド電極10の近傍に配置されパッド電極10と絶縁されつつ外部固定電位と接続された周囲配線部11と、パッド電極10における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成されパッド電極と電気的に接続された第1のビア12と、周囲配線部11の開口部に導電材料を埋め込んで下方に延伸形成され周囲配線部と電気的に接続された第2のビア13とを備え、第1のビア12と第2のビア13は、互いの側面間に容量を形成するように対向配置されて構成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置において用いる容量素子と、半導体基板上に形成されたパッド電極を備えた半導体装置に関するものであり、特に、パッド電極の所望の端子容量が設定された半導体装置に関するものである。
【背景技術】
【0002】
近年、DRAM等の半導体装置においては、外部と内部回路の間で高速な信号が送受信される。そのため、半導体装置の端子電極としてのパッド電極の端子容量が大きくなると、信号の伝送速度の低下等の不具合につながることから、パッド電極における端子容量の範囲が規格化されている。そのため、半導体装置のパッド電極に対し、所望の端子容量を設定できる容量素子を設けた構成が一般的であり、特に端子容量の容量値を調整できる構造のパッド電極構造が採用されることが多い。パッド電極の接続用の容量素子としては、MOSトランジスタ構造のゲート容量を用いる構成と拡散層容量を用いる構成が代表的なものとして知られている。
【0003】
【特許文献1】特開2004−247659
【発明の開示】
【発明が解決しようとする課題】
【0004】
ゲート容量を用いた容量素子は、単位面積当たりの容量が大きくできる点で有利であるが、ゲート酸化膜が静電破壊されやすい構造であるため、保護抵抗を介してパッド電極に接続する必要がある。一般に、パッド電極に対して規定される実効入力抵抗(Ri)を小さく抑えるため、直列に挿入される保護抵抗を極力小さくすることが望ましい。しかし、ゲート容量を用いた容量素子を採用した場合、静電破壊を防止し得る保護抵抗を挿入すると実効入力抵抗が増大することは避けられない。また、ゲート容量を用いた容量素子の容量値を調整するには、予め用意された複数のMOSトランジスタ構造の容量素子について接続を切り替える構成をとるため、きめ細かく容量値を微調整することは困難である。
【0005】
一方、拡散層容量を用いた容量素子は、静電破壊を受けない構造であるが、拡散層容量を形成すると、その経路には基板抵抗やコンタクト抵抗が介在するので、結果的に実効入力抵抗は増大する。また、放電経路となる拡散層容量は半導体装置の内部素子と距離を置いて配置する必要があるため、半導体装置のスペース効率が低下することになる。
【0006】
さらに、パッド電極に対し端子容量を設定できるパッド電極構造として、パッド電極の周囲にくし型配線を配置した構成も提案されている(特許文献1参照)。しかし、かかる構成では、パッド電極とくし型配線の間の対向面積が十分に確保できず、所望の端子容量を得ることは困難であった。
【0007】
そこで、本発明はこれらの問題を解決するためになされたものであり、パッド電極の適切な端子容量を確保する場合、実効入力抵抗を増大させることなく、良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現することが可能なパッド電極構造を有する半導体装置等を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の容量素子は、半導体基板上の配線層の所定範囲に配置された第1の配線領域と、前記第1の配線領域の近傍に配置され、前記第1の配線領域と絶縁された第2の配線領域と、前記第1の配線領域の開口部に導電材料を埋め込んで形成され、前記第1の配線領域と電気的に接続された第1のビアと、前記第2の配線領域の開口部に導電材料を埋め込んで形成され、前記第2の配線領域と電気的に接続された第2のビアとを備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【0009】
このように本発明の容量素子によれば、第1の配線領域及び第1のビアからなる導体部分と、第2の配線領域及び第2のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用する。この場合、容量に比例する対向面積は、主に第1、第2のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、所望の容量を容易に確保でき、直列の抵抗成分による影響を抑圧することができる。また、ビア同士の対向面積は適宜に調整可能となるので、容量素子の有する容量を自在に調整することができる。
【0010】
本発明の容量素子において、前記第1の配線領域に、複数の前記第1のビアが前記第1の配線領域の長手方向に沿って一列に配置されるようにし、前記第2の配線領域には、複数の前記第2のビアが前記第2の配線領域の長手方向に沿って一列に配置されるように構成してもよい。
【0011】
また、本発明の容量素子において、前記第1の配線領域には、スリット状に形成された単一の前記第1のビアが配置されるようにし、前記第2の配線領域には、スリット状に形成された単一の前記第2のビアが配置されるように構成してもよい。
【0012】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に形成されたパッド電極と、前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第1のビアと、前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第2のビアとを備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【0013】
このように本発明の半導体装置によれば、パッド電極及び第1のビアからなる導体部分と、周囲配線部及び第2のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用し、パッド電極に対して端子容量を設定できる。この場合、導体部分の対向面積は端子容量に比例し、主に第1、第2のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、パッド電極の所望の端子容量を自在に確保でき、直列の抵抗成分が介在しないので実効入力抵抗を小さく抑えることができ、放電経路等のための余分なスペースも不要となる。また、ビア同士の対向面積を適宜に調整することで、パッド電極の端子容量を所定の範囲内で自在に調整することができる。
【0014】
本発明の半導体装置において、前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成してもよい。
【0015】
また、本発明の半導体装置において、前記パッド電極には、複数の前記第1のビアが前記パッド電極の外縁に沿って一列に配置されるようにし、前記周囲配線部には、複数の前記第2のビアが前記周囲配線部の長手方向に沿って一列に配置されるように構成してもよい。
【0016】
また、本発明の半導体装置において、前記パッド電極には、スリット状に形成された単一の前記第1のビアが配置されるようにし、前記周囲配線部には、スリット状に形成された単一の前記第2のビアが配置されるように構成してもよい。
【0017】
また、本発明の半導体装置において、前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、前記第1のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成するようにしてもよい。
【0018】
本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記第2のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第2のビアが前記外部固定電位に接続されない状態として、かかる工程に従ってパッド電極に端子容量を選択的に設定する。
【0019】
また、本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第2のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにし、かかる工程に従ってパッド電極の端子容量を選択的に設定する。
【0020】
このように、本発明の半導体装置においてパッド電極の端子容量を設定する場合、半導体装置の製造工程において自在に調整することができる。この場合の調整は、周囲配線部を切断してフローティング状態の切断配線部を形成したり、プレート層において周囲配線部の下方の導体領域を形成するなど、ビア同士の対向面積を減らすための多様な手法を採用することができる。よって、MOSトランジスタ構造のゲート容量を用いる構成と比べて、所望の端子容量に応じたきめ細かい高精度な調整を行うことができる。
【発明の効果】
【0021】
本発明によれば、2つの配線領域のそれぞれビアを形成し、ビア同士を対向配置して側面間に容量が形成された容量素子を構成することができるので、ビア同士の対向面積を大きくして十分な容量を確保でき、大きなスペースを確保することなく、抵抗成分の影響を抑圧し得る容量素子を実現することができる。
【0022】
また、本発明によれば、パッド電極構造においてビア同士を対向配置して側面間に形成された容量を用いた端子容量を確保することができるので、パッド電極のビアと周囲配線部のビアの対向面積を大きくして十分な容量値を付与でき、比較的小さなスペースで十分小さい実効入力抵抗を持つパッド電極を構成可能となる。この場合、配置の適切な変更により、パッド電極の端子容量をきめ細かく調整することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明を適用した実施形態として、それぞれ構成が異なる複数の実施形態(第1〜第6実施形態)を説明する。
【0024】
(第1実施形態)
第1実施形態は、半導体基板上の入出力端子としてのパッド電極が形成された半導体装置に対し、図1及び図2の構成に基づいて本発明を適用したものである。図1は、第1実施形態の半導体装置におけるパッド電極周辺の平面図を示し、図2は、図1の構成におけるA−A’断面図を示している。第1実施形態の半導体装置においては、矩形状のパッド電極10と、このパッド電極10全体の周囲を取り囲む帯状の周囲配線部11が形成されている。パッド電極10と周囲配線部11は、例えば、半導体装置の上部のアルミ配線層に形成され、所定間隔の絶縁膜を介して電気的に絶縁されている。
【0025】
パッド電極10は、半導体装置と外部の間で信号を入出力する接続端子として用いられ、その上部にワイヤボンディングが接合されるとともに、配線パターンを介して半導体装置のいずれかの内部回路と接続される。また、周囲配線部11は、矩形状の内周及び外周に挟まれた所定幅の帯状に形成され、配線パターンを介して半導体装置のグランド等の外部固定電位に接続されている。
【0026】
パッド電極10には、外縁に沿って一列に配置された多数のビア12が形成されている。また、周囲配線部11には、長手方向に沿って一列に配置された多数のビア13が形成されている。パッド電極10のビア12と周囲配線部11のビア13は、ともに同一サイズの矩形断面を有し、絶縁膜を挟んで対向配置されている。
【0027】
図2に示すように、半導体装置の積層方向において、上部のパッド電極10の開口部から下地14に至るまで導電材料を埋め込んだビア12と、上部の周囲配線部11の開口部から下地15に至るまで導電材料を埋め込んだビア13が形成され、互いの側面の間に適度な容量を形成する程度の距離を置いて、側面同士が対向配置される位置関係にある。なお、ビア12、13の導電材料としては、例えば、タングステンが用いられる。このように、パッド電極10のビア12と周囲配線部11のビア13は、所定のビア深さかつ所定幅の側面間に容量を形成するように、所定間隔の絶縁膜を挟んで対向配置され、その容量値は対向面積と間隔に応じて定まる。
【0028】
これにより、パッド電極10の全体は、周囲配線部11との間に、図2に示すように端子容量Cが挿入された状態になる。つまり、周囲配線部11をグランドに接続する構成では、パッド電極10が等価的にグランドとの間に端子容量Cを介して接続されることになる。なお、周囲配線部11が接続される外部固定電位はグランドに限られず、電源電圧等の他の外部固定電位であってもよい。グランドや電源電圧は十分小さい容量(低インピーダンス)で相互接続されるため、パッド電極10の容量としては等価である。
【0029】
第1実施形態において、上記の端子容量Cの値は、双方のビア12、13のサイズ、個数、両者の間隔等の設計条件に依存して定まる。ビア12、13のサイズと個数が大きいほど端子容量Cが大きくなるが、パッド電極10全体のサイズの制約を受ける。ビア12、13が深くなるほど端子容量Cが大きくなるが、半導体プロセスの制約によって、下地14、15からパッド電極10又は周囲配線部11までの距離は制約を受ける。ビア12及びビア13の間隔は小さくなるほど端子容量Cが大きくなるが、隣接するビア12、13を形成する際に両者のショートを避けるだけのマージンを確保できる間隔を設定する必要がある。なお、半導体装置の製造工程において、パッド電極10の端子容量Cの容量値を最適に調整することもできるが、詳しくは後述する。
【0030】
なお、図2の構成では、ビア12、13の下端に下地14、15が設けられているが、これらの下地14、15を設けない構成としてもよい。すなわち、ビア12、13は、導電材料が埋め込まれた際の形状で下端を形成して、絶縁材料に周囲を覆われた配置になる。この場合、ビア12、13の下端が基板に接しないように、ビア12、13の下端を支持するストッパとして、TrN等の材料を下層に配置することが望ましい。
【0031】
(第2実施形態)
次に、第2実施形態は、パッド電極が形成された半導体装置に対し、図3の構成に基づいて本発明を適用したものである。図3は、第2実施形態の半導体装置におけるパッド電極周辺の平面図を示している。第2実施形態の半導体装置は、半導体基板上にパッド電極20と、その周囲を取り囲む帯状の周囲配線部21が形成され、第1実施形態と比較するとパッド電極20及び周囲配線部21の形状とサイズは同様となっている。一方、第2実施形態においては、パッド電極20に形成されたビア22と、周囲配線部21に形成されたビア23は、それぞれの構造が第1実施形態のビア12、13と異なっている。
【0032】
図3に示すように、パッド電極20のビア22と周囲配線部21のビア23は、いずれも単一のスリット状に形成されている。すなわち、第2実施形態では、ビア22、23が、第1実施形態のように複数に分割して設けられず、単一の連続領域となっている点が特徴である。そして、パッド電極20のビア22と、その周囲を取り囲む周囲配線部21のビア23は、全周にわたって側面同士が絶縁膜を挟んで対向配置されている。なお、図3の平面図に対応する断面構造については、図2と同様に表すことができる。また、周囲配線部21がグランド等の外部固定電位に接続される点については、第1実施形態の場合と同様である。
【0033】
第2実施形態において、パッド電極20の全体と周囲配線部21の全体の間の端子容量Cは、第1実施形態に比べて大きくなる。すなわち、パッド電極20、周囲配線部21のサイズ及び形状とビア22、23のビア深さに関してはいずれも図1の構成と同じ条件であると仮定したときに、図3におけるビア22、23の幅方向の対向面積は、図1に比べて大きく確保できるので、その分だけ端子容量Cが増加することになる。
【0034】
一方、第2実施形態は、パッド電極20の端子容量Cを大きくするには有利な構成であるが、パッド電極構造を形成する工程は第1実施形態に比べて複雑になる。図1に示すような断面矩形の複数のビア12、13は比較的容易に形成できるが、図3に示すような断面が細長いスリット状のビア22、23を形成することは精度の確保などで難易度が高くなる。
【0035】
第2実施形態においても、第1実施形態と同様、端子容量Cの値は設計条件に依存して定まる。図3の構成では、ビア22、23の深さ及び双方の間隔等の設計条件の影響が大きいが、これらは所望の端子容量Cと半導体プロセスの制約に基づき設定される。
【0036】
(第3実施形態)
次に、第3実施形態は、パッド電極が形成された半導体装置に対し、図4及び図5の構成に基づいて本発明を適用したものである。図4は、第3実施形態の半導体装置におけるパッド電極周辺の平面図であり、図5は、図4の構成におけるB−B’断面図である。第3実施形態の半導体装置においては、半導体基板上にパッド電極30及び周囲配線部31に加えて、パッド電極30の一端に連結された導体領域であって、パッド電極30と電気的に接続されたパッド連結部30aが形成されている。そして、パッド電極30の周囲では、周囲配線部31とパッド連結部30aが多数の列を有し、互い違いに配置された複数の列を構成している。この場合、パッド電極30及びパッド連結部30aは、絶縁膜により周囲配線部31と絶縁されている点は図1と同様である。この場合も、周囲配線部31は配線パターンを介してグランド等の外部固定電位に接続されている。
【0037】
パッド電極30における外縁付近及びパッド連結部30aには、多数のビア32が形成されるとともに、周囲配線部31には多数のビア33が形成されている。ビア32、33は、図1のビア12、13と同様、同一サイズの矩形断面を有し、側面同士が絶縁膜を挟んで対向配置されている。
【0038】
図5に示すように、半導体装置の積層方向において、図2と同様の断面構造を繰り返すパターンとなることがわかる。パッド電極30又はパッド連結部30aから下地34に至るビア32と、周囲配線部31から下地35に至るビア33は、等間隔で交互に配列されている。図5の例では、ビア32とビア33は一方側の側面あるいは両側の側面で互いに対向する関係にある。よって、パッド電極30の全体と周囲配線部31の全体との間は、各列が並列に接続されて対向面積が増大した状態で、より大きな端子容量Cが挿入された状態になる。周囲囲配線部31がグランドに接続される構成では、パッド電極30がグランドとの間に大きな端子容量Cを介して接続されることになる。
【0039】
このように、第3実施形態においては、パッド連結部30aと周囲配線部31が構成する列の数を増加させることで、大きな容量を得ることができる。例えば、図5の例では、ビア32、33が2列ずつ併せて4列配置されているが、パッド30aに周辺に配置可能な領域がある限り、列数を増加させた配置にすることができる。ただし、パッド連結部30a及び周囲配線部31の周囲における面積増加を考慮して、適正な範囲の端子容量Cを設定することが望ましい。
【0040】
なお、図5の例では、パッド連結部30aのビア32と周囲配線部31のビア33として、図1のビア12、13と同様に断面矩形の分割された多数のビアを用いた構成を示しているが、図3のビア22、23と同様にスリット状に形成された単一のビアを用いた構成にすることもできる。これにより、パッド電極30の端子容量Cを一層大きな容量値で設定することができる。
【0041】
(第4実施形態)
次に、第4実施形態は、製造工程においてパッド電極10の端子容量Cを調整可能とした半導体装置に対し、本発明を適用したものである。ここでは、第1実施形態の構成を前提として、パッド電極10の端子容量Cを調整する方法を付加した構成を説明する。図6は、第4実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図1と同様のパッド電極10、周囲配線部11、ビア12、13に加えて、周囲配線部11を部分的に切断した切断配線部11aが形成されている。
【0042】
図6において、帯状の周囲配線部11は、2箇所の切断位置C1、C2で切断されている。このとき、切断位置C1から切断位置C2に至る切断配線部11aでは、周囲配線部11と電気的に切り離されるとともに、外部固定電位との接続も切断されたフローティング状態となっている。そのため、パッド電極10のビア12と周囲配線部11のビア13は、図1の構成と同様に外部固定電位との間の容量として作用するが、パッド電極10のビア12と切断配線部11aのビア13は、外部配線電位との間の容量として作用しなくなる。つまり、2箇所の切断位置C1、C2で切断することにより、パッド電極10のビア12と切断配線部11aのビア13の対向面積分だけ全体の端子容量Cが減少することになる。
【0043】
ここで、第4実施形態の半導体装置をDRAMに適用する場合の具体例について図7を用いて説明する。図7は、第4実施形態を適用したDRAMについて、図6のC−C’断面における模式的な断面構造図を示している。DRAMの製造プロセスにおいては、シリコン基板の上部には図示しないMOSトランジスタの構造(不図示)を形成し、その上部に例えばタングステンからなる配線層M1と、例えばAlCuからなる配線層M2及び配線層M3を順次積層する。それぞれの配線層M1、M2、M3の間には、例えばSiO2からなる層間膜を積層する。
【0044】
図7に示すように、図6のC−C’断面において、下層の配線層M1にビア12の下地14(不図示)及びビア13の下地15を形成し、上層の配線層M3から下層の配線層M1に至るビア12(不図示)及びビア13を、例えばタングステンを埋め込んで形成する。なお、この範囲においては中央の配線層M2への配線は行わない。そして、上層の配線層M3において、パッド電極10(不図示)及び周囲配線部11の形成に先立って、所望の容量値に対応する切断位置C1、C2で切断されたマスクを用意する。これにより、ビア13が接続された周囲配線部11が形成されたとき、他のビア13が接続された切断配線部11aを切断位置C1、C2で分離することができる。この場合、切断配線部11aが広くなるように切断位置C1、C2を離して配置するほど、端子容量Cの減少幅が大きくなる。
【0045】
なお、第4実施形態においては、上述したように第1実施形態の構成に対して適用することはできるが、第2実施形態の構成に対して適用することはできない。すなわち、上層の配線層M3を切断したとしても、周囲配線部11のビア13が一体的に接続された状態になっているので、元の容量値が保持されるためである。一方、第4実施形態は、切断位置を適切に設定することで第3実施形態の構成に対しても適用することができる。
【0046】
(第5実施形態)
次に、第5実施形態は、製造工程においてパッド電極10の端子容量Cを調整可能とした半導体装置に対し、第4実施形態とは異なる方法で本発明を適用したものである。ここでは、第2実施形態の構成を前提として、パッド電極20の端子容量Cを調整する方法を付加した構成を説明する。図8は、第5実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図2と同様のパッド電極20、周囲配線部21、ビア22、23に加えて、周囲配線部21の一部と下層で重なる位置にプレート40が形成されている。このようにプレート40を形成したことにより、プレート40の上部に位置するビア23についてのビア深さを短縮し、パッド電極20のビア22と周囲配線部21のビア23の対向面積を減らして全体の端子容量Cを減少させることができる。
【0047】
ここで、第5実施形態の半導体装置をDRAMに適用する場合の具体例について図9を用いて説明する。図9は、第5実施形態を適用したDRAMについて、図8のD−D’断面における模式的な断面構造図を示している。なお、シリコン基板、3層の配線層M1、M2、M3、層間絶縁膜に関する形成方法や材料は図7と共通であるが、プレート層PLは、例えばタングステンを用いて配線層M1と配線層M2の中間付近に積層される。
【0048】
図9に示すように、図8のD−D’断面において、下層の配線層M1にビア22の下地(不図示)及びビア23の下地25を形成した後、プレート層PLのうち下地25の一部に重なる範囲にプレート40を形成する。このとき、パッド電極20の所望の容量値に応じた形状とサイズでプレート40を形成するためのマスクを用意する。そして、プレート層PLの上部において、配線M2への配線を行わず、上層の配線層M3にパッド電極20と周囲配線部21の形成に先立って、ビア22、23を、例えばタングステンを埋め込んで形成する。これにより、ビア23のうち下方にプレート40が形成された領域はビア深さがプレート40に制約され、それ以外の領域は下層の配線層M1までビア深さが達する。よって、パッド電極20のビア22と周囲配線部21のビア23は、プレート40から下層の配線層M1の領域の分だけ対向配置される面積が小さくなり、端子容量Cを減少させることができる。この場合、周囲配線部21の下方に重なるプレート40の面積を大きくするほど、端子容量Cの減少幅が大きくなる。
【0049】
なお、第5実施形態においては、上述したように第2実施形態の構成に対して適用する場合に限られず、第1実施形態や第3実施形態に対しても適用することができる。ただし、第3実施形態に対して適用する場合、図6のような周囲配線部31に重なるような形状のプレート40を形成する必要がある。さらに、第5実施形態の構成は、第4実施形態と組み合わせて適用することもできる。
【0050】
以上の第5及び第6実施形態は、従来のゲート容量を用いた構成と組み合わせて適用することもできる。このように構成すると、例えば図6のパッド電極10に対しては、所望の容量値を有するゲート容量が接続されるとともに、本発明を適用したパッド電極構造に基づく容量が接続され、両者が並列接続された端子容量Cを設定することができる。そして、第5又は第6実施形態の手法に基づいて、端子容量Cを微調整すれば、ゲート容量に用いるMOSトランジスタ構造に制約されることなく、きめ細かく端子容量Cを自在に調整することが可能となる。
【0051】
(第6実施形態)
次に、第6実施形態は、第1〜第5実施形態とは異なり、パッド電極に限らず、半導体装置内部に形成される容量素子全般に対して本発明を適用したものである。図10及び図11は、第6実施形態の容量素子の構造の例を示す平面図である。まず、図10に示す容量素子は、配線層に形成された第1の配線領域51及び第2の配線領域52と、第1の配線領域51に形成されたビア53と、第2の配線領域52に形成されたビア54から構成される。
【0052】
図10に示すように、第1の配線領域51及び第2の配線領域52は、絶縁膜を挟んで互いに対向配置される細長い領域からなる。第1の配線領域51は、一端の接続部51aを介して複数の領域が一対的に接続され、第2の配線領域52は、一端の接続部52aを介して複数の領域が一体的に接続されている。第1の配線領域51にはその長手方向に沿って多数のビア53が一列に配置されるとともに、第2の配線領域52にはその長手方向に沿って多数のビア54が一列に配置されている。これらのビア53、54は、図1のビア12、13と同形状であって、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成されている。
【0053】
一方、図11に示す容量素子は、図10と同様の第1の配線領域51及び第2の配線領域52に加えて、第1の配線領域51のビア53と、第2の配線領域52のビア54が図10とは異なる構造で形成されている。すなわち、ビア53、54は、図3のビア22、23と同様に、単一の連続領域として形成されている。これらのビア53、54は、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成される点では図10の場合と同様であるが、そのときの対向面積が図10に比べて若干大きくなるので、側面間の容量も大きくなる。
【0054】
このように、図10又は図11の構造に基づき、半導体装置で利用可能な容量素子を実現することができる。そして、図示しない配線パターンを介して半導体装置の内部回路において、一端に第1の配線領域51を接続し、他端の第2の配線領域52を接続することにより、内部回路の所定箇所に容量を挿入することができる。この場合、図11の構造は図10の構造に比べ、ビア53、54の対向面積を大きく確保できるので、大きな容量値を確保する場合に有利であるが、上述したように製造上の難易度は高くなる。
【0055】
以上、第1〜第6実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第1(第2)実施形態の周囲配線部11(21)の形状は帯状に限られず、ビア同士の側面に容量が形成できる構造であれば、パッド電極10(20)の近傍に配置された自由な形状にすることができる。この場合、パッド電極11(21)の周囲に、それぞれ外部固定電位と接続された複数の周囲配線部11を配置してもよい。また、第4(第5)実施形態に示した手法に限定されず、ビア自体の本数やサイズを変更したマスクに基づき、端子容量を調整する手法を採用してもよい。
【図面の簡単な説明】
【0056】
【図1】第1実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図2】図1の構成におけるA−A’断面図である。
【図3】第2実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図4】第3実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図5】図4の構成におけるB−B’断面図である。
【図6】第4実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図7】第4実施形態を適用したDRAMについて、図6のC−C‘断面における模式的な断面構造図である。
【図8】第5実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図9】第5実施形態を適用したDRAMについて、図8のD−D‘断面における模式的な断面構造図である。
【図10】第6実施形態の容量の構造の一例を示す平面図である。
【図11】第6実施形態の容量の構造の他の一例を示す平面図である。
【符号の説明】
【0057】
10、20、30…パッド電極
11、21、31…周囲配線部
11a…切断配線部
12、22、32…ビア(パッド電極)
13、23、33…ビア(周囲配線部)
14、34…下地(パッド電極)
15、35、25…下地(周囲配線部)
30a…パッド連結部
40…プレート
51…第1の配線領域
51a…接続部(第1の配線領域)
52…第2の配線領域
52a…接続部(第2の配線領域)
53…ビア(第1の配線領域)
54…ビア(第2の配線領域)
【技術分野】
【0001】
本発明は、半導体装置において用いる容量素子と、半導体基板上に形成されたパッド電極を備えた半導体装置に関するものであり、特に、パッド電極の所望の端子容量が設定された半導体装置に関するものである。
【背景技術】
【0002】
近年、DRAM等の半導体装置においては、外部と内部回路の間で高速な信号が送受信される。そのため、半導体装置の端子電極としてのパッド電極の端子容量が大きくなると、信号の伝送速度の低下等の不具合につながることから、パッド電極における端子容量の範囲が規格化されている。そのため、半導体装置のパッド電極に対し、所望の端子容量を設定できる容量素子を設けた構成が一般的であり、特に端子容量の容量値を調整できる構造のパッド電極構造が採用されることが多い。パッド電極の接続用の容量素子としては、MOSトランジスタ構造のゲート容量を用いる構成と拡散層容量を用いる構成が代表的なものとして知られている。
【0003】
【特許文献1】特開2004−247659
【発明の開示】
【発明が解決しようとする課題】
【0004】
ゲート容量を用いた容量素子は、単位面積当たりの容量が大きくできる点で有利であるが、ゲート酸化膜が静電破壊されやすい構造であるため、保護抵抗を介してパッド電極に接続する必要がある。一般に、パッド電極に対して規定される実効入力抵抗(Ri)を小さく抑えるため、直列に挿入される保護抵抗を極力小さくすることが望ましい。しかし、ゲート容量を用いた容量素子を採用した場合、静電破壊を防止し得る保護抵抗を挿入すると実効入力抵抗が増大することは避けられない。また、ゲート容量を用いた容量素子の容量値を調整するには、予め用意された複数のMOSトランジスタ構造の容量素子について接続を切り替える構成をとるため、きめ細かく容量値を微調整することは困難である。
【0005】
一方、拡散層容量を用いた容量素子は、静電破壊を受けない構造であるが、拡散層容量を形成すると、その経路には基板抵抗やコンタクト抵抗が介在するので、結果的に実効入力抵抗は増大する。また、放電経路となる拡散層容量は半導体装置の内部素子と距離を置いて配置する必要があるため、半導体装置のスペース効率が低下することになる。
【0006】
さらに、パッド電極に対し端子容量を設定できるパッド電極構造として、パッド電極の周囲にくし型配線を配置した構成も提案されている(特許文献1参照)。しかし、かかる構成では、パッド電極とくし型配線の間の対向面積が十分に確保できず、所望の端子容量を得ることは困難であった。
【0007】
そこで、本発明はこれらの問題を解決するためになされたものであり、パッド電極の適切な端子容量を確保する場合、実効入力抵抗を増大させることなく、良好なスペース効率を保ち、かつ、きめ細かい端子容量の調整を実現することが可能なパッド電極構造を有する半導体装置等を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の容量素子は、半導体基板上の配線層の所定範囲に配置された第1の配線領域と、前記第1の配線領域の近傍に配置され、前記第1の配線領域と絶縁された第2の配線領域と、前記第1の配線領域の開口部に導電材料を埋め込んで形成され、前記第1の配線領域と電気的に接続された第1のビアと、前記第2の配線領域の開口部に導電材料を埋め込んで形成され、前記第2の配線領域と電気的に接続された第2のビアとを備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【0009】
このように本発明の容量素子によれば、第1の配線領域及び第1のビアからなる導体部分と、第2の配線領域及び第2のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用する。この場合、容量に比例する対向面積は、主に第1、第2のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、所望の容量を容易に確保でき、直列の抵抗成分による影響を抑圧することができる。また、ビア同士の対向面積は適宜に調整可能となるので、容量素子の有する容量を自在に調整することができる。
【0010】
本発明の容量素子において、前記第1の配線領域に、複数の前記第1のビアが前記第1の配線領域の長手方向に沿って一列に配置されるようにし、前記第2の配線領域には、複数の前記第2のビアが前記第2の配線領域の長手方向に沿って一列に配置されるように構成してもよい。
【0011】
また、本発明の容量素子において、前記第1の配線領域には、スリット状に形成された単一の前記第1のビアが配置されるようにし、前記第2の配線領域には、スリット状に形成された単一の前記第2のビアが配置されるように構成してもよい。
【0012】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に形成されたパッド電極と、前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第1のビアと、前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第2のビアとを備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されて構成される。
【0013】
このように本発明の半導体装置によれば、パッド電極及び第1のビアからなる導体部分と、周囲配線部及び第2のビアからなる導体部分は、絶縁膜を挟んだコンデンサとして作用し、パッド電極に対して端子容量を設定できる。この場合、導体部分の対向面積は端子容量に比例し、主に第1、第2のビアの互いに対向する側面の配置で定まるため、横方向のサイズに加えて縦方向のビア深さを大きくとることにより対向面積を増大させて十分な容量値を確保できる。よって、パッド電極の所望の端子容量を自在に確保でき、直列の抵抗成分が介在しないので実効入力抵抗を小さく抑えることができ、放電経路等のための余分なスペースも不要となる。また、ビア同士の対向面積を適宜に調整することで、パッド電極の端子容量を所定の範囲内で自在に調整することができる。
【0014】
本発明の半導体装置において、前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成してもよい。
【0015】
また、本発明の半導体装置において、前記パッド電極には、複数の前記第1のビアが前記パッド電極の外縁に沿って一列に配置されるようにし、前記周囲配線部には、複数の前記第2のビアが前記周囲配線部の長手方向に沿って一列に配置されるように構成してもよい。
【0016】
また、本発明の半導体装置において、前記パッド電極には、スリット状に形成された単一の前記第1のビアが配置されるようにし、前記周囲配線部には、スリット状に形成された単一の前記第2のビアが配置されるように構成してもよい。
【0017】
また、本発明の半導体装置において、前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、前記第1のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成するようにしてもよい。
【0018】
本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記第2のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第2のビアが前記外部固定電位に接続されない状態として、かかる工程に従ってパッド電極に端子容量を選択的に設定する。
【0019】
また、本発明の半導体装置のパッド電極の端子容量設定方法は、パッド電極の端子容量を選択的に設定可能とするために、前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第2のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにし、かかる工程に従ってパッド電極の端子容量を選択的に設定する。
【0020】
このように、本発明の半導体装置においてパッド電極の端子容量を設定する場合、半導体装置の製造工程において自在に調整することができる。この場合の調整は、周囲配線部を切断してフローティング状態の切断配線部を形成したり、プレート層において周囲配線部の下方の導体領域を形成するなど、ビア同士の対向面積を減らすための多様な手法を採用することができる。よって、MOSトランジスタ構造のゲート容量を用いる構成と比べて、所望の端子容量に応じたきめ細かい高精度な調整を行うことができる。
【発明の効果】
【0021】
本発明によれば、2つの配線領域のそれぞれビアを形成し、ビア同士を対向配置して側面間に容量が形成された容量素子を構成することができるので、ビア同士の対向面積を大きくして十分な容量を確保でき、大きなスペースを確保することなく、抵抗成分の影響を抑圧し得る容量素子を実現することができる。
【0022】
また、本発明によれば、パッド電極構造においてビア同士を対向配置して側面間に形成された容量を用いた端子容量を確保することができるので、パッド電極のビアと周囲配線部のビアの対向面積を大きくして十分な容量値を付与でき、比較的小さなスペースで十分小さい実効入力抵抗を持つパッド電極を構成可能となる。この場合、配置の適切な変更により、パッド電極の端子容量をきめ細かく調整することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明を適用した実施形態として、それぞれ構成が異なる複数の実施形態(第1〜第6実施形態)を説明する。
【0024】
(第1実施形態)
第1実施形態は、半導体基板上の入出力端子としてのパッド電極が形成された半導体装置に対し、図1及び図2の構成に基づいて本発明を適用したものである。図1は、第1実施形態の半導体装置におけるパッド電極周辺の平面図を示し、図2は、図1の構成におけるA−A’断面図を示している。第1実施形態の半導体装置においては、矩形状のパッド電極10と、このパッド電極10全体の周囲を取り囲む帯状の周囲配線部11が形成されている。パッド電極10と周囲配線部11は、例えば、半導体装置の上部のアルミ配線層に形成され、所定間隔の絶縁膜を介して電気的に絶縁されている。
【0025】
パッド電極10は、半導体装置と外部の間で信号を入出力する接続端子として用いられ、その上部にワイヤボンディングが接合されるとともに、配線パターンを介して半導体装置のいずれかの内部回路と接続される。また、周囲配線部11は、矩形状の内周及び外周に挟まれた所定幅の帯状に形成され、配線パターンを介して半導体装置のグランド等の外部固定電位に接続されている。
【0026】
パッド電極10には、外縁に沿って一列に配置された多数のビア12が形成されている。また、周囲配線部11には、長手方向に沿って一列に配置された多数のビア13が形成されている。パッド電極10のビア12と周囲配線部11のビア13は、ともに同一サイズの矩形断面を有し、絶縁膜を挟んで対向配置されている。
【0027】
図2に示すように、半導体装置の積層方向において、上部のパッド電極10の開口部から下地14に至るまで導電材料を埋め込んだビア12と、上部の周囲配線部11の開口部から下地15に至るまで導電材料を埋め込んだビア13が形成され、互いの側面の間に適度な容量を形成する程度の距離を置いて、側面同士が対向配置される位置関係にある。なお、ビア12、13の導電材料としては、例えば、タングステンが用いられる。このように、パッド電極10のビア12と周囲配線部11のビア13は、所定のビア深さかつ所定幅の側面間に容量を形成するように、所定間隔の絶縁膜を挟んで対向配置され、その容量値は対向面積と間隔に応じて定まる。
【0028】
これにより、パッド電極10の全体は、周囲配線部11との間に、図2に示すように端子容量Cが挿入された状態になる。つまり、周囲配線部11をグランドに接続する構成では、パッド電極10が等価的にグランドとの間に端子容量Cを介して接続されることになる。なお、周囲配線部11が接続される外部固定電位はグランドに限られず、電源電圧等の他の外部固定電位であってもよい。グランドや電源電圧は十分小さい容量(低インピーダンス)で相互接続されるため、パッド電極10の容量としては等価である。
【0029】
第1実施形態において、上記の端子容量Cの値は、双方のビア12、13のサイズ、個数、両者の間隔等の設計条件に依存して定まる。ビア12、13のサイズと個数が大きいほど端子容量Cが大きくなるが、パッド電極10全体のサイズの制約を受ける。ビア12、13が深くなるほど端子容量Cが大きくなるが、半導体プロセスの制約によって、下地14、15からパッド電極10又は周囲配線部11までの距離は制約を受ける。ビア12及びビア13の間隔は小さくなるほど端子容量Cが大きくなるが、隣接するビア12、13を形成する際に両者のショートを避けるだけのマージンを確保できる間隔を設定する必要がある。なお、半導体装置の製造工程において、パッド電極10の端子容量Cの容量値を最適に調整することもできるが、詳しくは後述する。
【0030】
なお、図2の構成では、ビア12、13の下端に下地14、15が設けられているが、これらの下地14、15を設けない構成としてもよい。すなわち、ビア12、13は、導電材料が埋め込まれた際の形状で下端を形成して、絶縁材料に周囲を覆われた配置になる。この場合、ビア12、13の下端が基板に接しないように、ビア12、13の下端を支持するストッパとして、TrN等の材料を下層に配置することが望ましい。
【0031】
(第2実施形態)
次に、第2実施形態は、パッド電極が形成された半導体装置に対し、図3の構成に基づいて本発明を適用したものである。図3は、第2実施形態の半導体装置におけるパッド電極周辺の平面図を示している。第2実施形態の半導体装置は、半導体基板上にパッド電極20と、その周囲を取り囲む帯状の周囲配線部21が形成され、第1実施形態と比較するとパッド電極20及び周囲配線部21の形状とサイズは同様となっている。一方、第2実施形態においては、パッド電極20に形成されたビア22と、周囲配線部21に形成されたビア23は、それぞれの構造が第1実施形態のビア12、13と異なっている。
【0032】
図3に示すように、パッド電極20のビア22と周囲配線部21のビア23は、いずれも単一のスリット状に形成されている。すなわち、第2実施形態では、ビア22、23が、第1実施形態のように複数に分割して設けられず、単一の連続領域となっている点が特徴である。そして、パッド電極20のビア22と、その周囲を取り囲む周囲配線部21のビア23は、全周にわたって側面同士が絶縁膜を挟んで対向配置されている。なお、図3の平面図に対応する断面構造については、図2と同様に表すことができる。また、周囲配線部21がグランド等の外部固定電位に接続される点については、第1実施形態の場合と同様である。
【0033】
第2実施形態において、パッド電極20の全体と周囲配線部21の全体の間の端子容量Cは、第1実施形態に比べて大きくなる。すなわち、パッド電極20、周囲配線部21のサイズ及び形状とビア22、23のビア深さに関してはいずれも図1の構成と同じ条件であると仮定したときに、図3におけるビア22、23の幅方向の対向面積は、図1に比べて大きく確保できるので、その分だけ端子容量Cが増加することになる。
【0034】
一方、第2実施形態は、パッド電極20の端子容量Cを大きくするには有利な構成であるが、パッド電極構造を形成する工程は第1実施形態に比べて複雑になる。図1に示すような断面矩形の複数のビア12、13は比較的容易に形成できるが、図3に示すような断面が細長いスリット状のビア22、23を形成することは精度の確保などで難易度が高くなる。
【0035】
第2実施形態においても、第1実施形態と同様、端子容量Cの値は設計条件に依存して定まる。図3の構成では、ビア22、23の深さ及び双方の間隔等の設計条件の影響が大きいが、これらは所望の端子容量Cと半導体プロセスの制約に基づき設定される。
【0036】
(第3実施形態)
次に、第3実施形態は、パッド電極が形成された半導体装置に対し、図4及び図5の構成に基づいて本発明を適用したものである。図4は、第3実施形態の半導体装置におけるパッド電極周辺の平面図であり、図5は、図4の構成におけるB−B’断面図である。第3実施形態の半導体装置においては、半導体基板上にパッド電極30及び周囲配線部31に加えて、パッド電極30の一端に連結された導体領域であって、パッド電極30と電気的に接続されたパッド連結部30aが形成されている。そして、パッド電極30の周囲では、周囲配線部31とパッド連結部30aが多数の列を有し、互い違いに配置された複数の列を構成している。この場合、パッド電極30及びパッド連結部30aは、絶縁膜により周囲配線部31と絶縁されている点は図1と同様である。この場合も、周囲配線部31は配線パターンを介してグランド等の外部固定電位に接続されている。
【0037】
パッド電極30における外縁付近及びパッド連結部30aには、多数のビア32が形成されるとともに、周囲配線部31には多数のビア33が形成されている。ビア32、33は、図1のビア12、13と同様、同一サイズの矩形断面を有し、側面同士が絶縁膜を挟んで対向配置されている。
【0038】
図5に示すように、半導体装置の積層方向において、図2と同様の断面構造を繰り返すパターンとなることがわかる。パッド電極30又はパッド連結部30aから下地34に至るビア32と、周囲配線部31から下地35に至るビア33は、等間隔で交互に配列されている。図5の例では、ビア32とビア33は一方側の側面あるいは両側の側面で互いに対向する関係にある。よって、パッド電極30の全体と周囲配線部31の全体との間は、各列が並列に接続されて対向面積が増大した状態で、より大きな端子容量Cが挿入された状態になる。周囲囲配線部31がグランドに接続される構成では、パッド電極30がグランドとの間に大きな端子容量Cを介して接続されることになる。
【0039】
このように、第3実施形態においては、パッド連結部30aと周囲配線部31が構成する列の数を増加させることで、大きな容量を得ることができる。例えば、図5の例では、ビア32、33が2列ずつ併せて4列配置されているが、パッド30aに周辺に配置可能な領域がある限り、列数を増加させた配置にすることができる。ただし、パッド連結部30a及び周囲配線部31の周囲における面積増加を考慮して、適正な範囲の端子容量Cを設定することが望ましい。
【0040】
なお、図5の例では、パッド連結部30aのビア32と周囲配線部31のビア33として、図1のビア12、13と同様に断面矩形の分割された多数のビアを用いた構成を示しているが、図3のビア22、23と同様にスリット状に形成された単一のビアを用いた構成にすることもできる。これにより、パッド電極30の端子容量Cを一層大きな容量値で設定することができる。
【0041】
(第4実施形態)
次に、第4実施形態は、製造工程においてパッド電極10の端子容量Cを調整可能とした半導体装置に対し、本発明を適用したものである。ここでは、第1実施形態の構成を前提として、パッド電極10の端子容量Cを調整する方法を付加した構成を説明する。図6は、第4実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図1と同様のパッド電極10、周囲配線部11、ビア12、13に加えて、周囲配線部11を部分的に切断した切断配線部11aが形成されている。
【0042】
図6において、帯状の周囲配線部11は、2箇所の切断位置C1、C2で切断されている。このとき、切断位置C1から切断位置C2に至る切断配線部11aでは、周囲配線部11と電気的に切り離されるとともに、外部固定電位との接続も切断されたフローティング状態となっている。そのため、パッド電極10のビア12と周囲配線部11のビア13は、図1の構成と同様に外部固定電位との間の容量として作用するが、パッド電極10のビア12と切断配線部11aのビア13は、外部配線電位との間の容量として作用しなくなる。つまり、2箇所の切断位置C1、C2で切断することにより、パッド電極10のビア12と切断配線部11aのビア13の対向面積分だけ全体の端子容量Cが減少することになる。
【0043】
ここで、第4実施形態の半導体装置をDRAMに適用する場合の具体例について図7を用いて説明する。図7は、第4実施形態を適用したDRAMについて、図6のC−C’断面における模式的な断面構造図を示している。DRAMの製造プロセスにおいては、シリコン基板の上部には図示しないMOSトランジスタの構造(不図示)を形成し、その上部に例えばタングステンからなる配線層M1と、例えばAlCuからなる配線層M2及び配線層M3を順次積層する。それぞれの配線層M1、M2、M3の間には、例えばSiO2からなる層間膜を積層する。
【0044】
図7に示すように、図6のC−C’断面において、下層の配線層M1にビア12の下地14(不図示)及びビア13の下地15を形成し、上層の配線層M3から下層の配線層M1に至るビア12(不図示)及びビア13を、例えばタングステンを埋め込んで形成する。なお、この範囲においては中央の配線層M2への配線は行わない。そして、上層の配線層M3において、パッド電極10(不図示)及び周囲配線部11の形成に先立って、所望の容量値に対応する切断位置C1、C2で切断されたマスクを用意する。これにより、ビア13が接続された周囲配線部11が形成されたとき、他のビア13が接続された切断配線部11aを切断位置C1、C2で分離することができる。この場合、切断配線部11aが広くなるように切断位置C1、C2を離して配置するほど、端子容量Cの減少幅が大きくなる。
【0045】
なお、第4実施形態においては、上述したように第1実施形態の構成に対して適用することはできるが、第2実施形態の構成に対して適用することはできない。すなわち、上層の配線層M3を切断したとしても、周囲配線部11のビア13が一体的に接続された状態になっているので、元の容量値が保持されるためである。一方、第4実施形態は、切断位置を適切に設定することで第3実施形態の構成に対しても適用することができる。
【0046】
(第5実施形態)
次に、第5実施形態は、製造工程においてパッド電極10の端子容量Cを調整可能とした半導体装置に対し、第4実施形態とは異なる方法で本発明を適用したものである。ここでは、第2実施形態の構成を前提として、パッド電極20の端子容量Cを調整する方法を付加した構成を説明する。図8は、第5実施形態の半導体装置におけるパッド電極周辺の平面図を示しており、図2と同様のパッド電極20、周囲配線部21、ビア22、23に加えて、周囲配線部21の一部と下層で重なる位置にプレート40が形成されている。このようにプレート40を形成したことにより、プレート40の上部に位置するビア23についてのビア深さを短縮し、パッド電極20のビア22と周囲配線部21のビア23の対向面積を減らして全体の端子容量Cを減少させることができる。
【0047】
ここで、第5実施形態の半導体装置をDRAMに適用する場合の具体例について図9を用いて説明する。図9は、第5実施形態を適用したDRAMについて、図8のD−D’断面における模式的な断面構造図を示している。なお、シリコン基板、3層の配線層M1、M2、M3、層間絶縁膜に関する形成方法や材料は図7と共通であるが、プレート層PLは、例えばタングステンを用いて配線層M1と配線層M2の中間付近に積層される。
【0048】
図9に示すように、図8のD−D’断面において、下層の配線層M1にビア22の下地(不図示)及びビア23の下地25を形成した後、プレート層PLのうち下地25の一部に重なる範囲にプレート40を形成する。このとき、パッド電極20の所望の容量値に応じた形状とサイズでプレート40を形成するためのマスクを用意する。そして、プレート層PLの上部において、配線M2への配線を行わず、上層の配線層M3にパッド電極20と周囲配線部21の形成に先立って、ビア22、23を、例えばタングステンを埋め込んで形成する。これにより、ビア23のうち下方にプレート40が形成された領域はビア深さがプレート40に制約され、それ以外の領域は下層の配線層M1までビア深さが達する。よって、パッド電極20のビア22と周囲配線部21のビア23は、プレート40から下層の配線層M1の領域の分だけ対向配置される面積が小さくなり、端子容量Cを減少させることができる。この場合、周囲配線部21の下方に重なるプレート40の面積を大きくするほど、端子容量Cの減少幅が大きくなる。
【0049】
なお、第5実施形態においては、上述したように第2実施形態の構成に対して適用する場合に限られず、第1実施形態や第3実施形態に対しても適用することができる。ただし、第3実施形態に対して適用する場合、図6のような周囲配線部31に重なるような形状のプレート40を形成する必要がある。さらに、第5実施形態の構成は、第4実施形態と組み合わせて適用することもできる。
【0050】
以上の第5及び第6実施形態は、従来のゲート容量を用いた構成と組み合わせて適用することもできる。このように構成すると、例えば図6のパッド電極10に対しては、所望の容量値を有するゲート容量が接続されるとともに、本発明を適用したパッド電極構造に基づく容量が接続され、両者が並列接続された端子容量Cを設定することができる。そして、第5又は第6実施形態の手法に基づいて、端子容量Cを微調整すれば、ゲート容量に用いるMOSトランジスタ構造に制約されることなく、きめ細かく端子容量Cを自在に調整することが可能となる。
【0051】
(第6実施形態)
次に、第6実施形態は、第1〜第5実施形態とは異なり、パッド電極に限らず、半導体装置内部に形成される容量素子全般に対して本発明を適用したものである。図10及び図11は、第6実施形態の容量素子の構造の例を示す平面図である。まず、図10に示す容量素子は、配線層に形成された第1の配線領域51及び第2の配線領域52と、第1の配線領域51に形成されたビア53と、第2の配線領域52に形成されたビア54から構成される。
【0052】
図10に示すように、第1の配線領域51及び第2の配線領域52は、絶縁膜を挟んで互いに対向配置される細長い領域からなる。第1の配線領域51は、一端の接続部51aを介して複数の領域が一対的に接続され、第2の配線領域52は、一端の接続部52aを介して複数の領域が一体的に接続されている。第1の配線領域51にはその長手方向に沿って多数のビア53が一列に配置されるとともに、第2の配線領域52にはその長手方向に沿って多数のビア54が一列に配置されている。これらのビア53、54は、図1のビア12、13と同形状であって、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成されている。
【0053】
一方、図11に示す容量素子は、図10と同様の第1の配線領域51及び第2の配線領域52に加えて、第1の配線領域51のビア53と、第2の配線領域52のビア54が図10とは異なる構造で形成されている。すなわち、ビア53、54は、図3のビア22、23と同様に、単一の連続領域として形成されている。これらのビア53、54は、その側面同士が下方に形成された下地に至るまで絶縁膜を挟んで対向配置され、互いの側面間に容量が形成される点では図10の場合と同様であるが、そのときの対向面積が図10に比べて若干大きくなるので、側面間の容量も大きくなる。
【0054】
このように、図10又は図11の構造に基づき、半導体装置で利用可能な容量素子を実現することができる。そして、図示しない配線パターンを介して半導体装置の内部回路において、一端に第1の配線領域51を接続し、他端の第2の配線領域52を接続することにより、内部回路の所定箇所に容量を挿入することができる。この場合、図11の構造は図10の構造に比べ、ビア53、54の対向面積を大きく確保できるので、大きな容量値を確保する場合に有利であるが、上述したように製造上の難易度は高くなる。
【0055】
以上、第1〜第6実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第1(第2)実施形態の周囲配線部11(21)の形状は帯状に限られず、ビア同士の側面に容量が形成できる構造であれば、パッド電極10(20)の近傍に配置された自由な形状にすることができる。この場合、パッド電極11(21)の周囲に、それぞれ外部固定電位と接続された複数の周囲配線部11を配置してもよい。また、第4(第5)実施形態に示した手法に限定されず、ビア自体の本数やサイズを変更したマスクに基づき、端子容量を調整する手法を採用してもよい。
【図面の簡単な説明】
【0056】
【図1】第1実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図2】図1の構成におけるA−A’断面図である。
【図3】第2実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図4】第3実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図5】図4の構成におけるB−B’断面図である。
【図6】第4実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図7】第4実施形態を適用したDRAMについて、図6のC−C‘断面における模式的な断面構造図である。
【図8】第5実施形態の半導体装置におけるパッド電極周辺の平面図である。
【図9】第5実施形態を適用したDRAMについて、図8のD−D‘断面における模式的な断面構造図である。
【図10】第6実施形態の容量の構造の一例を示す平面図である。
【図11】第6実施形態の容量の構造の他の一例を示す平面図である。
【符号の説明】
【0057】
10、20、30…パッド電極
11、21、31…周囲配線部
11a…切断配線部
12、22、32…ビア(パッド電極)
13、23、33…ビア(周囲配線部)
14、34…下地(パッド電極)
15、35、25…下地(周囲配線部)
30a…パッド連結部
40…プレート
51…第1の配線領域
51a…接続部(第1の配線領域)
52…第2の配線領域
52a…接続部(第2の配線領域)
53…ビア(第1の配線領域)
54…ビア(第2の配線領域)
【特許請求の範囲】
【請求項1】
半導体基板上の配線層の所定範囲に配置された第1の配線領域と、
前記第1の配線領域の近傍に配置され、前記第1の配線領域と絶縁された第2の配線領域と、
前記第1の配線領域の開口部に導電材料を埋め込んで形成され、前記第1の配線領域と電気的に接続された第1のビアと、
前記第2の配線領域の開口部に導電材料を埋め込んで形成され、前記第2の配線領域と電気的に接続された第2のビアと、
を備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする容量素子。
【請求項2】
前記第1の配線領域には、複数の前記第1のビアが前記第1の配線領域の長手方向に沿って一列に配置され、前記第2の配線領域には、複数の前記第2のビアが前記第2の配線領域の長手方向に沿って一列に配置されることを特徴とする請求項1に記載の容量素子。
【請求項3】
前記第1の配線領域には、スリット状に形成された単一の前記第1のビアが配置され、前記第2の配線領域には、スリット状に形成された単一の前記第2のビアが配置されることを特徴とする請求項1に記載の容量素子。
【請求項4】
半導体基板上に形成されたパッド電極と、
前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、
前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第1のビアと、
前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第2のビアと、
を備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする半導体装置。
【請求項5】
前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成されていることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記パッド電極には、複数の前記第1のビアが前記パッド電極の外縁に沿って一列に配置され、前記周囲配線部には、複数の前記第2のビアが前記周囲配線部の長手方向に沿って一列に配置されることを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
前記パッド電極には、スリット状に形成された単一の前記第1のビアが配置され、前記周囲配線部には、スリット状に形成された単一の前記第2のビアが配置されることを特徴とする請求項4又は5に記載の半導体装置。
【請求項8】
前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、
前記第1のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成することを特徴とする請求項4から7のいずれかに記載の半導体装置。
【請求項9】
請求項6に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記第2のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第2のビアが前記外部固定電位に接続されない状態とすることを特徴とする半導体装置のパッド電極の端子容量設定方法。
【請求項10】
請求項6又は7に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第2のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにしたこと特徴とする半導体装置のパッド電極の端子容量設定方法。
【請求項1】
半導体基板上の配線層の所定範囲に配置された第1の配線領域と、
前記第1の配線領域の近傍に配置され、前記第1の配線領域と絶縁された第2の配線領域と、
前記第1の配線領域の開口部に導電材料を埋め込んで形成され、前記第1の配線領域と電気的に接続された第1のビアと、
前記第2の配線領域の開口部に導電材料を埋め込んで形成され、前記第2の配線領域と電気的に接続された第2のビアと、
を備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする容量素子。
【請求項2】
前記第1の配線領域には、複数の前記第1のビアが前記第1の配線領域の長手方向に沿って一列に配置され、前記第2の配線領域には、複数の前記第2のビアが前記第2の配線領域の長手方向に沿って一列に配置されることを特徴とする請求項1に記載の容量素子。
【請求項3】
前記第1の配線領域には、スリット状に形成された単一の前記第1のビアが配置され、前記第2の配線領域には、スリット状に形成された単一の前記第2のビアが配置されることを特徴とする請求項1に記載の容量素子。
【請求項4】
半導体基板上に形成されたパッド電極と、
前記パッド電極の近傍に配置され、前記パッド電極と絶縁されつつ外部固定電位に接続された周囲配線部と、
前記パッド電極における外縁付近の開口部に導電材料を埋め込んで下方に延伸形成され、前記パッド電極と電気的に接続された第1のビアと、
前記周囲配線部の開口部に導電材料を埋め込んで下方に延伸形成され、前記周囲配線部と電気的に接続された第2のビアと、
を備え、前記第1のビアと前記第2のビアは、互いの側面間に容量を形成するように絶縁膜を挟んで対向配置されていることを特徴とする半導体装置。
【請求項5】
前記周囲配線部は、前記パッド電極全体の周囲を取り囲むように所定幅の帯状に形成されていることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記パッド電極には、複数の前記第1のビアが前記パッド電極の外縁に沿って一列に配置され、前記周囲配線部には、複数の前記第2のビアが前記周囲配線部の長手方向に沿って一列に配置されることを特徴とする請求項4又は5に記載の半導体装置。
【請求項7】
前記パッド電極には、スリット状に形成された単一の前記第1のビアが配置され、前記周囲配線部には、スリット状に形成された単一の前記第2のビアが配置されることを特徴とする請求項4又は5に記載の半導体装置。
【請求項8】
前記パッド電極と電気的に接続され、前記パッド電極の周囲に配置されたパッド連結部をさらに備え、
前記第1のビアは、前記パッド電極及び前記パッド連結部の双方に形成されるとともに、前記周囲配線部と前記パッド連結部は、前記パッド電極の周囲で互い違いに配置された複数の列を構成することを特徴とする請求項4から7のいずれかに記載の半導体装置。
【請求項9】
請求項6に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記第2のビアが形成された前記周囲配線部において所望の前記端子容量に応じて設定された切断位置で切断し、前記周囲配線部から電気的に切り離された切断配線部を形成し、前記切断配線部及び当該切断配線部に接続されている前記第2のビアが前記外部固定電位に接続されない状態とすることを特徴とする半導体装置のパッド電極の端子容量設定方法。
【請求項10】
請求項6又は7に記載の半導体装置における前記パッド電極の端子容量を選択的に設定可能とした半導体装置のパッド電極の端子容量設定方法であって、
前記周囲配線部の下方のプレート層において所望の前記端子容量に応じて設定された範囲に導体領域を形成し、前記第2のビアを形成した際に前記導体領域の範囲のビア深さが他の領域のビア深さより小さくなるようにしたこと特徴とする半導体装置のパッド電極の端子容量設定方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−332290(P2006−332290A)
【公開日】平成18年12月7日(2006.12.7)
【国際特許分類】
【出願番号】特願2005−153112(P2005−153112)
【出願日】平成17年5月25日(2005.5.25)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成18年12月7日(2006.12.7)
【国際特許分類】
【出願日】平成17年5月25日(2005.5.25)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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