【課題】対向するバンプ、パッド等を良好に接続し、接続部分の水平強度を高めるための半導体装置を提供する。
【解決手段】半導体基板２の上方に形成される第１絶縁膜１５と、第１絶縁膜１５内に形成される導電パターン１９と、第１絶縁膜１５上に形成される第２絶縁膜２１と、第２絶縁膜２１内に形成され、導電パターン１９に接続されるビアプラグ２４と、記ビアプラグ２４の上に接続され、開口部２５ａを有する電極パッド２５と、第２絶縁膜２１内でビアプラグ２４の周辺に形成される内部空間２１ａとを有し、電極パッド２５上面及び開口部２５ａ内には外部の突起状電極５８が接続される。 （もっと読む）

【課題】貫通孔の側面のスキャロップ形状及びアンダーカットを修復する。
【解決手段】半導体装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に配置され、前記第１の基板と前記第２の基板とを接着する接着層と、を備え、前記第２の基板及び前記接着層には、前記第２の基板及び前記接着層を貫通する貫通孔が形成されており、前記貫通孔の側面には、凹部が形成されており、前記凹部には、少なくとも有機骨格を有する樹脂が埋め込まれており、前記貫通孔の中には、導電体が形成されている。 （もっと読む）

【課題】製造コストの低減を図ることができる。
【解決手段】シリコンウェハ３１の上面側の内部にメタルパッド３２が形成され、シリコンウェハ３１の上面にガラスシール材３３が積層され、メタルパッド３２がシリコンウェハ３１の上面に露出するようにシリコンウェハ３１およびガラスシール材３３に加工された開口部にストッパ層３４が形成される。そして、シリコンウェハ３１の下面からストッパ層３４まで開口するように縦孔３５が形成され、縦孔３５の先端部においてストッパ層３４を介してメタルパッド３２に電気的に接続され、シリコンウェハ３１の下面まで延在するようにメタルシード層３７が形成される。本発明は、例えば、固体撮像装置に適用できる。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】ウェハ貫通ビア（ＴＷＶ）を使用した相互接続において、ダイ区域の消費を低減し、ダイ区域を利用可能とする、バッチ製作された３Ｄ相互接続を提供する。
【解決手段】１つまたは複数の垂直相互接続を製作する。ウェハ積層体を形成するために複数のウェハをパターニングおよび積層するステップを含む。ウェハ積層体の１つまたは複数の切断刃の通り道内でウェハ積層体に複数の開口を形成し、導電性材料を複数の開口の側壁に堆積させる。ウェハ積層体は、側壁の導電性材料が、結果として得られる積層ダイの縁部部分に露出されるように、１つまたは複数の切断刃の通り道に沿い、複数の開口を通ってダイシングする。 （もっと読む）

【課題】貫通孔内の状態を確認できる貫通孔基板、貫通配線基板、電子部品、基板の製造方法、及び貫通孔の検査方法の提供。
【解決手段】（１）基板１の一面１ａから他面１ｂにかけて貫通孔４が形成され、一面１ａにおける貫通孔４の開口部５を覆う導電パターン２が配された貫通孔基板であって、導電パターン２には、貫通孔４を一面１ａ側から観察可能な切抜き３が形成されていることを特徴とする貫通孔基板。（２）切抜き３において、開口部５の縁が観察可能であることを特徴とする（１）に記載の貫通孔基板。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】凹形状を有するホールの内壁側面上に側壁保護膜の一部を残留させることにより、ホールの内壁側面を平滑化する。後の工程でホール内に材料を埋設する際にも、ボイドを発生させることなく優れた埋設性でホール内を材料で埋設させる。
【解決手段】半導体基板の裏面上にマスクを設ける工程と、マスクを用いて半導体基板を貫通すると共に凹形状の内壁側面を有するホールであって内壁側面が側壁保護膜で覆われたホールを形成する工程と、側壁保護膜の一部を残留させるようにマスクを除去する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。
【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。 （もっと読む）

【課題】高縦横比のビアホールを埋め込むのに好適な銅めっき溶液および銅めっき方法を提供する。
【解決手段】シード層を有する基板を浸漬し、水、銅供給源、電解物質、塩素イオン、第１添加剤、第２添加剤、および第３添加剤を含み、前記第１添加剤は、化学式１に示す化合物である銅めっき溶液を用いて銅めっきを行う。


（式中、Ｒは、水素原子または炭素原子数１〜６のアルキル基であり、ｍは、平均重合度であり６〜１４の実数である。） （もっと読む）

【課題】成膜原料としてコバルトカルボニルを用いてＣｏ膜を成膜する場合に、下地との密着性を良好にすることができる成膜方法を提供すること。
【解決手段】処理容器１内に基板Ｗを配置し、処理容器１内に気体状のコバルトカルボニルを供給し、基板Ｗ上でコバルトカルボニルを熱分解させて基板Ｗ上にＣｏ膜を成膜するにあたり、基板ＷのＣｏ膜の下地が、Ｃｏ膜との界面近傍に混合層を形成する材料で構成されており、基板Ｗの加熱温度を１９０〜３００℃とする。 （もっと読む）

【課題】バンプを排除した積層構造を備える電子デバイス、及びその製造方法を提供する。
【解決手段】本発明に係る電子デバイス１は、積層された複数枚の基板１１〜１３を含む。複数枚の基板は、それぞれ、板面を重ね合わせて積層され、１以上の貫通電極２を含んでいる。また、１以上の貫通電極２は、複数枚の基板１１〜１３のうち、２枚以上の基板１１〜１３にわたって延在する連続導体である。本発明に係る電子デバイス１は、このように、各基板の板面同士が重ね合わせられ、２枚以上の基板１１〜１３にわたって延在する連続導体である貫通電極２を備えている。したがって、本発明に係る電子デバイスは、複数枚の基板１１〜１３が、バンプを用いることなく、積層された構造を有している。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】凝固点が低く低温溶融作業が可能でありながら、凝固後の融解点が高くなる温度階層（hierarchy）を有する電気伝導体用合金材料、この合金材料による電気伝導体を有する回路基板、この回路基板を用いた電子デバイス及びそれらの製造方法を提供すること。
【解決手段】微細空間を充填する合金材料であって、Ｂｉと、Ｓｎと、Ａｇとを含有し、融解点が２５７℃以上で、凝固点が２４０℃以下である。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）

【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）

【課題】貫通電極の形成に時間を要さず、貫通電極内でのボイドの発生を抑制できる半導体装置、およびこの半導体装置の製造方法を提供すること。
【解決手段】半導体装置１は、孔１１１が形成された絶縁性あるいは半導体の層１１と、層１１の孔１１１内に設けられた貫通電極１２と、を備える。貫通電極１２は、シード層１２１と、めっき層１２２と、を備える。シード層１２１は、孔１１１の底面１１１Ａを覆う。また、シード層１２１は、孔１１１の側面１１１Ｂのうち、孔１１１の開口から、孔１１１の開口と孔１１１の底面１１１Ａとの間の所定の位置までの第１の領域を未被覆とし、この第１の領域（未被覆領域）１１１Ｂ１を除いた第二の領域を被覆している。めっき層１２２は、シード層１２１と、未被覆領域１１１Ｂ１の少なくとも一部を覆う。 （もっと読む）

【課題】埋め込み電極プラグからの応力伝播による半導体装置の特性変動、および、埋め込み電極プラグからの電気的雑音伝播による、半導体装置の動作不安定化を防止する。
【解決手段】半導体基板と、半導体基板上に形成された半導体素子を有する素子形成領域と、半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、素子形成領域と埋め込み電極プラグの間の半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置。 （もっと読む）

【課題】コストのかかる空間をとらずに電子部品内に個別パッシブ部品を組み込むことが可能な垂直集積システムを提供する。
【解決手段】集積回路システム１００は、半導体ダイ１１０の前面上に製造された第一のアクティブ層と、半導体ダイ１１０の裏面上の第二の予め製造された層とを含み、その第二の予め製造された層は、その中に埋め込まれた電気部品を有し、その電子部品は、少なくとも一つの個別パッシブ部品１４０を含む。また、集積システム１００は、第一のアクティブ層及び第二の予め製造された層を結合する少なくとも一つの電気経路１５０も含む。 （もっと読む）