【課題】ヒロック、エッチング残渣、ＩＴＯ等との電気化学反応の発生を防止した低抵抗な配線膜を再現性よく成膜することができ、かつスパッタ時におけるダスト発生を抑制したスパッタターゲットの製造方法を提供する。
【解決手段】Ｙ、Ｓｃ、Ｌａ、Ｃｅ、Ｎｄ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｅｒ、Ｔｈ、Ｓｒ、Ｔｉ、Ｚｒ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ｃｄ、Ｓｉ、ＰｂおよびＢから選ばれる少なくとも１種の第１の元素を0.001〜30原子％の範囲で含み、残部がＡｌからなるインゴットまたは焼結体を、大気溶解法、真空溶解法、急冷凝固法、粉末冶金法で作製するにあたって、インゴットまたは焼結体にＣを第１の元素量に対して20原子ppm〜37.8原子％の範囲で含有させ、得られたインゴットや焼結体を加工してスパッタターゲットを作製する。 （もっと読む）

【課題】この発明は、薄膜抵抗体を水分から保護することができる配線コンタクト構造を備えた半導体装置を提供することを目的とする。
【解決手段】半導体基板２上の薄膜抵抗体１０を覆うように、中間金属層１２を設ける。中間金属層１２を覆うように絶縁膜１４、１６を積層するとともに、中間金属層１２の一部を露出させるべく絶縁膜１４、１６に径Ｌ_１のコンタクトホールを設ける。コンタクトホールを介して配線１８と中間金属層１２を接続し、最終的にパッシベーション膜４０で配線１８を覆う。中間金属層１２に接する絶縁膜１４は、上層に位置する絶縁膜１６よりも耐湿性の高い膜にする。 （もっと読む）

【課題】 メタルの侵入を防ぎ、コンタクトホール下部への侵入による消費電流の増大を無くした半導体装置を提供する
【解決手段】 コンタクトホール底面に低濃度不純物層をエピタキシャル成長させることでアスペクト比を小さくしコンタクトホール側壁部の窒化チタン膜のカバレッジを良くし、メタルのコンタクトホール側壁部からの高不純物ドープ活性領域への侵入を防止する。 （もっと読む）

集積回路システム（１０００）を形成するための方法は、集積回路デバイス（１０４）を提供するステップと、前記集積回路デバイス（１０４）の上に一体化コンタクト（１０２）を形成するステップと、を有し、該一体化コンタクト（１０２）を形成するステップは、前記集積回路デバイス（１０４）の上にビア（１１２）を提供するステップと、前記ビア（１１２）内に選択的金属（１１４）を形成するステップと、前記選択的金属（１１４）の上に少なくとも１のナノチューブ（１１６）を形成するステップと、前記ナノチューブ（１１６）の上にキャップ（１１８）を形成するステップと、を有する。
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【課題】電気を流すことができる。
【解決手段】基板１１と、基板１１上に形成された、開口孔を有する絶縁膜１２と、開口孔の底部に形成された、内部にアルカリ金属原子（またはハロゲン原子）１６ａを有する筒状炭素構造体１４と、を有する配線構造１０により、基板１１と、基板１１上に形成された、開口孔を有する絶縁膜１２と、開口孔の底部に形成された、内部にアルカリ金属原子（またはハロゲン原子）１６ａを有する筒状炭素構造体１４とにより、筒状炭素構造体１４が金属性を示す。 （もっと読む）

【課題】 第１の導電体と第２の導電体とのショートを防止することができる半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上における複数の第１の導電体上に形成された中間絶縁膜と、中間絶縁膜に形成されかつ複数の第１の導電体上に位置する複数のコンタクトホールと、複数のコンタクトホール内にそれぞれに埋め込まれた複数のコンタクトプラグと、中間絶縁膜上の複数のコンタクトプラグそれぞれの上に形成されかつコンタクトプラグを介して複数の第１の導電体に電気的に接続された複数の第２の導電体と、を有する半導体装置であって、半導体基板には、複数の第１の導電体およびコンタクトプラグを第１の密度で有する第１の素子領域と、第１の素子領域の周囲に近接され複数の第１の導電体およびコンタクトプラグを第１の素子領域より低い第２の密度で有する第２の素子領域と、が形成されていること、第１の素子領域は、コンタクトプラグが中間絶縁膜の途中で終端して埋設された第２の素子領域に近接する最外周領域を有する。 （もっと読む）

【課題】金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消すること。
【解決手段】半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。 （もっと読む）

【課題】内部に貫通電極を容易に形成することができ、製造歩留を向上させることのできる半導体装置を提供する。
【解決手段】半導体シリコン層上に、導電性ポリシリコンから構成される第１コンタクトパッドを有する第１絶縁層、第２コンタクトパッドを有する第２絶縁層を形成する。この後、貫通電極用のビアホールを、少なくとも半導体シリコン層および第１コンタクトパッドを貫通して第２コンタクトパッドに到達するまで形成する。 （もっと読む）

【課題】工程数を増やすことなく安価にカーボンナノチューブからなる横方向の配線を提供することである。
【解決手段】半導体装置は、半導体基板または導電層（第１の導電層）１０１と、第２の導電層１０７と、触媒層１０６と、導電体１０４とを備えている。第２の導電層１０７は、第１の導電層１０１とは間隔を開けて第１の導電層１０１と略平行に配置されており、カーボンナノチューブからなる。触媒層１０６は、第２の導電層１０７の側面に設けられ、カーボンナノチューブを形成するための触媒を含んでいる。導電体１０４は、第１の導電層１０１に対して垂直に配置され、第１の導電層１０１に電気的に接続されているとともに触媒層１０６を介して第２の導電層１０７に電気的に接続されている。 （もっと読む）

Ruの選択堆積を半導体デバイスの作製に統合することで、Cuメタライゼーションにおけるエレクトロマイグレーションとストレスマイグレーションを改善する方法。当該方法は、熱化学気相成長法によって、Ru₃(CO)₁₂先駆体蒸気及びCOガスを有するプロセスガスを用いて、メタライゼーション層(302)上及びバルクCu(322)上にRu金属膜を選択的に堆積する工程を有する。1つ以上の選択的に堆積されたRu金属膜を有する半導体デバイスが記載されている。
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【課題】信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記下部電極は、貴金属膜１１５ａと、前記貴金属膜上に島状に複数形成された導電性酸化物膜１１５ｂと、を有する。 （もっと読む）

【課題】特性を低下させることなく歩留まりを向上させた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置１００は、基板１０と、基板１０上に形成された第１絶縁層３３と、第１絶縁層３３を貫通して形成された株コンタクトホール３４、下部コンタクトホール３４の内部に第１絶縁層３３の表面まで形成された第１プラグ電極３５、第１プラグ電極３５上の第１領域Ａに形成されたキャパシタ層、第１プラグ電極３５上の第１領域Ａと異なる第２領域Ｂに形成された第２プラグ電極３９を備える。キャパシタ層は、順次積層された下部電極１５、強誘電体膜１６、及び上部電極１７を有する。第１プラグ電極３５は、基板１０の表面から形成されたプラグ導電層３５１、プラグ導電層３５１上から第１絶縁層３３の上面まで形成され且つ下部電極１５よりもエッチングに対する選択比が高いプラグバリア層３５２を有する。 （もっと読む）

【課題】デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造を提供する。
【解決手段】半導体デバイスは、シリコン層と、該シリコン層中に電気的接続領域を有するトランジスタと、該電気的接続領域上に形成されかつ該領域と電気的に接触する導電性プラグとを有し、該プラグは該シリコン層から離れると内側に傾斜する側壁を有する。 （もっと読む）

【課題】製造プロセスを容易にして、特性を向上させる。
【解決手段】導電部１４ａと、導電部１４ａと対向する導電部１４ｂと、導電部１４ａと導電部１４ｂとを接続するシート状炭素構造体１５ａと、を有する配線構造体１０により、シート状炭素構造体１５ａのカイラリティの制御が容易にできて、シート状炭素構造体１５ａの電子状態に従って、シート状炭素構造体１５ａにバリスティック伝導を発現させることができるようにした。これにより、理想的な抵抗を得ることができ、配線にＣＮＴを利用した場合と、同等もしくはそれ以上の特性を実現することができる。 （もっと読む）

【課題】セル領域及び周辺回路領域のコンタクトプラグ形成工程の単純化及びコスト削減をする方法を提供する。
【解決手段】セル領域Ａ及び周辺回路領域Ｂが定義され、上記周辺回路領域Ｂに第１のコンタクトプラグ１１０が形成された半導体基板１００上に第１の絶縁膜１０８を形成する段階と、上記第１の絶縁膜をエッチングして上記セル領域Ａには接合領域１０４が露出され、上記周辺回路領域Ｂでは上記第１のコンタクトプラグが露出される第２のコンタクトホールを形成する段階と、上記第２のコンタクトホール内に第２のコンタクトプラグ１１６を形成する段階と、上記周辺回路領域Ｂの上記第２のコンタクトホール内に形成された上記第２のコンタクトプラグを除去する段階と、上記第２のコンタクトホール側壁にスペーサ１２０を形成する段階と、上記第２のコンタクトホール内に第３のコンタクトプラグ１２４を形成する段階を含む。 （もっと読む）

【課題】生産性を向上させることができるＴＦＴ基板及びその製造方法を提供すること。
【解決手段】本発明にかかるＴＦＴ基板１００は、ソース領域４ａ及びドレイン領域４ｂを有する半導体膜４と、ソース領域４ａに電気的に接続され、透明導電膜２１によってソース領域４ａ上に形成されるソース電極１１と、ドレイン領域４ｂに電気的に接続され、透明導電膜２１によってドレイン領域４ｂ上に形成されるドレイン電極１２と、ドレイン電極１２から延在し、半導体膜４からはみ出すように形成される画素電極１３と、ソース電極１１に電気的に接続され、ソース電極１１上において、ソース電極１１からはみ出さないように、上部導電膜２２によって形成された配線１４とを有するものである。 （もっと読む）

【課題】対向配置されたウエハ間において電極部同士の接続されない部分が発生しにくい半導体装置を提供する。
【解決手段】貫通配線部９とバンプ２６とが電気的に接続されることにより複数のウエハ間接続部３０ｃが形成されて所望の半導体回路が形成されている半導体装置において、ウエハ間接続部３０ｃが、隣接する別のウエハ間接続部３０ｃと絶縁されたものであり、バンプ２６の貼り合わせ面３０ｂにおける平面形状が、貼り合わされるウエハ同士の位置合わせを行う際の位置合わせマージン寸法の幅で、ウエハ１ＷＡに設けられた貫通配線部９の貼り合わせ面３０ａにおける面積の半分が重なり合う平面形状を取り囲んでなる位置合わせマージン形状よりも大きいものである半導体装置とする。 （もっと読む）

低コンタクト抵抗を示すＭＯＳ構造（１００，２００）と、このようなＭＯＳ構造の形成方法が提供される。一方法では、半導体基板（１０６）が提供され、前記半導体基板上にゲートスタック（１４６）が形成される。前記半導体基板内に、前記ゲートスタックと整合された不純物ドープ領域（１１６）が形成される。前記不純物ドープ領域から延びる隣接するコンタクトフィン（１８６）が形成され、前記コンタクトフィン上に金属シリサイド層（１２６）が形成される。前記コンタクトフィンの少なくとも１つに存在する前記金属シリサイド層の少なくとも一部に対するコンタクト（１２２）が形成される。
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【課題】表面が平坦なバンプ電極を有する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】表面に電極パッド１３が形成された半導体チップ１１、電極パッド１３の上に配置され、半導体チップ１１と対向する上面が平面をなす上部配線層１７、上部配線層１７の上面と同一面をなし、上部配線層１７の側面と接し、半導体チップ１１の表面を被うパシベーション膜１５、上部配線層１７及び上部配線層１７の周囲のパシベーション膜１５の上に配置され、上部配線層１７と接続されたバンプ下地金属２１、及び平面をなすバンプ下地金属２１の上に側面を共有して配置され、所定の膜厚の金バンプ２５とを備える。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）