【課題】基板に与える損傷を抑制できる導電部材の形成方法を提供する。アンダーカットの発生を抑制できる導電部材の形成方法を提供する。
【解決手段】基板を準備する段階と、基板の少なくとも一部を覆うリフトオフ層を形成する段階と、リフトオフ層に、基板の表面の一部を露出させる第１開口部を形成する段階と、リフトオフ層と第１開口部に露出した基板の表面とを覆うシード層を形成する段階と、シード層の表面に、レジスト層を形成する段階と、レジスト層に、少なくとも一部が第１開口部と重なり、かつ、シード層の一部を露出させる第２開口部を形成する段階と、第２開口部の内部に、導電部材を形成する段階と、レジスト層の少なくとも一部を除去する段階と、リフトオフ層をリフトオフ法により除去して、レジスト層とリフトオフ層との間のシード層を除去する段階とを備える。 （もっと読む）

【課題】低温での熱処理後も十分に低い電気抵抗率を示し、かつ直接接続された透明画素電極とのコンタクト抵抗が十分に低減されると共に、耐食性および耐熱性に優れた表示装置用Ａｌ合金膜を提供する。
【解決手段】表示装置の基板上で、透明導電膜と直接接続されるＡｌ合金膜であって、該Ａｌ合金膜は、Ｎｉを０．０５〜０．５原子％、Ｇｅを０．４〜１．５原子％、および希土類元素群から選ばれる少なくとも１種の元素を合計で０．０５〜０．３原子％含有すると共に、ＮｉおよびＧｅの合計量が１．７原子％以下である。 （もっと読む）

【課題】三次元半導体装置における特性を向上させることができる製造方法および装置構成を提供する。
【解決手段】第１半導体膜（９）上にカーボンナノチューブを備えるプラグ電極（１５）を形成する工程、形成されたプラグ電極（１５）の周囲に層間絶縁膜（１６，１８）を形成する工程、層間絶縁膜の表面を平滑化してプラグ電極（１５）の頂部を露出させる工程、層間絶縁膜およびプラグ電極の頂部上に非晶質の第２半導体膜を形成する工程、非晶質の第２半導体膜にエネルギーを供給して露出したプラグ電極（１５）を触媒として機能させて非晶質の第２半導体膜を結晶化させ結晶化した第２半導体膜（２３）とする工程を備える。 （もっと読む）

【課題】単位面積あたりのインダクタンス値が従来よりも大きいインダクタを内蔵した半導体装置を実現する。
【解決手段】本発明に係る半導体装置の製造方法は、第１領域２Ａと第２領域２Ｂに区分された半導体基板２に対して、第１の配線層によって第１のインダクタ配線と第１の回路配線とを形成する工程と、第２の配線層によって第２のインダクタ配線と第２の回路配線とを形成する工程とを、複数回にわたって繰り返すことにより、半導体基板２の第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成する。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

自己組織化ブロック共重合体を使用して、ラインアレイにおいて、サブリソグラフィーでナノスケールの微細構造を作製するための方法、ならびに、これらの方法から形成される膜およびデバイスが提供される。
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【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

【課題】記憶情報を高速に読み出す半導体集積回路装置の製造方法を提供する。
【解決手段】本発明の半導体集積回路装置の製造方法は、半導体基板上に第１ゲート電極を形成する工程、この工程の後に第１ゲート電極を覆うように半導体基板上に導電性膜を形成する工程、この工程の後に導電性膜の一部を覆うように半導体基板上にマスクパターンを形成する工程、この工程の後にドライエッチングを行いマスクパターンで覆われていない導電性膜をサイドスペーサ状の第２ゲート電極に加工する工程で、且つマスクパターンで覆われた導電性膜を第２ゲート電極のコンタクト領域としてパターニングする工程、この工程の後にマスクパターンを除去する工程、この工程の後に不揮発性メモリセルを覆うように半導体基板上に層間絶縁膜を形成する工程、この工程の後に層間絶縁膜中に第２ゲート電極のコンタクト領域に接続するプラグを形成する工程、を有する。 （もっと読む）

【課題】低温シリサイド膜を使用する半導体素子において、コンタクトプラグ形成時に、ＣＭＰ処理でスクラッチが発生し、隣接のプラグとの短絡が生じるのを防止する製造方法を提供する。
【解決手段】ＮＡＮＤフラッシュメモリのゲート電極ＭＧ、ＳＧ、ＰＧにコバルトシリサイド膜４を設ける。これらのゲート電極の上にプラズマＴＥＯＳ膜からなるシリコン酸化膜５、シリコン窒化膜７、プラズマＴＥＯＳ膜からなるシリコン酸化膜９を形成し、その上面にプラズマシラン膜１０を形成する。これらの絶縁膜膜を貫通してシリコン基板１の表面に達するコンタクトホールを形成し、内部に窒化チタン膜とタングステン膜を埋め込んでコンタクトプラグ１１を設ける。スクラッチ耐性の高いプラズマシラン膜を設けたので、タングステン膜を成膜した後のＣＭＰ処理において、プラグに曲がりが発生せず、隣接のプラグとの短絡が生じない。 （もっと読む）

【課題】導電体内の欠陥の発生を抑制し、導電体が連続的に形成される三次元構造体の製造方法および三次元構造体を提供する。
【解決手段】第１の導電体上に、絶縁体と、この絶縁体内に、第１の導電体と異なる第２の導電体で構成される縦構造体と横構造体が組み合わされた三次元の擬似導電体構造とを形成する工程と、擬似導電体構造を溶解除去して三次元の空洞を形成し、第１の導電体を露出させる工程と、第１の導電体をシード層として、電解めっき法により第３の導電体を空洞に充填し、三次元の導電体構造を形成する工程を有することを特徴とする三次元構造体の製造方法およびこれによる三次元構造体。 （もっと読む）

【課題】アライメントマークの形成に関連する歩留まりの低下を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、絶縁性基板１の表面まで到達する開口部６を形成する。次に、開口部６内にソース電極４ｓに接続されるＮｉ層８を導電性エッチングストッパとして形成すると共に、ｎ型ＡｌＧａＮ層３上にアライメントマーク８ａを形成する。次に、絶縁性基板１の裏面にフォトレジスト膜を形成し、アライメントマーク８ａを基準として、ビア用遮光部及びアライメント用遮光部が設けられたフォトマスクの位置合わせを行う。次に、フォトマスクを用いてフォトレジスト膜からビアホール形成用レジストパターンを形成する。次に、ビアホール形成用レジストパターンを用いて、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを形成する。そして、ビア配線１６を形成する。 （もっと読む）

【課題】メモリセルトランジスタのコンタクト抵抗を低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。 （もっと読む）

【課題】製造が容易であり、貫通金属と半田との接合強度が大きい半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明は、基板１２と、基板１２を貫通し、基板１２の表面に設けられた電極部１６に接し、基板１２の裏面側から凹部３０が設けられている貫通金属３２と、凹部３０に埋め込まれるように、基板１２裏面側の貫通金属３２の露出面に設けられた半田３４からなる導電材と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】レジストマスクを用いたフォトリソ工程を追加することなく、微細な容量コンタクトプラグ上部の面積を拡大させることが可能なＣＯＢ型ＤＲＡＭの製造方法を提供する。
【解決手段】製造方法は、層間膜８にコンタクトホールを形成後、コンタクトホールに第一の導電材料を埋め込みエッチバックして、第一のコンタクトプラグ１０を形成する工程、層間膜８をエッチングして第一のコンタクトプラグ１０上部を露出させる工程、及び、層間膜８及び第一のコンタクトプラグ１０上に第二の導電材料を成膜しエッチバックして、自己整合的に第一のコンタクトプラグ１０上部周囲に第二の導電材料１１を残すことで、プラグ１０上部を拡大した第二のコンタクトプラグを形成する工程、とを有する。 （もっと読む）

【課題】ビット線間の間隔が狭くなった場合の配線間ショートに対するマージンや耐圧を確保する。
【解決手段】隣接配置される選択ゲートトランジスタのコンタクトプラグを、第１および第２のコンタクトプラグ４、５として交互に配置した構成とし、配線層を２層にして下層側を第１の配線層６、上層を第２の配線層７として形成する。第１のコンタクトプラグ４を第１の配線層６にヴィアプラグ１３を介して接続し、第２のコンタクトプラグ５をヴィアプラグ１３、１６を介して第２の配線層７に接続する構成とする。第１の配線層６、第２の配線層７が共にコンタクトプラグのピッチの倍のピッチで配置できる。ショート不良、耐圧不良、リーク不良、配線間容量の増大を防止できる。 （もっと読む）

【課題】 誘電率が約３．０以下の誘電材料（５２）を含む相互接続構造を提供する。
【解決手段】 この低ｋ誘電材料は、上面が埋め込まれた少なくとも１つの導電材料（６０）を有する。また、誘電材料は、貴金属キャップ（６２）の形成前に疎水性とされた表面層（５２Ｂ）を有する。貴金属キャップは、少なくとも１つの導電材料の上面上に直接に配置されている。誘電材料上に疎水性表面層が存在するために、貴金属キャップは、少なくとも１つの導電材料に隣接した誘電材料の疎水性表面層上に実質的に延出せず、この疎水性の誘電表面上に貴金属キャップ堆積からの貴金属残留物は存在しない。 （もっと読む）

【課題】窒化物半導体装置において、半絶縁性ＳｉＣ基板と比較して安価に入手することができる導電性ＳｉＣ基板を使用してコストを低く抑えながら、良好な出力特性及び高周波特性が得られるようにする。
【解決手段】窒化物半導体装置を、導電性ＳｉＣ基板１上に形成された窒化物半導体積層構造２と、窒化物半導体積層構造２の活性領域の下方の領域に形成されたアモルファスカーボン層３とを備えるものとする。 （もっと読む）

第１の半導体素子（１２，５２，７４）の外部コンタクト（１４，５４，７８）に達するマイクロパッド（３０，７０，４２）を形成する方法である。銅から成るスタッド（２０，２４，６６，８８，８２）を外部コンタクトの上に形成する。スタッドは、第１の半導体素子の表面上を延在する。銅から成るスタッドを錫溶液に浸漬する。錫（２８）で、スタッドの銅の少なくとも９５パーセントを、好ましくは９９パーセント超を置換する。結果として、５重量パーセント未満の銅を含む錫マイクロパッドが得られる。マイクロパッドがほぼ純粋な錫であるので、金属間化合物ボンドは、第１の半導体素子のマイクロパッドがボンディングされない状態が続いている間は形成されない。より小さいマイクロパッド寸法が、金属間化合物ボンドが形成されないので得られる。第１の半導体素子を、当該第１の半導体素子に覆い被さる第２の半導体素子にボンディングする場合、ボンド寸法によって、積層チップの高さが極めて高くなることはない。
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【課題】ビット線コンタクトの接続不良や高抵抗不良等の発生を防止する。
【解決手段】本発明の半導体装置は、半導体基板１上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、各メモリセルにおけるビット線コンタクトＣＢを１つおきにビット線方向にずらして２列に配置するように構成し、ビット線コンタクトＣＢを、活性領域３に下端を接続する下部コンタクトプラグ７と、下部コンタクトプラグ７に縦積みされビット線ＢＬに上端を接続する上部コンタクトプラグ５とから構成し、更に、上部コンタクトプラグ５を、ビット線ＢＬに接続される第１のプラグ部５ａと、この第１のプラグ部５ａの上端の内径寸法より内径寸法が大きな大径部を有し、下部コンタクトプラグ７に接続された第２のプラグ部５ｂとから構成した。 （もっと読む）

【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。 （もっと読む）