半導体装置およびその製造方法
【課題】内部に貫通電極を容易に形成することができ、製造歩留を向上させることのできる半導体装置を提供する。
【解決手段】半導体シリコン層上に、導電性ポリシリコンから構成される第１コンタクトパッドを有する第１絶縁層、第２コンタクトパッドを有する第２絶縁層を形成する。この後、貫通電極用のビアホールを、少なくとも半導体シリコン層および第１コンタクトパッドを貫通して第２コンタクトパッドに到達するまで形成する。
【解決手段】半導体シリコン層上に、導電性ポリシリコンから構成される第１コンタクトパッドを有する第１絶縁層、第２コンタクトパッドを有する第２絶縁層を形成する。この後、貫通電極用のビアホールを、少なくとも半導体シリコン層および第１コンタクトパッドを貫通して第２コンタクトパッドに到達するまで形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、一つの半導体装置に一つの半導体シリコン層を搭載したものが主流であったが、近年、一つの半導体装置に複数の半導体シリコン層を搭載したものが提案されるようになってきている。具体的には、一つの半導体装置の内部に複数の半導体シリコン層を多層として搭載することにより、半導体装置全体を小型軽量化しつつ半導体装置の処理速度等の能力を高めることができる。
【０００３】
この複数の半導体シリコン層を搭載した半導体装置を製造する場合、半導体装置内部で半導体シリコン層同士を積層して電気的に接続する必要がある。そこで、この複数の半導体シリコン層同士を電気的に接続したものとして、半導体装置内部の半導体シリコン層を貫通するビアホール内部に貫通電極を形成し、これらの貫通電極同士を連結した半導体装置の製造方法および半導体装置が提案されている（特許文献１）。
【０００４】
特許文献１（図３３〜図３８）には、この従来技術に係る貫通電極の製造方法が示されている。まず、図３３（Ａ）に示すように、シリコン基板１５１の表面に層間絶縁膜１５３（例えば、シリコン酸化膜、またはシリコン窒化膜等からなる）、パッド電極１５５（例えば、アルミ等からなる）、パッシベーション膜１５７（例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜等からなる）を順次、形成する。次に、パッシベーション膜１５７上に開口部を形成し、この開口部からパッド電極１５５の表面を露出させる。
【０００５】
次に、プローブ検査を行った後、シリコン基板１５１の裏面を研磨して少なくとも３００μｍ程度の厚さまで薄く加工する。次に、パッド電極１５５およびパッシベーション膜１５７を覆うように、シリコン基板１５１上に表面保護膜１６１（例えば、シリコン酸化膜）を形成する。
【０００６】
次に、図３３（Ｂ）に示すように、研磨されたシリコン基板１５１の裏面全体にシリコン酸化膜１６３を形成する。次に、シリコン基板１５１の裏面のパッド電極１５５に対応する位置に開口部１６７を有する第１のレジストマスク１６５を形成し（図３３（Ｃ））、図３４（Ａ）に示すように、このレジストマスク１６５をマスクに用いてシリコン酸化膜１６３をエッチングして、対応する位置に開口部１６７を有するハードマスク１６３’を形成する。
【０００７】
次に、図３４（Ｂ）に示すように、レジストマスク１６５を除去する。この後、このハードマスク１６３’をマスクに用いてシリコン基板１５１をエッチングして、図３４（Ｃ）に示す層間絶縁膜１５３を底面とする開口部１６９を形成する。このシリコン基板１５１のエッチングは、例えばＳＦ6、ＳＦ6／Ｏ2系等のエッチングガスを用いたドライエッチングにより行う。
【０００８】
続いて、図３５（Ａ）に示すようにハードマスク１６３’の除去後、図３５（Ｂ）に示すようにこの開口部１６９が形成されたシリコン基板１５１の裏面全体に絶縁膜１７１（例えば、シリコン酸化膜）を１μｍ程度の厚さに形成する。この後、図３５（Ｃ）に示すように、開口部１６９の底面を露出し、開口部１６９の側壁と開口部１６９以外とを覆う第２のレジストマスク１７５を形成する。
【０００９】
次に、図３６（Ａ）に示すように、第２のレジストマスク１７５をマスクに層間絶縁膜１５３をエッチングして、パッド電極１５５を底面とする開口部１７７を形成する。この開口部１７７と開口部１６９とにより、貫通孔Ｈが構成される。この層間絶縁膜１５３のエッチングは、例えば、ＣＦ4と、ＣＨＦ3と、Ｃ2Ｆ6と、Ｏ2と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。この後、第２のレジストマスク１７５を除去する（図３６（Ｂ））。
【００１０】
次に、図３６（Ｃ）に示すように、スパッタ法を用いて、貫通孔Ｈが形成されたシリコン基板１の裏面全体に下地メタル膜１７３（例えばＡｕ、Ｔｉ、Ｎｉ等）を、形成する。
【００１１】
次に、図３７（Ａ）に示すように、貫通孔Ｈを含むプラグ電極の形成領域を露出させると共に、他の部分を覆う第３のレジストマスク１７９を下地メタル膜１７３上に形成する。この後、図３７（Ｂ）に示すように、このレジストマスク１７９下から露出した貫通孔Ｈを埋め込むように下地メタル膜１７３上に銅等の金属材料を電界メッキおよび無電界メッキで形成し、電極１８１を形成する。この電極１８１を形成した後、図３７（Ｃ）に示すように、第３のレジストマスク１７９を除去する。
【００１２】
この後、図３８に示すように、電極１８１下から露出した下地メタル膜１７３をエッチングして除去し、その後、シリコン基板１５１の表面側にある表面保護膜１６１をエッチングして除去して、ＩＣチップ１５０を完成させる。
【特許文献１】特開２００５−９３４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に開示された貫通孔を有する半導体装置の製造方法では、裏面からの開口部の加工時において２度のフォトリソグラフィ技術を用いると共に、シリコン基板１５１をエッチングした後、エッチングガスの種類を変更してから層間絶縁膜１５３をエッチングしている。この特許文献１には、シリコン基板１５１のエッチングにはＳＦ6、ＳＦ6／Ｏ2系等のエッチングガスを用い、続く層間絶縁膜１５３のエッチングにはＣＦ4と、ＣＨＦ3と、Ｃ2Ｆ6と、Ｏ2と、Ｈｅ等とからなる混合ガスを用いることが開示されている。つまり、これら２つのエッチングを互いに別装置（別チャンバー）にて行う必要があり、エッチングの度に半導体ウェハの移動を伴うことになる。これは、半導体装置の製造期間の延長ばかりでなく、製造コストのアップを招くことになる。
【００１４】
また、前記のように、シリコン基板１５１と層間絶縁膜１５３のエッチングにおいて、個々のフォトリソグラフィ技術が必要となり、シリコン基板１５１と層間絶縁膜１５３のエッチングによる開口時のばらつきが問題となる。特に、成膜時に生じる半導体ウェハ面内・面間・ロット間の成膜装置によるばらつき、および半導体ウェハの平坦化に使用するＣＭＰ装置によるばらつきにより、層間絶縁膜１５３の膜厚そのものがばらついてしまう。このため、エッチングによる開口を行う貫通電極部分については、層間絶縁膜１５３の膜厚のばらつきにより、エッチング不足による金属層（パッド電極）とのコンタクト開口不良、または、エッチング過多による金属層（パッド電極）の損傷が生じることになる。
【００１５】
また、この層間絶縁膜１５３のばらつきを抑えるには、この膜厚測定の工程を追加し、膜厚の不足時は追加成長、膜厚の過多時はエッチングなど、工程追加が必要となり、この面からも半導体装置の製造期間の延長および製造コストのアップを招くこととなる。
【００１６】
そこで、本発明者は鋭意検討した結果、少なくとも、半導体シリコン層に接する絶縁層中に、導電性パッドとしてポリシリコンからなるポリシリコンコンタクトパッドを設ければ、このポリシリコンコンタクトパッドと半導体シリコン層は共にシリコンから構成されることとなるため、１回の工程で、半導体シリコン層および絶縁層中の導電性ポリシリコンにビアホールを形成できることを知見し、本発明を完成させるに至った。すなわち、本発明の目的は、内部に貫通電極を容易に形成することができ、その製造歩留を向上させることのできる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
１．半導体シリコン層の第１の主面上に絶縁層を形成する工程と、
前記絶縁層の所定部を貫通して、前記第１の主面上に互いに異なる材料からなる第１の導電層と第２の導電層とを形成する工程であって、前記第１の導電層を前記第１の主面上に形成し、前記第２の導電層を前記第１の導電層上に形成する工程と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するビアホールを形成する工程と、
前記ビアホール内に貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００１８】
２．前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする上記１に記載の半導体装置の製造方法。
【００１９】
３．前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする上記１に記載の半導体装置の製造方法。
【００２０】
４．前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする上記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００２１】
５．前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする上記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００２２】
６．前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時にエッチングストッパとなることを特徴とする上記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００２３】
７．前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように導通防止用不純物領域を形成する工程を含むことを特徴とする上記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００２４】
８．前記半導体シリコン層の第１の主面上に絶縁層を形成する工程の前に、前記半導体シリコン層内の前記貫通電極の形成領域を囲むと共に前記第１の主面から所定深さまで伸長する筒状絶縁体を形成する工程と、
前記ビアホールを形成する工程の前に、前記半導体シリコン層の第２の主面側から研削して半導体シリコン層を薄くすることにより、前記筒状絶縁体を露出させる工程と、
を含むことを特徴とする上記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００２５】
９．前記第１のコンタクトパッドが導電性ポリシリコンからなり、前記第１のコンタクトパッドとメモリアレイのセルコンタクトとを同一工程で形成することを特徴とする上記２に記載の半導体装置の製造方法。
【００２６】
１０．（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の前記第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通し、前記導通防止用不純物領域内に接する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、前記半導体シリコン層の膜厚を薄くする工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、前記ビアホール底面の第５絶縁層を除去する工程と、
（１０）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２７】
１１．（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通して前記半導体シリコン層の前記筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の前記第１の面と対向する反対側の面を研削して前記半導体シリコン層の膜厚を薄くすることにより、前記筒状絶縁体を露出させる工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２８】
１２．半導体シリコン層の第１の主面上に形成された絶縁層と、
互いに異なる材料からなり、前記絶縁層の所定部を貫通するように、前記第１の主面上に形成された第１の導電層及び前記第１の導電層上に形成された第２の導電層からなる導電層と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するように形成されたビアホールと、
前記ビアホール内に形成された貫通電極と、
を備えることを特徴とする半導体装置。
【００２９】
１３．前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする上記１２に記載の半導体装置。
【００３０】
１４．前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする上記１２に記載の半導体装置。
【００３１】
１５．前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする上記１２〜１４のいずれか１項に記載の半導体装置。
【００３２】
１６．前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする上記１２〜１４のいずれか１項に記載の半導体装置。
【００３３】
１７．前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時のエッチングストッパであることを特徴とする上記１２〜１６のいずれか１項に記載の半導体装置。
【００３４】
１８．前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように形成された導通防止用不純物領域を備えることを特徴とする上記１２〜１７のいずれか１項に記載の半導体装置。
【００３５】
１９．前記貫通電極の形成領域を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体を備えることを特徴とする上記１２〜１７のいずれか１項に記載の半導体装置。
【００３６】
２０．前記筒状絶縁体の両端は絶縁層に接していることを特徴とする上記１９に記載の半導体装置。
【００３７】
２１．順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも前記貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
前記第１コンタクトパッドとの接触部を含むように前記半導体シリコン層内に設けられた導通防止用不純物領域と、
を有することを特徴とする半導体装置。
【００３８】
２２．順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
前記貫通電極を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有することを特徴とする半導体装置。
【発明の効果】
【００３９】
内部に貫通電極を容易に形成することができ、製造歩留を向上させることのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４０】
１．半導体装置の製造方法
本発明の半導体装置の製造方法には、大きく２つの方法があり、その第一の製造方法及び第二の製造方法について説明する。
【００４１】
１−１ 第一の製造方法
本発明の第一の製造方法は、以下の工程を有する。
（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
第１絶縁層は、導電性ポリシリコンから構成されると共に第１絶縁層を厚み方向に貫通し、導通防止用不純物領域内に接する第１コンタクトパッドを有し、
第２絶縁層は、第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）第２絶縁層上に、第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、半導体シリコン層の膜厚を薄くする工程と、
（５）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）ビアホールを、半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、ビアホール底面の第５絶縁層を除去する工程と、
（１０）ビアホール内を埋め込むように貫通電極を形成する工程。
【００４２】
１−２ 第二の製造方法
本発明の第二の製造方法は、以下の工程を有する。
（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
第１絶縁層は、導電性ポリシリコンから構成されると共に第１絶縁層を厚み方向に貫通して半導体シリコン層の筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
第２絶縁層は、第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）第２絶縁層上に、第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）半導体シリコン層の第１の面と対向する反対側の面を研削して半導体シリコン層の膜厚を薄くすることにより、筒状絶縁体を露出させる工程と、
（５）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）ビアホールを、半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）ビアホール内を埋め込むように貫通電極を形成する工程。
【００４３】
上記第一の製造方法では、工程（５）、（８）で貫通電極と半導体シリコン層との間に第４および５絶縁層を設けることにより貫通電極と半導体シリコン層を絶縁している。これに対して、第二の製造方法では、工程（１）、（５）で半導体シリコン層中に筒状絶縁体と、第４絶縁層を設けることにより貫通電極と半導体シリコン層を絶縁している点が異なる。
【００４４】
１−３ 第一および第二の製造方法の作用効果
第一および第二の製造方法によれば、少なくとも、工程（２）において、半導体シリコン層上に設けた第１絶縁層内に、導電性ポリシリコンから構成される第１コンタクトパッドを形成する。このため、工程（７）において、半導体シリコン層の裏面側から貫通電極用のビアホールを形成する際、半導体シリコン層と第１コンタクトパッドを１回のフォトレジスト露光工程で除去することができ、貫通電極用のビアホールを容易かつ高精度に形成できる。このように、第一および第二の製造方法では、別工程として層間絶縁膜のエッチングが不要なため、特許文献１における問題を一挙に解決できるものである。
【００４５】
また、貫通電極を形成する前に既に第１および２コンタクトパッドや配線層を形成しているため、半導体シリコン層の裏面側から貫通電極を形成する際、半導体シリコン層の表面側に新たに金属配線層を形成する必要がない。つまり、本発明は、半導体シリコン層の表面側の製造工程を工夫することにより、裏面側からの簡便な貫通電極形成工程を可能とするものである。そして、第一および第二の製造方法は、特許文献１の問題を解決し、高信頼性で、かつ高い製造歩留での貫通電極形成を可能とする具体的手段を提供するものである。
【００４６】
なお、この本発明の製造方法は、貫通電極を備えた半導体装置全般、例えば、ロジック回路を備えたＬＳＩを搭載した半導体装置、記憶回路を備えたＬＳＩを搭載した半導体装置、これらのＬＳＩの二種以上を積層したＬＳＩを搭載した半導体装置等の他、インターポーザ等を用いた半導体装置等の製造方法に広く応用することができる。
【００４７】
また、第一および第二の製造方法では、第１絶縁層と第２絶縁層を同一の材料から構成し、第１絶縁層と第２絶縁層の形成を同時に行っても良い。また、第１および第２コンタクトパッドを同一の材料から構成し、第１および第２コンタクトパッドの形成を同時に行っても良い。更に、第３絶縁層は第１および第２絶縁層と同じ材料から構成されていても良い。
【００４８】
第一の製造方法では、
工程（１）において、第１の面側にｎ型の導通防止用不純物領域を有するｐ型半導体シリコン層、または第１の面側にｐ型の導通防止用不純物領域を有するｎ型半導体シリコン層を準備する。工程（１）と（２）の間に、更に（１１）半導体シリコン層の第１の面側の導通防止用不純物領域以外の所定領域に電界効果型トランジスタを形成する工程を有し、工程（２）において第１絶縁層を第１の面上に設け、第１コンタクトパッドを導通防止用不純物領域内に接するように設け、更に第１絶縁層内に電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグを設ける工程を有することができる。この半導体装置では、所定領域にソース／ドレイン、ゲート絶縁膜およびゲート電極が形成されて電界効果型トランジスタを構成することができる。そして、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続することができる。この構成によって、貫通電極を備えた半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）全体を小型軽量化しつつ、半導体装置の処理速度等の能力を高めることができる。
【００４９】
なお、この「導通防止用不純物領域」とは、第１絶縁層が設けられた側の半導体シリコン層表面（第１の面）において、第１コンタクトパッドが半導体シリコン層に接する部分を全て覆うように形成された領域である。例えば、ｐ型半導体シリコン層表面にｎ型の導通防止用不純物領域を設け、ｐｎジャンクションを形成することによって、第１コンタクトパッドを介して伝達される信号（例えば、＋１．５ボルトとグランド電位との間で振幅）と半導体シリコン層（例えば、グランド電位）との間の導通を防止することができる。
【００５０】
第二の製造方法では、
工程（１）と（２）の間に更に、（９）半導体シリコン層の筒状絶縁体で囲まれた領域以外の所定領域に、電界効果型トランジスタを形成する工程を有し、工程（２）において更に第１絶縁層内に電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグを設ける工程を有することができる。この半導体装置では、所定領域にソース／ドレイン、ゲート絶縁膜およびゲート電極が形成されて電界効果型トランジスタを構成することができる。そして、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続することができる。この構成によって、貫通電極を備えた半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）全体を小型軽量化しつつ、半導体装置の処理速度等の能力を高めることができる。
【００５１】
また、第一および第二の製造方法では、工程（２）において金属または合金から構成される第２コンタクトパッドを形成し、工程（７）において第２コンタクトパッドをエッチングストッパに用いて異方性エッチングを行うことにより、半導体シリコン層および第１コンタクトパッド内を貫通するようにビアホールを伸長させることもできる。
【００５２】
このように、工程（７）において、第２コンタクトパッドをエッチングストッパに用いて異方性エッチングを行うことにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、エッチング不良やエッチング過多を原因とするビアホールの開口不良が発生しない。この結果、製品歩留を向上してコスト低減を図ることができる。
【００５３】
また、第一および第二の製造方法では、工程（２）において導電性ポリシリコンから構成される第２コンタクトパッドを形成し、工程（７）において配線層をエッチングストッパに用いて異方性エッチングを行うことにより、半導体シリコン層、第１コンタクトパッド、および第２コンタクトパッドを貫通するようにビアホールを伸長させることもできる。
【００５４】
このように、工程（７）において、配線層をエッチングストッパに用いて異方性エッチングを行うことにより、たとえ第１および第２コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、エッチング不良やエッチング過多を原因とするビアホールの開口不良が発生しない。この結果、製品歩留を向上してコスト低減を図ることができる。
【００５５】
この工程（７）の異方性エッチングは反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）であることが好ましい。このように、工程（７）において異方性エッチングとして反応性イオンエッチングを用いることにより、シリコンと、第２コンタクトパッドを構成する金属・合金または配線層を構成する材料との間で高いエッチング選択比を取ることができ、より効果的にエッチング時の開口不良を防止することができる。
【００５６】
この第２コンタクトパッド又は配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数の材料の合金を用いたり、更に、これら金属と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００５７】
２．半導体装置
本発明の半導体装置は、下記第一の半導体装置、および第二の半導体装置から構成される。
【００５８】
２−１ 第一の半導体装置
本発明の第一の半導体装置は、
順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
第２絶縁層および第３絶縁層内の第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
第１コンタクトパッドとの接触部を含むように半導体シリコン層に設けられた導通防止用不純物領域と、
を有する。
【００５９】
２−２ 第二の半導体装置
本発明の第二の半導体装置は、
順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
第２絶縁層および第３絶縁層内の第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドに到達するように設けられた貫通電極と、
貫通電極を囲むと共に半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有する。
【００６０】
２−３ 第一および二の半導体装置の作用効果
第一および第二の半導体装置は、内部に貫通電極を容易に形成することができ、製造歩留を向上させることができる。また、電子・電気分野、通信分野、制御分野等の半導体装置として好適に使用され、産業用、民生用の各種コンピュータ、各種制御機器、各種通信機器、各種家電製品等に広く使用することができる。
【００６１】
なお、第一および第二の半導体装置では、第１絶縁層、第２絶縁層、第３絶縁層は同一の材料から構成されていても、異なる材料から構成されていても良い。また、第１および第２コンタクトパッドは、同一の材料から構成されていても、異なる材料から構成されていても良い。
【００６２】
また、第一の半導体装置において、半導体シリコン層は、第１コンタクトパッドに接するｎ型の導通防止用不純物領域を有するｐ型の半導体シリコン層、または第１コンタクトパッドに接するｐ型の導通防止用不純物領域を有するｎ型の半導体シリコン層であることが好ましい。更に、半導体シリコン層の第１絶縁層が設けられた面側の導通防止用不純物領域以外の所定領域には、電界効果型トランジスタと、第１絶縁層内に、電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグと、を備えた構成とすることができる。
第二の半導体装置は、更に半導体シリコン層の筒状絶縁体で囲まれた領域以外の所定領域に、電界効果型トランジスタと、第１絶縁層内に、電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグと、を備えた構成とすることができる。
【００６３】
このように、所定領域に電界効果型トランジスタを設け、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続する。この構成によって、小型軽量化されると共に処理速度等が早い高性能な半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）とすることができる。
【００６４】
第一の半導体装置は、第１コンタクトパッドが導電性ポリシリコンから構成され、貫通電極は第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドまで到達し、貫通電極と半導体シリコン層間に更に第５絶縁層が設けられている。このように、貫通電極を第２コンタクトパッドまで到達させることにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、ビアホールの開口不良の発生を防止して、製品歩留を向上させてコスト低減を図ることができる。
【００６５】
第二の半導体装置は、貫通電極を囲むと共に半導体シリコン層を厚み方向に貫通する筒状絶縁体を有している。このように、筒状絶縁体が貫通電極を囲むように形成されているため、筒状絶縁体および第１絶縁層により、貫通電極及び第１コンタクトパッドを、この筒状絶縁体の外部となる半導体シリコン層から電気的に完全に絶縁することが可能となる。この筒状絶縁体の外部となる半導体シリコン層には、メモリアレイや周辺回路等の半導体素子が形成される。
【００６６】
第一および第二の半導体装置は、第２コンタクトパッドが金属または合金から構成され、貫通電極が第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドまで到達していることが好ましい。このように、貫通電極を第２コンタクトパッドまで到達させることにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、ビアホールの開口不良の発生を防止して、製品歩留を向上させてコスト低減を図ることができる。なお、上記第一の半導体装置では貫通電極と半導体シリコン層間に更に、第５絶縁層が設けられているのに対して、上記第二の半導体装置では筒状絶縁体を有するため、このような第５絶縁層が設けられていない点が異なる。
【００６７】
この第一および第二の半導体装置における第２コンタクトパッド又は配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数材料の合金を用いたり、更に、これらの金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００６８】
以下、本発明の基本的な製造方法について、実施態様を例に挙げて以下に図面を参照しつつ説明する。
図１は、半導体シリコン層の表面に接して導電パッド（第１および第２コンタクトパッド）を形成する工程を説明するための模式要部断面図である。なお、この実施態様は、本発明の導電パッドおよび貫通電極の基本的な製造方法について説明するためのものであり、導電パッドと半導体シリコン層１とを絶縁するための導通防止用不純物領域や筒状絶縁体については、その図および説明を省略している。
【００６９】
まず、半導体シリコン層１を準備し、この半導体シリコン層１上に層間絶縁膜１０を形成する。この層間絶縁膜１０は、例えば、酸化シリコン等からなるものである。この層間絶縁膜１０は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成することができる。なお、本発明で使用する半導体シリコン層１は特に限定はなく、例えば、ホウ素等のｐ型不純物を含有する半導体シリコンウエハ等の市販品を使用することができる。
【００７０】
次に、層間絶縁膜１０の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により平坦化した後、層間絶縁膜１０の上面にフォトレジスト層２４を形成する。このフォトレジスト層２４に対して、公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１０内に開口部３０を形成する。
【００７１】
図２は、層間絶縁膜１０に加えて層間絶縁膜１２を形成し、これら層間絶縁膜１０および１２に形成された開口部３０に導電パッド（第１および第２コンタクトパッド）４０を形成する工程を説明するための模式要部断面図である。この導電パッド４０としては、例えば、リンやヒ素等の不純物がドープされたポリシリコンからなるもの、ポリシリコンとタングステン等の金属とからなるもの、または、これらの二種以上が積層されてなるもの等を挙げることができる。
【００７２】
ここでは、導電パッド４０がポリシリコンコンタクトパッド（第１コンタクトパッド）２とメタルコンタクトパッド（第２コンタクトパッド）３とからなる場合を例に説明する。
【００７３】
まず、フォトレジスト層２４をアッシング工程等により除去する。この後、この開口部にＣＶＤ法（化学気相成長法；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりポリシリコンを堆積させ、ＣＭＰ法によって不要部分を除去することにより、導電パッド４０の一部としてポリシリコンコンタクトパッド２を形成することができる。また、ＣＭＰ法に代えて異方性エッチングを用いてエッチバックすることにより不要部分を除去しても良い。
【００７４】
なお、ＣＶＤ法を実施する際にリンやヒ素等の不純物を併せて導入することにより、ポリシリコンに対して、リンやヒ素等の不純物をドープする。これによりポリシリコンコンタクトパッド２に対して導電性を付与することができる。
【００７５】
ポリシリコンコンタクトパッド２を形成した後、ＣＭＰ法等により、ポリシリコンコンタクトパッド２および層間絶縁膜１０の上面の不要部を除去して平坦化させた後、ポリシリコンコンタクトパッド２および層間絶縁膜１０の上部に層間絶縁膜１２を形成する。なお、この不要部の除去は、ＣＭＰ法に代えて異方性エッチングを用いてエッチバックすることによって行っても良い。この層間絶縁膜１２は、例えば、酸化シリコン等からなるものである。層間絶縁膜１２は、例えばプラズマＣＶＤ法等により形成することができる。
【００７６】
続いて、層間絶縁膜１２の上面をＣＭＰ法等により平坦化した後、層間絶縁膜１２の上面にフォトレジスト層を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成した後、この開口パターンをマスクとして層間絶縁膜１２に開口部を形成する。
【００７７】
続いて、フォトレジスト層をアッシング工程等により除去した後、この開口部の内部に対して、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、図２に示したメタルコンタクトパッド３を形成することができる。
【００７８】
また、ポリシリコンコンタクトパッド２上に、タングステン等からなるメタルコンタクトパッド３を直接、形成すると、製造工程中の熱処理によりポリシリコンコンタクトパッド２およびメタルコンタクトパッド３の界面にシリサイド化合物が形成されることがある。このため、ポリシリコンコンタクトパッド２とメタルコンタクトパッド３との界面に窒化チタン膜等の金属バリア膜を形成することが好ましい。この窒化チタン膜は、例えば、スパッタリング法によりチタン薄膜を形成した後、窒素雰囲気下にチタン薄膜をアニーリングする方法等により形成することができる。
【００７９】
なお、本実施形態では、導電パッド４０を形成する工程について、ポリシリコンコンタクトパッド２およびメタルコンタクトパッド３を段階的に形成する方法を説明したが、導電パッド４０を形成する工程はこの方法に限定されるものではない。例えば、導電パッド４０を形成する工程の変形例として次の工程を挙げることができる。
【００８０】
例えば、半導体シリコン層１の上面全体にＣＶＤ法によりポリシリコンを堆積させた後、必要に応じて窒化チタン膜等の金属バリア膜を形成してから、さらにＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、半導体シリコン層１の上面にポリシリコン層および金属層を形成する。
【００８１】
続いて公知のリソグラフィー法を用いて、ポリシリコン層および金属層をパターニングしてから、プラズマＣＶＤ法等により半導体シリコン層１の上面全体に酸化シリコン等の層間絶縁膜を堆積させることにより、図２に例示した導電パッド４０を含む構造を得ることもできる。
【００８２】
この変形例の場合は、図２に例示された層間絶縁膜１０および１２は酸化シリコン等の同一材料により形成されていて、実際には層間絶縁膜１０と１２との境界は存在しない。
【００８３】
図３は、半導体シリコン層１の表面上部に導電パッド４０と電気的に接続する金属配線層４を形成する工程を説明するための模式要部断面図である。
まず、導電パッド４０および層間絶縁膜１２の上面をＣＭＰ法等により平坦化した後、例えば、酸化シリコン等からなる層間絶縁膜１４を形成する。層間絶縁膜１４を形成する方法は、先の層間絶縁膜１０、１２を形成する場合と同様、プラズマＣＶＤ法を用いた方法等により実施することができる。
【００８４】
層間絶縁膜１４の上面をＣＭＰ法等により平坦化した後、層間絶縁膜１４の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１４に開口部を形成する。この開口部内部に対し、例えば、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、導電パッド４０と電気的に接続する金属配線層４を形成することができる。
【００８５】
また、金属配線層４を形成する工程の変形例として、例えば、先にＭＯＣＶＤ法によりタングステン等の金属を導電パッド４０および層間絶縁膜１２の上面全体に堆積して金属層を形成し、公知のリソグラフィー法を用いて金属層をパターニングした後、プラズマＣＶＤ法等により酸化シリコン等の層間絶縁膜を堆積させることにより、図３に例示した金属配線層４を含む構造を得ることもできる。
【００８６】
上記に説明した様に、層間絶縁膜を形成する工程と、層間絶縁膜に開口部を形成する工程と、開口部に金属を堆積させる工程とを適宜、組み合わせることにより、半導体シリコン層１上部に自在に上部配線構造を形成することができる。
【００８７】
ここで、第2コンタクトパッド、金属配線層４又は上層配線構造の金属配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数材料の合金を用いたり、更に、これら金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００８８】
さらに、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。なお、ここでは、金属配線層４上にバンプ２３０が形成される構成としたが、金属配線層４の上部に上部配線構造を形成し、その最上層の金属配線層（例えば、アルミニウムパッド）の上にバンプを形成するようにしても良い。
【００８９】
上部配線構造としては特に限定はなく、例えば、論理回路、記憶回路等の各種回路の信号の入出力等の目的に併せて適宜、構成することができる。一般的に、金属配線層４の上部に上部配線構造およびバンプを形成するが、ここでは、金属配線層４の上にバンプ２３０を形成し、続いて半導体シリコン層１の裏面を加工する場合を例に説明する。
【００９０】
まず、バンプ２３０、金属配線層４等の上面を保護するために、図４に例示した様に、石英からなる支持体５８を、層間絶縁膜１４上に接着剤５９を用いて貼付する。この支持体５８を貼付することにより、以下に説明する半導体シリコン層１の裏面を加工する工程等の際に、バンプ２３０、金属配線層４等の上面に損傷等が生じることを防止することができる。なお、支持体５８は通常、裏面加工工程等が終了した後に取り外される。
【００９１】
次に、半導体シリコン層１の裏面を加工する。図５は、半導体シリコン層１の裏面を研削する工程を説明する模式要部断面図である。図５に示すように、半導体シリコン層１の裏面を研削工程により研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。なお、半導体シリコン層１の裏面研削を実施した後に、ウエットポリッシュやドライポリッシュ等の研磨工程を実施してもよい。
【００９２】
図６は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明する模式要部断面図である。図６に示すように、半導体シリコン層１の裏面にプラズマＣＶＤ法により酸化シリコンを堆積させることにより、半導体シリコン層１の裏面に絶縁層６０を形成する。
【００９３】
図７は、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫いて、メタルコンタクトパッド３に達するビアホール７０を半導体シリコン層１の裏面側から形成する工程を説明する模式要部断面図である。図７に示すように、まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【００９４】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクに用いて絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を順次、ＲＩＥ法（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより除去し、ビアホール７０を形成する。
【００９５】
このＲＩＥ法を行う際、フッ素を含むガス等（例えば、ＳＦ6等）を使用して異方性エッチングを行うと、メタルコンタクトパッド３がエッチングストッパとして働き、メタルコンタクトパッド３が露呈した段階で異方性エッチングの進行が遅くなるので、ここでエッチングを止める。また、この工程では、半導体シリコン層１およびポリシリコンパッド２が共にシリコン材料から構成されているため、一段階の工程で除去することができ、簡便にビアホール７０を形成することができる。
【００９６】
図８は、ビアホール７０内部に絶縁層６２を形成する工程を説明する模式要部断面図である。絶縁層６２としては、例えば、窒化シリコンから形成されたものを挙げることができる。この窒化シリコンからなる絶縁層６２は、例えば、プラズマＣＶＤ法を用いて、絶縁層６０を覆って半導体シリコン層１の裏面側全面に堆積する。この原料ガスとして、例えば、シランとアンモニアを用いることにより形成することができる。この窒化シリコンの膜厚は通常は１．０〜５．０μｍの範囲である。
【００９７】
図９は、ビアホール７０内部に貫通電極を形成する工程を説明する模式要部断面図である。図９に示すように、絶縁層６２をエッチバックすることによりビアホール７０底面の絶縁層６２を除去して、ビアホール７０（図８参照）底部のメタルコンタクトパッド３の部分を露呈させる。
【００９８】
続いて、ビアホール７０内部に貫通電極２００を形成する。この貫通電極２００は、内部貫通電極２２２および電極パッド２１０を含むものである。この内部貫通電極２２２は、銅、アルミニウム、チタン、タングステン等の金属、チタンシリサイド、タングステンシリサイド等の金属シリサイド、窒化チタン等の導電無機物、リン等のｎ型不純物やホウ素等のｐ型不純物を含有するポリシリコン等の一種もしくは二種以上からなるものである。内部貫通電極２２２は、チタン、銅等の金属からなるものであることが好ましい。
【００９９】
この内部貫通電極２２２下部に形成されている電極パッド２１０の金属材料は、半導体シリコン層を多層実装する時に、この電極パッドに接続されるバンプ２３０の金属材料に応じて決定される。例えば、接続されるバンプ２３０が前述の錫−銀−銅合金の金属材料である場合は、電極パッド２１０として、ニッケル−金合金、又は銅−金合金の金属材料が使用される。また、接続されるバンプ２３０が錫−銀−ニッケル−銅合金の金属材料である場合は、電極パッド２１０として、ニッケル−金合金の金属材料が使用される。なお、電極パッド２１０とバンプ２３０の上記金属材料は互いに交換可能である。そして、この電極パッド２１０は、リソグラフィー法により形成することができる。
【０１００】
以下に、貫通電極２００を形成する工程について、内部貫通電極２２２が銅からなる場合を例に挙げて説明する。まず、最初に絶縁層６２の表面、すなわち半導体シリコン層１の裏面側に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法によりチタン、および銅を順次形成する。
【０１０１】
その後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により銅を埋設する。
【０１０２】
その後、例えば、アセトン等の有機溶剤等を用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを、硫酸やフッ酸を用いたウェットエッチング工程により除去する。上記工程を経て、図９に示す様に、内部貫通電極２２２および電極パッド２１０を含む貫通電極２００を形成することができる。
【０１０３】
次に、電極パッド２１０を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。
以上のように、上記工程により、支持体５８及び接着剤５９を除去した半導体装置４００を得ることができる。
【０１０４】
次に、以下に示す実施例により、本発明の製造方法をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスに適用した場合をさらに詳細に説明するが、本発明の製造方法はＤＲＡＭデバイスに適用する場合に限定されるものでないことはいうまでもない。
【０１０５】
（第１実施例）
本実施例は、基本的に第一の製造方法を用いて半導体装置を製造するものである。図１０は、本発明の第一の実施態様であるＤＲＡＭデバイスとして使用される半導体装置の製造工程を説明するための模式要部断面図である。
【０１０６】
図１０に示す様に、まず、半導体シリコン層１の表面領域にＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離領域８０を形成する。続いて、公知のリソグラフィー工程、エッチング工程等により、半導体シリコン層１の表面に半導体素子として電界効果型トランジスタ３００、３０１を形成する。
【０１０７】
ここで、半導体シリコン層１としてホウ素等のｐ型不純物を含有する半導体シリコン層を使用する場合に、電界効果型トランジスタ３００、３０１の形成と共に、このｐ型半導体シリコン層１の表面にｎ型導通防止用不純物領域５（例えば、高濃度のＡｓイオン注入による）を形成する。このｎ型導通防止用不純物領域５は、ｐ型半導体シリコン層１の表面とポリシリコンコンタクトパッド２（後に形成される）との接触部分を含むように形成される。このｎ型導通防止用不純物領域５は、ｐ型半導体シリコン層１との間にｐｎジャンクションを形成し、後に形成される導電パッド４０を介して伝達される信号（例えば、＋１．５ボルトとグランド電位との間で振幅）と半導体シリコン層１（例えば、グランド電位）との間の導通を防止するために設けられるものである。
【０１０８】
なお、ｎ型導通防止用不純物領域５は、電界効果型トランジスタ３００、３０１のソース、ドレインと同時に形成することが工程上好ましいが、電界効果型トランジスタ３００、３０１のソース、ドレインとは別工程で形成することも可能である。
【０１０９】
また、半導体シリコン層１としてリン等のｎ型不純物を含有する半導体シリコン層を使用する場合には、ｎ型半導体シリコン層１の表面に形成される導通防止用不純物領域５はｐ型導通防止用不純物領域とされる。
【０１１０】
通常、ＤＲＡＭデバイスには、数十万〜数千万のメモリセルが整然と配置されたメモリアレイが形成されている。さらにメモリアレイを取り囲む様に配置され、それぞれのメモリセルへ信号を入出力するための周辺回路等が形成されている。電界効果型トランジスタ３００は、このメモリセルを構成するものであり、また電界効果型トランジスタ３０１は周辺回路を構成するものである。これらのメモリアレイおよび周辺回路の構成や製造方法は公知であり、これらの公知の製造方法に従って電界効果型トランジスタ３００、３０１を形成することができる。
【０１１１】
続いて、図１１に示す様に、半導体シリコン層１および電界効果型トランジスタ３００、３０１上に、例えば、オゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とを原料ガスに用いたプラズマＣＶＤ法により、酸化シリコンからなる層間絶縁膜１０を形成する。
【０１１２】
続いて、層間絶縁膜１０の表面にフォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、層間絶縁膜１０に開口部を形成する。次に、フォトレジスト層をアッシング工程等により除去した後、この開口部を含む層間絶縁膜１０の全面に、例えばＣＶＤ法によりポリシリコンを堆積させる。このポリシリコンの膜厚の範囲は通常は０．５〜１．５μｍの範囲である。このポリシリコンの堆積は、例えば低圧ＣＶＤ装置を用いて行う。原料ガスとしてモノシランに加えてホスフィン（ＰＨ3）を同時に供給し、ポリシリコンに不純物としてリンを含有させる。５８０℃以上の温度で形成されたポリシリコンは多結晶状態であり、十分にリンがドープされているため導電性を示す。
【０１１３】
次に、ＣＭＰ法等の工程により層間絶縁膜１０の上面の不要なポリシリコンを除去するとともに平坦化する。この工程により、図１２に示す様に、メモリセルアレイに形成される容量素子等と電気的に接続される第一のコンタクト（セルコンタクトとも言う）９０およびポリシリコンコンタクトパッド（第１コンタクトパッド）２を形成することができる。
【０１１４】
なお、第一のコンタクト９０およびポリシリコンコンタクトパッド２を形成する工程について、フォトレジスト層を形成してからＣＭＰ法等の工程に至る一段階の処理に基づいて説明したが、これらの工程は一段階の処理に限定されず、多段階の処理として実施することもできる。
【０１１５】
例えば、先に説明したフォトレジスト層を形成してからＣＭＰ法等の工程に至る処理を実施した後、再度、層間絶縁膜１０の上面に酸化シリコン等からなる層間絶縁膜を形成し、続いて先に説明したフォトレジスト層を形成してからＣＭＰ法等の工程に至る処理を繰り返すことにより、多層のポリシリコンからなるセルコンタクトおよびポリシリコンコンタクトパッドを順次形成することもできる（図示せず）。この工程により形成されたポリシリコンコンタクトパッド２は、第一のコンタクト９０を形成する工程と同時に形成することができる。
【０１１６】
図１３は、周辺回路に接続される第二のコンタクト１００を半導体シリコン層１の上面に形成する工程を説明するための模式要部断面図である。層間絶縁膜１０の上面に、プラズマＣＶＤ法等により、酸化シリコン等からなる層間絶縁膜１２をおよそ０．１〜１．０μｍの範囲の膜厚で形成した後、層間絶縁膜１２の表面にフォトレジスト層を形成する（図示せず）。
【０１１７】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、層間絶縁膜１２に第二のコンタクト１００及びメタルコンタクトパッド３用の開口部を形成する。ここで、第二のコンタクト１００用の開口部は層間絶縁膜１０にまで延伸して形成される。フォトレジスト層をアッシング工程等により除去した後、この開口部内部に対しＭＯＣＶＤ法によりタングステン等の金属を堆積させる。このタングステンの膜厚は、通常は０．２〜１．０μｍの範囲である。
【０１１８】
次に、ＣＭＰ法等の工程により層間絶縁膜１２の上面の不要なタングステンを除去するとともに平坦化する。この工程により、図１３に示す様に、周辺回路に接続される第二のコンタクト１００およびメタルコンタクトパッド（第２コンタクトパッド）３を形成することができる。
【０１１９】
この工程により形成されたメタルコンタクトパッド３は、周辺回路に接続される第二のコンタクト１００を埋設するための導電材料プラグを形成する工程と同時に形成される。
【０１２０】
図１４は、メタルコンタクトパッド３の上面に金属配線層４を形成する工程を説明するための模式要部断面図である。まず、層間絶縁膜１２、導電材料プラグにより埋め込まれた第二のコンタクト１００およびメタルコンタクトパッド３を含む全面にＭＯＣＶＤ法によりタングステン等の金属を堆積させる。次に公知のリソグラフィ法を用いて、タングステン膜をパターニングして金属配線層４および金属パッド１１０を形成する。
【０１２１】
ここで、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。
【０１２２】
しかし、ここでは、金属配線層４の上部に上部配線構造及びバンプ２３０を形成する場合について説明する。図１５は、金属配線層４の上部に上部配線構造及びバンプ２３０を形成する工程を説明するための模式要部断面図である。
【０１２３】
まず、金属配線層４の上部に、例えば、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１４を形成した後、ＣＭＰ法等により、平坦化を行う。
【０１２４】
次に、層間絶縁膜１４の上部に、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１６を形成した後、ＣＭＰ法等により、層間絶縁膜１６の上面を平坦化する。この後、層間絶縁膜１６の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対し公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１６に開口部を形成する。この開口部内部に対し、例えば、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、金属配線層４と電気的に接続する第一の外部接続用コンタクト５０を形成することができる。
【０１２５】
この第一の外部接続用コンタクト５０を形成する工程の変形例では、先にＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより金属層を形成してから公知のリソグラフィ法を用いて金属層をパターニングする。この後、プラズマＣＶＤ法等により酸化シリコン等の層間絶縁膜を堆積させることにより、第一の外部接続用コンタクト５０を形成することもできる。以下に説明する第二の外部接続用コンタクト等の場合も同様である。
【０１２６】
続いて、ＣＭＰ法等により、第一の外部接続用コンタクト５０および層間絶縁膜１６の上面を平坦化した後、第一の外部接続用コンタクト５０および層間絶縁膜１６の上部に、例えば、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１８を形成する。
【０１２７】
続いて層間絶縁膜１８の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１８に開口部を形成する。この開口部内部に対し、例えば、窒化チタンからなる金属バリア膜をスパッタリング法等により形成した後（図示せず）、その上に例えば、アルミニウム、またはアルミニウム−シリコン−銅合金等のアルミニウム合金をスパッタリング法等によって形成し、さらにその上に、例えば、窒化チタン等からなる金属バリア膜をスパッタリング法等によって形成することにより、第一のアルミニウム配線５２を形成する。
【０１２８】
さらに先に説明した第一の外部接続用コンタクト５０を形成する方法と同様の方法により、第二の外部接続用コンタクト５４を形成した後、先に説明した第一のアルミ配線５２を形成する方法と同様の方法により、第二のアルミニウム配線５６を形成する。
上記に説明した工程により、図１５に示した金属配線層４の上部に第二のアルミニウム配線５６の一部からなる外部接続用電極を形成することができる。
【０１２９】
なお、酸化シリコン等からなる層間絶縁膜１８、２０および２２は、先に説明した層間絶縁膜１０等と同様の操作により形成することができる。また、図１５には特段、示していないが、層間絶縁膜内部に容量コンタクト、キャパシタ等が形成されている。次に、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成される。
【０１３０】
第二のアルミニウム配線５６の一部からなる外部接続用電極の表面に接してバンプ２３０を形成した構成とする。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。
【０１３１】
さらに、バンプ２３０等を含む最外面を保護するため、図１５に示した様に、層間絶縁膜２２上に接着剤５９を用いて石英からなる支持体５８を貼付する。この支持体５８を貼付することにより、以下に説明する半導体シリコン層１の裏面を加工する工程の際、半導体シリコン層１の表面側に損傷が生じることを防止することができる。
【０１３２】
次に、半導体シリコン層１の裏面を加工する工程について説明する。図１６は、半導体シリコン層１の裏面を研削する工程を説明するための模式要部断面図である。
【０１３３】
この工程では、半導体シリコン層１の裏面を研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。この研削工程に限定はなく、公知の方法を適宜、選択して実施することができる。
【０１３４】
図１７は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。図１７に示す様に、プラズマＣＶＤ法により、半導体シリコン層１の裏面に酸化シリコンを堆積させることにより絶縁層６０を形成することができる。この絶縁膜６０の膜厚は通常は０．１〜１μｍの範囲である。
【０１３５】
図１８は、絶縁層６０、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）およびポリシリコンコンタクトパッド２を貫いて、メタルコンタクトパッド３に達するビアホール７０を、半導体シリコン層１の裏面側から形成する工程を説明するための模式要部断面図である。まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【０１３６】
次に、このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、絶縁層６０、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）、およびポリシリコンコンタクトパッド２を順次、エッチング除去してビアホール７０を形成する。このビアホール７０は反応性イオンエッチング等の異方性エッチングにより形成することができる。
【０１３７】
より具体的には、絶縁層６０は、例えばＣＨＦ3等のフルオロカーボンを主成分とするガスを用いたＲＩＥ法（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチング除去することができる。また、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）およびポリシリコンコンタクトパッド２は、フッ素を含むガス（例えば、ＳＦ6等）の存在下に、温度−５０〜＋２５℃、圧力０．１〜１０ｍｍＴｏｒｒ、高周波パワー５００〜２０００Ｗおよびバイアスを１００〜５００ＷとしてＲＩＥ法によるエッチングを行うことにより除去することができる。
【０１３８】
この際、先に形成したメタルコンタクトパッド３（タングステン）がエッチングストッパとして機能するため、半導体シリコン層１の裏面側からのエッチングにより、このメタルコンタクトパッド３が露呈した段階で異方性エッチングの進行が遅くなるので、ここでエッチングを止める。これによりビアホール７０を形成することができる。この様にして得られたビアホール７０の外径は通常５〜１００μｍの範囲である。
【０１３９】
本実施例は、第１コンタクトパッド２が、ポリシリコンからなるポリシリコンコンタクトパッドである。このため、半導体シリコン層１とポリシリコンコンタクトパッドは、エッチング条件を変更することなく連続的に１工程でエッチングが可能となる。このように、第１コンタクトパッド２を半導体シリコン層１と同様の材料とすることで、エッチングストッパである第２コンタクトパッド３の金属が露出するまで、特許文献１のような複雑な工程を経ることなく、容易にビアホールを開口することが可能となる。
【０１４０】
図１９は、ビアホール７０内部に絶縁層６２を形成する工程を説明するための模式要部断面図である。この絶縁層６２は窒化シリコンから形成されており、絶縁層６０を覆って半導体シリコン層１の裏面全体に堆積される。この窒化シリコンからなる絶縁層６２は、通常、プラズマＣＶＤ法を用いて堆積する。原料ガスとして、例えば、シランとアンモニアを用いることにより、図１９に示す様に、窒化シリコンからなる絶縁層６２を形成することができる。この窒化シリコンの膜厚は通常は１．０〜５．０μｍの範囲である。
【０１４１】
図２０はビアホール７０内部に貫通電極２００を形成する工程を説明するための模式要部断面図である。次に絶縁層６２をエッチバックすることにより、ビアホール７０底面の絶縁層６２を除去して、メタルコンタクトパッド３の部分を露呈させる。
【０１４２】
続いて、絶縁層６２の表面、すなわち半導体シリコン層１の裏面側に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法により０．１〜０．５μｍ程度のチタン、および０．２μｍ〜１．０μｍ程度の銅を順次形成する。このめっき用シード膜２２０は、後の工程で、電気めっき法による銅の成膜時に給電膜として作用する。
【０１４３】
この後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により、内部貫通電極２２２としての銅を埋設する。
【０１４４】
このめっきによる銅の埋設は、銅イオン、または銅錯イオンを含む電解質に直流またはパルス電流を流して、陰極上に銅を析出させることによって行うことができる。なお、本実施例では、硫酸銅溶液を電解液として用い、めっき用シード膜を陰極とし、硫酸銅溶液に陽極電極を設置して、直流電流を流す。この銅の膜厚は通常は１０〜５０μｍである。
【０１４５】
この後、アセトンを用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを硫酸やフッ酸を用いたウェットエッチング工程で除去する。そして、例えばリソグラフィー法により、内部貫通電極２２２の下部に、上述した金属材料の電極パッド２１０を形成する。
【０１４６】
以上の工程により図２０に示す貫通電極２００を有する半導体装置を得ることができる。図２０に示す様に、このようにして形成した貫通電極２００は、内部貫通電極２２２および電極パッド２１０により形成されている。
【０１４７】
図２１は、第１実施例により得られた半導体装置４０１の模式要部断面図である。まず、電極パッド２１０を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８および接着剤５９（図２０参照）を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。
上記の工程により半導体装置４０１を製造することができる。
【０１４８】
（第２実施例）
本実施例は、基本的に第二の製造方法を用いて半導体装置を製造するものである。図２２は、本発明の第二の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。図２２に示す様に、最初に半導体シリコン層１の表面側から円筒状の電極−基板分離用孔２４０を形成する。
【０１４９】
すなわち、まず、半導体シリコン層１の表面側にフォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、半導体シリコン層１の貫通電極の形成領域を囲むように 円筒状の電極−基板分離用孔２４０を形成する。例えば、円筒状の電極−基板分離用孔２４０は反応性イオンエッチング等の異方性エッチングにより形成することができる。この異方性エッチングを実施する際の条件は、第１実施例の場合でビアホール７０を形成する際に実施した反応性イオンエッチングの場合と同様とすることができる。
【０１５０】
図２３は、円筒状の電極−基板分離用孔２４０に絶縁材を埋設することにより外周筒状絶縁体２５０を形成する工程を説明するための模式要部断面図である。図２３に示す様に、円筒状の電極−基板分離用孔２４０に絶縁材を埋設する。この絶縁材としては、例えば、酸化シリコン等を挙げることができる。この酸化シリコンは、ＣＶＤ法等の方法により円筒状の電極−基板分離用孔２４０の内部に埋設することができる。そしてこの絶縁材を埋設することにより、外周筒状絶縁体２５０を形成することができる。この絶縁膜の膜厚は通常は１．０〜３．０μｍの範囲である。また、この際、ＣＶＤ法等の方法により、同時に半導体シリコン層１の表面にも酸化シリコンからなる絶縁層６４が形成される。
【０１５１】
図２４は半導体シリコン層１の表面に形成された酸化シリコンからなる絶縁層６４を除去する工程を説明するための模式要部断面図である。図２４に示す様に、フッ酸を用いたウエットエッチング工程と、ＣＭＰ工程により絶縁層６４を除去することにより、半導体シリコン層１の表面を平坦化することができる。また、この工程により、半導体シリコン層１の表面を露呈させることができる。このようにして、半導体シリコン層１に形成された外周筒状絶縁体２５０は、後の工程で形成される貫通電極の形成領域を囲むと共に、次工程で形成される層間絶縁膜１０に接するように形成される。
【０１５２】
図２５は、半導体シリコン層１の表面に電界効果型トランジスタ３０２、３０３を形成する工程を説明するための模式要部断面図である。第１実施例の場合と同様、まず、半導体シリコン層１の表面領域にＳＴＩと呼ばれる素子分離領域８０を形成する。続いて、公知のリソグラフィー工程、エッチング工程等により、図２５に示す様に、半導体シリコン層１の表面に電界効果型トランジスタ３０２、３０３を形成する。電界効果型トランジスタ３０２は、第１実施例の電界効果型トランジスタ３００と同様にメモリセルを構成するものであり、また、電界効果型トランジスタ３０３は、第１実施例の電界効果型トランジスタ３０１と同様に周辺回路を構成するものである。
【０１５３】
なお、第１実施例では電界効果型トランジスタ３００、３０１を形成する際に合わせてｎ型導通防止用不純物領域５を形成したが、この第２実施例では外周筒状絶縁体２５０を形成するため、ｎ型導通防止用不純物領域５を形成する必要がない。
【０１５４】
続いて、先の第１実施例の場合で図１１〜図１５に基づいて説明した工程と同様の工程を経て、図２６に示す構造を得ることができる。
【０１５５】
図２６は、半導体シリコン層１の裏面を研削する工程を説明するための模式要部断面図である。第１実施例の場合と同様、図２６では半導体シリコン層１の表面の最外面の第二のアルミニウム配線５６の一部からなる外部接続用電極にはバンプ２３０が形成され、この最外面を保護するために石英からなる支持体５８が接着剤５９を用いて貼付されている。なお、金属配線層４の上部に、図２６のような上部配線構造を形成せず、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。なお、上部配線構造は、本実施例に限定されるものではなく、より少ない数の配線層とすることもできるし、より多い数の配線層とすることもできる。バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。
【０１５６】
次に、図２６に示されるように、半導体シリコン層１の裏面を研削工程により研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。この研削工程に限定はなく、公知の方法を適宜選択して実施することができる。この研削工程により、先に半導体シリコン層１内部に埋設しておいた外周筒状絶縁体２５０の底面を露呈させることができる。この研削工程により、半導体シリコン層１内部に、外周筒状絶縁体２５０によって囲まれ、他の半導体シリコン層１から電気的に絶縁された領域を形成することができる。
【０１５７】
上記に説明した通り、この第２実施例では、半導体シリコン層１内部に、半導体シリコン層の表面側から円筒状の電極−基板分離用孔を形成し、この円筒状の電極−基板分離用孔に絶縁材を埋設することにより、外周筒状絶縁体を形成する。そして、半導体シリコン層の裏面を研削することにより、外周筒状絶縁体の底部を露呈させて半導体シリコン層内部に絶縁構造を形成する点に特徴を有する。
【０１５８】
図２７は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。図２７に示す様に、半導体シリコン層１の裏面にプラズマＣＶＤ法により酸化シリコンを堆積させることにより、絶縁層６０を形成することができる。この絶縁層６０の膜厚は通常は０．１〜１μｍの範囲である。
【０１５９】
図２８は、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド（第１コンタクトパッド）２を貫いて、メタルコンタクトパッド（第２コンタクトパッド）３に達するビアホール７０を形成する工程を説明するための模式要部断面図である。まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【０１６０】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫通して、外周筒状絶縁体２５０の内側にビアホール７０を形成する。このビアホール７０は、先の第１実施例の場合と同様に、メタルコンタクトパッド３をエッチングストッパに用いて異方性エッチングを行うことにより形成することができる。この様にして得られたビアホール７０の外径は通常５〜１００μｍの範囲である。
【０１６１】
本実施例においても、第１コンタクトパッド２が、ポリシリコンからなるポリシリコンコンタクトパッドである。このため、半導体シリコン層１とポリシリコンコンタクトパッドとは、エッチング条件を変更することなく連続的に１工程でエッチングが可能となる。このように、第１コンタクトパッド２を半導体シリコン層１と同様の材料とすることで、エッチングストッパである第２コンタクトパッド３の金属に達するまで、特許文献１のような複雑な工程を経ることなく、容易にビアホールを開口することが可能となる。
【０１６２】
図２９は、ビアホール７０内部に内部貫通電極２２４を形成する工程を説明するための模式要部断面図である。まず、ビアホール７０内部の表面に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法により、０．１〜０．５μｍ程度のチタン、および０．２μｍ〜１．０μｍ程度の銅を順次形成する。このめっき用シード膜２２０は、後の工程で、電気めっき法による銅の成膜時に給電膜として作用する。
【０１６３】
この後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により、内部貫通電極２２４としての銅を埋設する。この銅の膜厚は通常は１０〜５０μｍの範囲である。
【０１６４】
この後、アセトンを用いてレジスト層を剥離除去し、さらに、硫酸やフッ酸を用いたウェットエッチング法によって、余剰のめっき用シード膜２２０の銅およびチタンを除去する。そして、例えばリソグラフィー法により、内部貫通電極２２４の下部に、上述した第１実施例の電極パッド２１０と同様の金属材料からなる電極パッド２１２を形成する。この工程により、図２９に示す様に、シード膜２２０、内部貫通電極２２４、筒状半導体シリコン２２６、外周筒状絶縁体２５０、電極パッド２１２を備えた貫通電極２０２を有する半導体装置を得ることができる。
【０１６５】
続いて、電極パッド２１２を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８および接着剤５９（図２０参照）を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。上記の工程により半導体装置４０２を製造することができる。
【０１６６】
第１実施例により説明した半導体装置４０１に含まれる貫通電極２００の場合、ビアホール７０内部に接して絶縁層６２が配置され、さらに、ポリシリコンコンタクトパッド２と接する半導体シリコン層１の表面部にはｎ型導通防止用不純物領域５が形成されている。そして、貫通電極２００からバンプ２３０までの部分が半導体シリコン層１から電気的に絶縁されている。
【０１６７】
これに対し、第２実施例の半導体装置４０２の場合、シード膜２２０、内部貫通電極２２４、筒状半導体シリコン２２６、外周筒状絶縁体２５０、電極パッド２１２によって貫通電極２０２が形成されていて、外周筒状絶縁体２５０により、貫通電極２０２が半導体シリコン層１から電気的に絶縁されている点が異なる。
【０１６８】
図３０は、第２実施例の半導体装置に使用する貫通電極２０２の部分を例示した、模式要部斜視図である。図３０では、貫通電極２０２に含まれる内部貫通電極２２４が実線で示されている。内部貫通電極２２４は直径がおよそ２０μｍのビアホール内部にめっき用シード膜としてチタンを１５０ｎｍ、銅を６００ｎｍスパッタリング法により成長させた後、このシード膜に銅をめっきにより埋設することにより形成されている。図３０に例示される様に、筒状半導体シリコン２２６は、内部貫通電極２２４を取り囲む様に配置されていて、さらにその外側を取り囲む様にして外周筒状絶縁体２５０が配置されている。
【０１６９】
また筒状半導体シリコン２２６は、対応する位置にある半導体シリコン層１の部分からなるものである。また、外周筒状絶縁体２５０は、酸化シリコン、窒化シリコン等の絶縁材からなるものである。この絶縁材が埋め込まれる半導体シリコン層１内の円筒状の電極−基板分離用孔２４０（外部筒状絶縁体２５０と図が重なるため図示省略）の幅（図３０の横方向）はおよそ２μｍであり、この円筒状の電極−基板分離用孔２４０に埋め込まれる外周筒状絶縁体２５０の直径はおよそ３０μｍであり、膜厚（図３０の横方向厚さ）は１〜２μｍの範囲である。
【０１７０】
さらに内部貫通電極２２４は、ポリシリコンコンタクトパッド２を貫通して形成されている。このポリシリコンコンタクトパッド２の直径はおよそ２６μｍであり、膜厚（図３０の縦方向）は１〜２μｍの範囲である。
【０１７１】
ポリシリコンコンタクトパッド２上部にはメタルコンタクトパッド３に電気的に接続された金属配線層４が形成されている。このメタルコンタクトパッド３の直径はおよそ２６μｍであり、膜厚（図３０の縦方向）はおよそ０．５μｍ程度である。
【０１７２】
また、第１実施例および第２実施例により説明した通り、本発明の半導体装置に含まれる貫通電極２００、２０２は、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫通したビアホール７０内部に埋設されている。
【０１７３】
第２実施例では、先に説明した貫通電極の製造工程に関し、半導体シリコン層１の裏面から貫通電極を形成する前に、（ａ）貫通電極が半導体シリコン層の裏面側から接する導電パッドを設け、かつ（ｂ）半導体シリコン層の貫通電極形成領域を囲むように、表面側から外周筒状絶縁体２５０を形成するものである。なお、外周筒状絶縁体２５０は、平面形状、つまり、半導体シリコン層１の主面から見た形状が、円形、矩形等いずれの形状であっても良く、外周筒状絶縁体２５０がビアホール７０を囲むように形成されていれば良い。そして、半導体シリコン層１の表面側の層間絶縁膜１０及び裏面側の絶縁層６０に接するように形成されていることが好ましい。
【０１７４】
これらの製造工程を有することにより、半導体シリコン層１を裏面からエッチングするだけでビアホールを形成することができ、半導体シリコン層１の裏面側から外周筒状絶縁体を形成する場合に比較して外周筒状絶縁体等を形成する際の条件選択の幅が広がる。つまり、前処理工程にて半導体シリコン層１の表面側から外周筒状絶縁体を埋め込むので、通常の半導体素子形成工程の一部として外周筒状絶縁体（酸化シリコン）を形成できることになり、この酸化シリコン成長法として、熱酸化やＬＰＣＶＤ法等各種の方法が選択できる。これに対して、半導体シリコン層１の裏面側から外周筒状絶縁体を形成する場合には、前処理工程にて既に半導体素子が形成されているため、外周筒状絶縁体を形成するときの熱による半導体素子の劣化や動作不良の問題から、熱酸化やＬＰＣＶＤ法を使用することが出来なくなる。
【０１７５】
さらに、半導体シリコン層の裏面からビアホールを形成するエッチング工程、半導体シリコン層から貫通電極や導電パッド等を電気的に絶縁する工程、ビアホールに銅等の金属を埋設する工程等を含む、貫通電極を形成する工程の難易度を容易にすることができる。つまり、第１実施例で必要であった、第１コンタクトパッド２と半導体シリコン層１との導通を防止するための導通防止用不純物領域５が不要となる。その上、貫通電極２００と半導体シリコン層１との導通を防止するための絶縁層６２の形成が不要となり、半導体シリコン層１の裏面からの工程を簡単化できる。
また、貫通電極と半導体シリコン層とを電気的に完全に分離できる。
【０１７６】
（第３実施例）
第３実施例の製造方法は、先の第１実施例の第２コンタクトパッド３をメタルコンタクトパッドではなくポリシリコンコンタクトパッドとすること、金属配線層４をエッチングストッパに用いてビアホールが金属配線層４に到達するまで異方性エッチングを行うこと以外は第１実施例の製造方法と全く同様である。
【０１７７】
図３１は、第３実施例の半導体装置の製造工程を説明するための模式要部断面図である。前もって、半導体シリコン層１の表面に接して、ポリシリコンコンタクトパッド２（第１実施例の第１コンタクトパッド２および第２コンタクトパッド３を合わせたものに相当）が導電パッドとして形成されているため、半導体シリコン層１の裏面側から貫通電極２００を容易に形成することができる。この半導体装置４０３を製造するための各工程としては、上記第１実施例と同様の工程を用いることができる。
【０１７８】
（第４実施例）
第４実施例の製造方法は、先の第２実施例の第２コンタクトパッド３をメタルコンタクトパッドではなくポリシリコンコンタクトパッドとすること、金属配線層４をエッチングストッパに用いビアホールが金属配線層４に到達するまで異方性エッチングを行うこと以外は第２実施例の製造方法と全く同様である。
【０１７９】
図３２は、第４実施例の半導体装置の製造工程を説明するための模式要部断面図である。前もって、半導体シリコン層１の表面に接して、ポリシリコンコンタクトパッド２（第２実施例の第１コンタクトパッド２および第２コンタクトパッド３を合わせたものに相当）が導電パッドとして形成されているため、半導体シリコン層１の裏面側から貫通電極２０２を容易に形成することができる。この半導体装置４０４を製造するための各工程としては、上記第２実施例と同様の工程を用いることができる。
【０１８０】
第３実施例および第４実施例の製造方法によれば、半導体シリコン層１の表面に接してポリシリコンコンタクトパッド２からなる導電パッドが予め形成されていて、この導電パッドと金属配線層４とは既に電気的に接続されている。このため、半導体シリコン層１の裏面側から金属配線層４に達する貫通電極２００、２０２をそれぞれ形成する際、半導体シリコン層１の表面側に新たに金属配線層を形成する必要がない。
【０１８１】
上記第３実施例および第４実施例により説明した通り、第２コンタクトパッド３のメタルコンタクトパッドに代えてポリシリコンコンタクトパッドを使用した場合、半導体シリコン層１の裏面からビアホールを形成するための異方性エッチングを実施した際に金属配線層４がエッチングストッパとして機能する。このため、異方性エッチングは、金属配線層４が露呈した段階でエッチングの進行が遅くなるので、ここでエッチングを止める。このように、第３実施例および第４実施例の場合も、本発明の技術思想をそれぞれ具現化した一実施例であり、本発明の思想は実現されており、発明の効果を奏することができる。
【０１８２】
ところで、第１実施例および第２実施例の場合はそれぞれ半導体装置４０１、４０２としてＤＲＡＭデバイスを例に挙げて説明した。このＤＲＡＭデバイスにおいては、前述のように、メモリセルアレイにおけるセルコンタクト等の埋設材料としてポリシリコンが使用されているため、本発明のポリシリコンパッド２（第１コンタクトパッド）とセルコンタクト９０（第一のコンタクト）を同一工程で形成できる。さらに、メタルコンタクトパッド３（第２コンタクトパッド）についても、周辺回路に接続される第二のコンタクト１００を埋設する導電材料プラグと同一のタングステンを使用することで、これらを同一工程で形成することができる。
【０１８３】
従って、第１実施例および第２実施例の場合は、ポリシリコンパッド２（第１コンタクトパッド）及びメタルコンタクトパッド３（第２コンタクトパッド）を形成するための工程を、別工程として追加する必要を無くすことができる。しかも、半導体シリコン層１とポリシリコンパッド２とをエッチング条件を変更することなく連続的にエッチングできるため、生産時のスループット及びコスト的に非常に有利である。
【０１８４】
（実施例の変形例１）
変形例１は、上記第１実施例又は第２実施例とは、第１コンタクトパッド２が、ポリシリコンの代わりに、例えばタングステンから形成され、第２コンタクトパッド３が、例えばアルミニウム又は銅から形成される点が異なる。この場合、金属配線層４として、アルミニウム又は銅を使用しても良い。このため、この変形例の製造方法では、第１実施例又は第２実施例と同様の方法により、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１を貫いてビアホール７０を形成することができる。第１コンタクトパッド２がタングステンであり、ビアホール７０がこのタングステンに達したところでエッチングを終了することもできる。
【０１８５】
また、第１実施例と同様にフッ素を含むガス（例えば、ＳＦ6等）の存在下では、半導体シリコン層１のエッチングに引き続き、第１コンタクトパッド２であるタングステンをエッチングすることが可能である。そこで、第２コンタクトパッド３（アルミニウム又は銅等）に達するまでビアホール７０を形成することが好ましい。なぜなら、第２コンタクトパッド３に達するまでビアホール７０を形成することにより、ビアホール７０内に形成される貫通電極と第１コンタクトパッド２との接触面積を大きくすることができ、接触部の電気抵抗を低減できるからである。
【０１８６】
この変形例では、第１コンタクトパッド２をタングステンとし、第２コンタクトパッド３をアルミニウム又は銅とすることで、アルミニウム又は銅をエッチングストッパとしてタングステンをＲＩＥエッチングし、第２コンタクトパッド３が露出するまで第１コンタクトパッド２をエッチングしてビアホール７０を形成することができる。
【０１８７】
なお、第１コンタクトパッド２としてのタングステンのエッチングを途中で中止し、第１コンタクトパッド２の途中までビアホール７０を形成することも可能であるが、貫通電極と第１コンタクトパッド２との接触面積が小さくなり、接触部の電気抵抗が大きくなることを配慮する必要がある。
【０１８８】
（実施例の変形例２）
変形例２は、上記第１実施例又は第２実施例において、第１コンタクトパッド２が、ポリシリコンコンタクトパッドの代わりにタングステンから形成される点が異なる。つまり第１実施例又は第２実施例において、第１コンタクトパッド２と第２コンタクトパッド３とが同じ材料のメタルコンタクトパッドとなる。このため、この変形例の製造方法では、第１実施例又は第２実施例と同様の方法により、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１を貫いてビアホール７０を形成することができる。第１コンタクトパッド２がタングステンであり、ビアホール７０のエッチングがこのタングステンに達したところでエッチングを終了することができる。
【０１８９】
また、この変形例の場合も、第１実施例と同様にフッ素を含むガス（例えば、ＳＦ6等）の存在下では、半導体シリコン層１のエッチングに引き続き、第１コンタクトパッド２及び第２コンタクトパッド３としてのタングステンを、半導体シリコン層１と同一工程でエッチングすることが可能である。そこで、金属配線層４としてアルミニウム又は銅等を使用し、これをエッチングストッパとして、第１コンタクトパッド２及び第２コンタクトパッド３を貫通して金属配線層４に達するビアホール７０を形成することが好ましい。これにより、ビアホール７０に形成される貫通電極と抵抗の低いメタルコンタクトパッド（タングステン）との接触面積を大きくすることができ、接触部の電気抵抗を大幅に低減できるからである。この変形例の場合も、第１コンタクトパッド２及び第２コンタクトパッド３としてのタングステンのエッチングを途中で中止し、タングステンの途中までビアホール７０を形成することも可能であるが、当然、貫通電極と第１及び第２コンタクトパッドとの接触面積が小さくなるため、接触部の電気抵抗が大きくなることを配慮する必要がある。
【０１９０】
なお、第１コンタクトパッド２としてのタングステンは、第２コンタクトパッド３のタングステンと同一の工程で形成されても良いし、または、夫々、別工程で形成されても良い。
【０１９１】
本発明の第１実施例、第２実施例、第３実施例、第４実施例及び変形例１、２において、第１コンタクトパッド２、第２コンタクトパッド３又は金属配線層４の金属材料として、タングステンを用いた場合について述べたが、これら金属材料として、夫々、タングステン以外に、アルミニウム、チタン、銅、及び、これらのうちいずれか複数材料の合金を用いたり、更に、これらの金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【０１９２】
また、変形例１、２において、第１コンタクトパッド２、第２コンタクトパッド３、金属配線層４として、いずれの金属材料を使用するかは、ビアホールを形成するに当たり、これら構成物のうち、どの構成物をエッチングし、どの構成物をエッチングストッパにするかに依存して、適宜決定することができる。ここで、エッチングされる構造物とエッチングストッパとなる構造物では、使用されるエッチング条件において、実用的な範囲でのエッチング選択比が取れる必要がある。
【０１９３】
なお、本発明の第１実施例、第２実施例、第３実施例、第４実施例及び変形例１、２の各半導体装置において、１つの貫通電極の形成について説明した。しかし、本発明の半導体装置に複数の貫通電極を設け、当該半導体装置を単に通過する信号用の貫通電極と当該半導体装置の素子に金属配線層を介して接続される貫通電極とを混在した構成とすることができることは当然である。または、これら２種類の貫通電極の一方のみとすることもできる。さらに、本願発明を、半導体素子を形成せずに貫通電極のみ有する半導体基板へ適用し、この半導体基板をインターポーザとして利用することもできる。
【図面の簡単な説明】
【０１９４】
【図１】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に接して第１および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図２】本発明の半導体装置の製造方法の一工程である、層間絶縁膜に形成された開口部に第１および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図３】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面上部に第１および第２コンタクトパッドと電気的に接続する金属配線層を形成する工程を説明するための模式要部断面図である。
【図４】本発明の半導体装置の製造方法の一工程である、金属配線層の上部にバンプを形成する工程を説明するための模式要部断面図である。
【図５】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図８】本発明の半導体装置の製造方法の一工程である、ビアホール内部に絶縁層を形成する工程を説明するための模式要部断面図である。
【図９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に貫通電極を形成する工程を説明するための模式要部断面図である。
【図１０】本発明の第１実施例であるＤＲＡＭデバイスとして使用される半導体装置の製造方法の一工程を説明するための模式要部断面図である。
【図１１】本発明の半導体装置の製造方法の一工程である、半導体シリコン層上に層間絶縁膜を形成する工程を説明するための模式要部断面図である。
【図１２】本発明の半導体装置の製造方法の一工程である、メモリセルアレイに形成される容量素子等と電気的に接続するための第一のコンタクトおよび第１コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図１３】本発明の半導体装置の製造方法の一工程である、周辺回路に接続される第二のコンタクト１００および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図１４】本発明の半導体装置の製造方法の一工程である、第２コンタクトパッドの上面に金属配線層を形成する工程を説明するための模式要部断面図である。
【図１５】本発明の半導体装置の製造方法の一工程である、金属配線層の上部に上部配線構造及びバンプを形成する工程を説明するための模式要部断面図である。
【図１６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図１７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図１８】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図１９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に絶縁層を形成する工程を説明するための模式要部断面図である。
【図２０】本発明の半導体装置の製造方法の一工程である、ビアホール内部に貫通電極を形成する工程を説明するための模式要部断面図である。
【図２１】第１実施例により得られた半導体装置の模式要部断面図である。
【図２２】本発明の第２実施例である半導体装置の製造方法の一工程を説明するための模式要部断面図である。
【図２３】本発明の半導体装置の製造方法の一工程である、円筒状の電極−基板分離用孔に絶縁材を埋設することにより、外周筒状絶縁体を形成する工程を説明するための模式要部断面図である。
【図２４】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に形成された酸化シリコンからなる絶縁膜を除去する工程を説明するための模式要部断面図である。
【図２５】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に電界効果型トランジスタを形成する工程を説明するための模式要部断面図である。
【図２６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図２７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図２８】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図２９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に内部貫通電極を形成する工程を説明するための模式要部断面図である。
【図３０】第２実施例の半導体装置に使用する貫通電極の部分を例示した、模式要部斜視図である。
【図３１】第３実施例の半導体装置の製造工程を説明するための模式要部断面図である。
【図３２】第４実施例の半導体装置の製造工程を説明するための模式要部断面図である。
【図３３】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３４】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３５】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３６】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３７】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３８】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【符号の説明】
【０１９５】
１ 半導体シリコン層
２ ポリシリコンコンタクトパッド
３ メタルコンタクトパッド
４ 金属配線層
５ 導通防止不純物領域
１０、１２、１４、１６、１８、２０、２２ 層間絶縁膜
２４ フォトレジスト層
３０ 開口部
４０ 導電パッド
５０ 第一の外部接続用コンタクト
５２ 第一のアルミニウム配線
５４ 第二の外部接続用コンタクト
５６ 第二のアルミニウム配線
５８ 石英からなる支持体
５９ 接着剤
６０、６２、６４ 絶縁層
７０ ビアホール
７２、７４、７６ 層間絶縁膜
８０ 素子分離膜
９０ 第一のコンタクト
１００ 第二のコンタクト
１１０ 金属パッド
１５０ ＩＣチップ
１５１ シリコン基板
１５３ 層間絶縁膜
１５５ パッド電極
１５７ パッシベーション膜
１６１ 表面保護膜
１６３ シリコン酸化膜
１６３’ ハードマスク
１６５ 第１のレジストマスク
１６７、１６９、１７７ 開口部
１７１ 絶縁膜
１７３ 下地メタル膜
１７５ 第２のレジストマスク
１７９ 第３のレジストマスク
１８１ 電極
２００、２０２ 貫通電極
２１０、２１２ 電極パッド
２２０ シード膜
２２２、２２４ 内部貫通電極
２２６ 筒状半導体シリコン
２３０ バンプ
２４０ 円筒状の電極−基板分離用孔
２５０ 外周筒状絶縁体
３００、３０１、３０２、３０３ 電界効果型トランジスタ
４００、４０１、４０２、４０３ 半導体装置
【技術分野】
【０００１】
本発明は、貫通電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、一つの半導体装置に一つの半導体シリコン層を搭載したものが主流であったが、近年、一つの半導体装置に複数の半導体シリコン層を搭載したものが提案されるようになってきている。具体的には、一つの半導体装置の内部に複数の半導体シリコン層を多層として搭載することにより、半導体装置全体を小型軽量化しつつ半導体装置の処理速度等の能力を高めることができる。
【０００３】
この複数の半導体シリコン層を搭載した半導体装置を製造する場合、半導体装置内部で半導体シリコン層同士を積層して電気的に接続する必要がある。そこで、この複数の半導体シリコン層同士を電気的に接続したものとして、半導体装置内部の半導体シリコン層を貫通するビアホール内部に貫通電極を形成し、これらの貫通電極同士を連結した半導体装置の製造方法および半導体装置が提案されている（特許文献１）。
【０００４】
特許文献１（図３３〜図３８）には、この従来技術に係る貫通電極の製造方法が示されている。まず、図３３（Ａ）に示すように、シリコン基板１５１の表面に層間絶縁膜１５３（例えば、シリコン酸化膜、またはシリコン窒化膜等からなる）、パッド電極１５５（例えば、アルミ等からなる）、パッシベーション膜１５７（例えば、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜等からなる）を順次、形成する。次に、パッシベーション膜１５７上に開口部を形成し、この開口部からパッド電極１５５の表面を露出させる。
【０００５】
次に、プローブ検査を行った後、シリコン基板１５１の裏面を研磨して少なくとも３００μｍ程度の厚さまで薄く加工する。次に、パッド電極１５５およびパッシベーション膜１５７を覆うように、シリコン基板１５１上に表面保護膜１６１（例えば、シリコン酸化膜）を形成する。
【０００６】
次に、図３３（Ｂ）に示すように、研磨されたシリコン基板１５１の裏面全体にシリコン酸化膜１６３を形成する。次に、シリコン基板１５１の裏面のパッド電極１５５に対応する位置に開口部１６７を有する第１のレジストマスク１６５を形成し（図３３（Ｃ））、図３４（Ａ）に示すように、このレジストマスク１６５をマスクに用いてシリコン酸化膜１６３をエッチングして、対応する位置に開口部１６７を有するハードマスク１６３’を形成する。
【０００７】
次に、図３４（Ｂ）に示すように、レジストマスク１６５を除去する。この後、このハードマスク１６３’をマスクに用いてシリコン基板１５１をエッチングして、図３４（Ｃ）に示す層間絶縁膜１５３を底面とする開口部１６９を形成する。このシリコン基板１５１のエッチングは、例えばＳＦ6、ＳＦ6／Ｏ2系等のエッチングガスを用いたドライエッチングにより行う。
【０００８】
続いて、図３５（Ａ）に示すようにハードマスク１６３’の除去後、図３５（Ｂ）に示すようにこの開口部１６９が形成されたシリコン基板１５１の裏面全体に絶縁膜１７１（例えば、シリコン酸化膜）を１μｍ程度の厚さに形成する。この後、図３５（Ｃ）に示すように、開口部１６９の底面を露出し、開口部１６９の側壁と開口部１６９以外とを覆う第２のレジストマスク１７５を形成する。
【０００９】
次に、図３６（Ａ）に示すように、第２のレジストマスク１７５をマスクに層間絶縁膜１５３をエッチングして、パッド電極１５５を底面とする開口部１７７を形成する。この開口部１７７と開口部１６９とにより、貫通孔Ｈが構成される。この層間絶縁膜１５３のエッチングは、例えば、ＣＦ4と、ＣＨＦ3と、Ｃ2Ｆ6と、Ｏ2と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。この後、第２のレジストマスク１７５を除去する（図３６（Ｂ））。
【００１０】
次に、図３６（Ｃ）に示すように、スパッタ法を用いて、貫通孔Ｈが形成されたシリコン基板１の裏面全体に下地メタル膜１７３（例えばＡｕ、Ｔｉ、Ｎｉ等）を、形成する。
【００１１】
次に、図３７（Ａ）に示すように、貫通孔Ｈを含むプラグ電極の形成領域を露出させると共に、他の部分を覆う第３のレジストマスク１７９を下地メタル膜１７３上に形成する。この後、図３７（Ｂ）に示すように、このレジストマスク１７９下から露出した貫通孔Ｈを埋め込むように下地メタル膜１７３上に銅等の金属材料を電界メッキおよび無電界メッキで形成し、電極１８１を形成する。この電極１８１を形成した後、図３７（Ｃ）に示すように、第３のレジストマスク１７９を除去する。
【００１２】
この後、図３８に示すように、電極１８１下から露出した下地メタル膜１７３をエッチングして除去し、その後、シリコン基板１５１の表面側にある表面保護膜１６１をエッチングして除去して、ＩＣチップ１５０を完成させる。
【特許文献１】特開２００５−９３４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に開示された貫通孔を有する半導体装置の製造方法では、裏面からの開口部の加工時において２度のフォトリソグラフィ技術を用いると共に、シリコン基板１５１をエッチングした後、エッチングガスの種類を変更してから層間絶縁膜１５３をエッチングしている。この特許文献１には、シリコン基板１５１のエッチングにはＳＦ6、ＳＦ6／Ｏ2系等のエッチングガスを用い、続く層間絶縁膜１５３のエッチングにはＣＦ4と、ＣＨＦ3と、Ｃ2Ｆ6と、Ｏ2と、Ｈｅ等とからなる混合ガスを用いることが開示されている。つまり、これら２つのエッチングを互いに別装置（別チャンバー）にて行う必要があり、エッチングの度に半導体ウェハの移動を伴うことになる。これは、半導体装置の製造期間の延長ばかりでなく、製造コストのアップを招くことになる。
【００１４】
また、前記のように、シリコン基板１５１と層間絶縁膜１５３のエッチングにおいて、個々のフォトリソグラフィ技術が必要となり、シリコン基板１５１と層間絶縁膜１５３のエッチングによる開口時のばらつきが問題となる。特に、成膜時に生じる半導体ウェハ面内・面間・ロット間の成膜装置によるばらつき、および半導体ウェハの平坦化に使用するＣＭＰ装置によるばらつきにより、層間絶縁膜１５３の膜厚そのものがばらついてしまう。このため、エッチングによる開口を行う貫通電極部分については、層間絶縁膜１５３の膜厚のばらつきにより、エッチング不足による金属層（パッド電極）とのコンタクト開口不良、または、エッチング過多による金属層（パッド電極）の損傷が生じることになる。
【００１５】
また、この層間絶縁膜１５３のばらつきを抑えるには、この膜厚測定の工程を追加し、膜厚の不足時は追加成長、膜厚の過多時はエッチングなど、工程追加が必要となり、この面からも半導体装置の製造期間の延長および製造コストのアップを招くこととなる。
【００１６】
そこで、本発明者は鋭意検討した結果、少なくとも、半導体シリコン層に接する絶縁層中に、導電性パッドとしてポリシリコンからなるポリシリコンコンタクトパッドを設ければ、このポリシリコンコンタクトパッドと半導体シリコン層は共にシリコンから構成されることとなるため、１回の工程で、半導体シリコン層および絶縁層中の導電性ポリシリコンにビアホールを形成できることを知見し、本発明を完成させるに至った。すなわち、本発明の目的は、内部に貫通電極を容易に形成することができ、その製造歩留を向上させることのできる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明は、以下の構成を有することを特徴とする。
１．半導体シリコン層の第１の主面上に絶縁層を形成する工程と、
前記絶縁層の所定部を貫通して、前記第１の主面上に互いに異なる材料からなる第１の導電層と第２の導電層とを形成する工程であって、前記第１の導電層を前記第１の主面上に形成し、前記第２の導電層を前記第１の導電層上に形成する工程と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するビアホールを形成する工程と、
前記ビアホール内に貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００１８】
２．前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする上記１に記載の半導体装置の製造方法。
【００１９】
３．前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする上記１に記載の半導体装置の製造方法。
【００２０】
４．前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする上記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００２１】
５．前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする上記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００２２】
６．前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時にエッチングストッパとなることを特徴とする上記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００２３】
７．前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように導通防止用不純物領域を形成する工程を含むことを特徴とする上記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００２４】
８．前記半導体シリコン層の第１の主面上に絶縁層を形成する工程の前に、前記半導体シリコン層内の前記貫通電極の形成領域を囲むと共に前記第１の主面から所定深さまで伸長する筒状絶縁体を形成する工程と、
前記ビアホールを形成する工程の前に、前記半導体シリコン層の第２の主面側から研削して半導体シリコン層を薄くすることにより、前記筒状絶縁体を露出させる工程と、
を含むことを特徴とする上記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００２５】
９．前記第１のコンタクトパッドが導電性ポリシリコンからなり、前記第１のコンタクトパッドとメモリアレイのセルコンタクトとを同一工程で形成することを特徴とする上記２に記載の半導体装置の製造方法。
【００２６】
１０．（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の前記第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通し、前記導通防止用不純物領域内に接する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、前記半導体シリコン層の膜厚を薄くする工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、前記ビアホール底面の第５絶縁層を除去する工程と、
（１０）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２７】
１１．（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通して前記半導体シリコン層の前記筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の前記第１の面と対向する反対側の面を研削して前記半導体シリコン層の膜厚を薄くすることにより、前記筒状絶縁体を露出させる工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００２８】
１２．半導体シリコン層の第１の主面上に形成された絶縁層と、
互いに異なる材料からなり、前記絶縁層の所定部を貫通するように、前記第１の主面上に形成された第１の導電層及び前記第１の導電層上に形成された第２の導電層からなる導電層と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するように形成されたビアホールと、
前記ビアホール内に形成された貫通電極と、
を備えることを特徴とする半導体装置。
【００２９】
１３．前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする上記１２に記載の半導体装置。
【００３０】
１４．前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする上記１２に記載の半導体装置。
【００３１】
１５．前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする上記１２〜１４のいずれか１項に記載の半導体装置。
【００３２】
１６．前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする上記１２〜１４のいずれか１項に記載の半導体装置。
【００３３】
１７．前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時のエッチングストッパであることを特徴とする上記１２〜１６のいずれか１項に記載の半導体装置。
【００３４】
１８．前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように形成された導通防止用不純物領域を備えることを特徴とする上記１２〜１７のいずれか１項に記載の半導体装置。
【００３５】
１９．前記貫通電極の形成領域を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体を備えることを特徴とする上記１２〜１７のいずれか１項に記載の半導体装置。
【００３６】
２０．前記筒状絶縁体の両端は絶縁層に接していることを特徴とする上記１９に記載の半導体装置。
【００３７】
２１．順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも前記貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
前記第１コンタクトパッドとの接触部を含むように前記半導体シリコン層内に設けられた導通防止用不純物領域と、
を有することを特徴とする半導体装置。
【００３８】
２２．順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
前記貫通電極を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有することを特徴とする半導体装置。
【発明の効果】
【００３９】
内部に貫通電極を容易に形成することができ、製造歩留を向上させることのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００４０】
１．半導体装置の製造方法
本発明の半導体装置の製造方法には、大きく２つの方法があり、その第一の製造方法及び第二の製造方法について説明する。
【００４１】
１−１ 第一の製造方法
本発明の第一の製造方法は、以下の工程を有する。
（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
第１絶縁層は、導電性ポリシリコンから構成されると共に第１絶縁層を厚み方向に貫通し、導通防止用不純物領域内に接する第１コンタクトパッドを有し、
第２絶縁層は、第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）第２絶縁層上に、第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、半導体シリコン層の膜厚を薄くする工程と、
（５）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）ビアホールを、半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、ビアホール底面の第５絶縁層を除去する工程と、
（１０）ビアホール内を埋め込むように貫通電極を形成する工程。
【００４２】
１−２ 第二の製造方法
本発明の第二の製造方法は、以下の工程を有する。
（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
第１絶縁層は、導電性ポリシリコンから構成されると共に第１絶縁層を厚み方向に貫通して半導体シリコン層の筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
第２絶縁層は、第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）第２絶縁層上に、第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）半導体シリコン層の第１の面と対向する反対側の面を研削して半導体シリコン層の膜厚を薄くすることにより、筒状絶縁体を露出させる工程と、
（５）半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）ビアホールを、半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）ビアホール内を埋め込むように貫通電極を形成する工程。
【００４３】
上記第一の製造方法では、工程（５）、（８）で貫通電極と半導体シリコン層との間に第４および５絶縁層を設けることにより貫通電極と半導体シリコン層を絶縁している。これに対して、第二の製造方法では、工程（１）、（５）で半導体シリコン層中に筒状絶縁体と、第４絶縁層を設けることにより貫通電極と半導体シリコン層を絶縁している点が異なる。
【００４４】
１−３ 第一および第二の製造方法の作用効果
第一および第二の製造方法によれば、少なくとも、工程（２）において、半導体シリコン層上に設けた第１絶縁層内に、導電性ポリシリコンから構成される第１コンタクトパッドを形成する。このため、工程（７）において、半導体シリコン層の裏面側から貫通電極用のビアホールを形成する際、半導体シリコン層と第１コンタクトパッドを１回のフォトレジスト露光工程で除去することができ、貫通電極用のビアホールを容易かつ高精度に形成できる。このように、第一および第二の製造方法では、別工程として層間絶縁膜のエッチングが不要なため、特許文献１における問題を一挙に解決できるものである。
【００４５】
また、貫通電極を形成する前に既に第１および２コンタクトパッドや配線層を形成しているため、半導体シリコン層の裏面側から貫通電極を形成する際、半導体シリコン層の表面側に新たに金属配線層を形成する必要がない。つまり、本発明は、半導体シリコン層の表面側の製造工程を工夫することにより、裏面側からの簡便な貫通電極形成工程を可能とするものである。そして、第一および第二の製造方法は、特許文献１の問題を解決し、高信頼性で、かつ高い製造歩留での貫通電極形成を可能とする具体的手段を提供するものである。
【００４６】
なお、この本発明の製造方法は、貫通電極を備えた半導体装置全般、例えば、ロジック回路を備えたＬＳＩを搭載した半導体装置、記憶回路を備えたＬＳＩを搭載した半導体装置、これらのＬＳＩの二種以上を積層したＬＳＩを搭載した半導体装置等の他、インターポーザ等を用いた半導体装置等の製造方法に広く応用することができる。
【００４７】
また、第一および第二の製造方法では、第１絶縁層と第２絶縁層を同一の材料から構成し、第１絶縁層と第２絶縁層の形成を同時に行っても良い。また、第１および第２コンタクトパッドを同一の材料から構成し、第１および第２コンタクトパッドの形成を同時に行っても良い。更に、第３絶縁層は第１および第２絶縁層と同じ材料から構成されていても良い。
【００４８】
第一の製造方法では、
工程（１）において、第１の面側にｎ型の導通防止用不純物領域を有するｐ型半導体シリコン層、または第１の面側にｐ型の導通防止用不純物領域を有するｎ型半導体シリコン層を準備する。工程（１）と（２）の間に、更に（１１）半導体シリコン層の第１の面側の導通防止用不純物領域以外の所定領域に電界効果型トランジスタを形成する工程を有し、工程（２）において第１絶縁層を第１の面上に設け、第１コンタクトパッドを導通防止用不純物領域内に接するように設け、更に第１絶縁層内に電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグを設ける工程を有することができる。この半導体装置では、所定領域にソース／ドレイン、ゲート絶縁膜およびゲート電極が形成されて電界効果型トランジスタを構成することができる。そして、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続することができる。この構成によって、貫通電極を備えた半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）全体を小型軽量化しつつ、半導体装置の処理速度等の能力を高めることができる。
【００４９】
なお、この「導通防止用不純物領域」とは、第１絶縁層が設けられた側の半導体シリコン層表面（第１の面）において、第１コンタクトパッドが半導体シリコン層に接する部分を全て覆うように形成された領域である。例えば、ｐ型半導体シリコン層表面にｎ型の導通防止用不純物領域を設け、ｐｎジャンクションを形成することによって、第１コンタクトパッドを介して伝達される信号（例えば、＋１．５ボルトとグランド電位との間で振幅）と半導体シリコン層（例えば、グランド電位）との間の導通を防止することができる。
【００５０】
第二の製造方法では、
工程（１）と（２）の間に更に、（９）半導体シリコン層の筒状絶縁体で囲まれた領域以外の所定領域に、電界効果型トランジスタを形成する工程を有し、工程（２）において更に第１絶縁層内に電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグを設ける工程を有することができる。この半導体装置では、所定領域にソース／ドレイン、ゲート絶縁膜およびゲート電極が形成されて電界効果型トランジスタを構成することができる。そして、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続することができる。この構成によって、貫通電極を備えた半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）全体を小型軽量化しつつ、半導体装置の処理速度等の能力を高めることができる。
【００５１】
また、第一および第二の製造方法では、工程（２）において金属または合金から構成される第２コンタクトパッドを形成し、工程（７）において第２コンタクトパッドをエッチングストッパに用いて異方性エッチングを行うことにより、半導体シリコン層および第１コンタクトパッド内を貫通するようにビアホールを伸長させることもできる。
【００５２】
このように、工程（７）において、第２コンタクトパッドをエッチングストッパに用いて異方性エッチングを行うことにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、エッチング不良やエッチング過多を原因とするビアホールの開口不良が発生しない。この結果、製品歩留を向上してコスト低減を図ることができる。
【００５３】
また、第一および第二の製造方法では、工程（２）において導電性ポリシリコンから構成される第２コンタクトパッドを形成し、工程（７）において配線層をエッチングストッパに用いて異方性エッチングを行うことにより、半導体シリコン層、第１コンタクトパッド、および第２コンタクトパッドを貫通するようにビアホールを伸長させることもできる。
【００５４】
このように、工程（７）において、配線層をエッチングストッパに用いて異方性エッチングを行うことにより、たとえ第１および第２コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、エッチング不良やエッチング過多を原因とするビアホールの開口不良が発生しない。この結果、製品歩留を向上してコスト低減を図ることができる。
【００５５】
この工程（７）の異方性エッチングは反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）であることが好ましい。このように、工程（７）において異方性エッチングとして反応性イオンエッチングを用いることにより、シリコンと、第２コンタクトパッドを構成する金属・合金または配線層を構成する材料との間で高いエッチング選択比を取ることができ、より効果的にエッチング時の開口不良を防止することができる。
【００５６】
この第２コンタクトパッド又は配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数の材料の合金を用いたり、更に、これら金属と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００５７】
２．半導体装置
本発明の半導体装置は、下記第一の半導体装置、および第二の半導体装置から構成される。
【００５８】
２−１ 第一の半導体装置
本発明の第一の半導体装置は、
順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
第２絶縁層および第３絶縁層内の第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
第１コンタクトパッドとの接触部を含むように半導体シリコン層に設けられた導通防止用不純物領域と、
を有する。
【００５９】
２−２ 第二の半導体装置
本発明の第二の半導体装置は、
順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
第２絶縁層および第３絶縁層内の第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドに到達するように設けられた貫通電極と、
貫通電極を囲むと共に半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有する。
【００６０】
２−３ 第一および二の半導体装置の作用効果
第一および第二の半導体装置は、内部に貫通電極を容易に形成することができ、製造歩留を向上させることができる。また、電子・電気分野、通信分野、制御分野等の半導体装置として好適に使用され、産業用、民生用の各種コンピュータ、各種制御機器、各種通信機器、各種家電製品等に広く使用することができる。
【００６１】
なお、第一および第二の半導体装置では、第１絶縁層、第２絶縁層、第３絶縁層は同一の材料から構成されていても、異なる材料から構成されていても良い。また、第１および第２コンタクトパッドは、同一の材料から構成されていても、異なる材料から構成されていても良い。
【００６２】
また、第一の半導体装置において、半導体シリコン層は、第１コンタクトパッドに接するｎ型の導通防止用不純物領域を有するｐ型の半導体シリコン層、または第１コンタクトパッドに接するｐ型の導通防止用不純物領域を有するｎ型の半導体シリコン層であることが好ましい。更に、半導体シリコン層の第１絶縁層が設けられた面側の導通防止用不純物領域以外の所定領域には、電界効果型トランジスタと、第１絶縁層内に、電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグと、を備えた構成とすることができる。
第二の半導体装置は、更に半導体シリコン層の筒状絶縁体で囲まれた領域以外の所定領域に、電界効果型トランジスタと、第１絶縁層内に、電界効果型トランジスタのソース／ドレイン領域に電気接続されたコンタクトプラグと、を備えた構成とすることができる。
【００６３】
このように、所定領域に電界効果型トランジスタを設け、この電界効果型トランジスタを配線によって他の電界効果型トランジスタ又は貫通電極等と電気的に接続する。この構成によって、小型軽量化されると共に処理速度等が早い高性能な半導体装置（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイス）とすることができる。
【００６４】
第一の半導体装置は、第１コンタクトパッドが導電性ポリシリコンから構成され、貫通電極は第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドまで到達し、貫通電極と半導体シリコン層間に更に第５絶縁層が設けられている。このように、貫通電極を第２コンタクトパッドまで到達させることにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、ビアホールの開口不良の発生を防止して、製品歩留を向上させてコスト低減を図ることができる。
【００６５】
第二の半導体装置は、貫通電極を囲むと共に半導体シリコン層を厚み方向に貫通する筒状絶縁体を有している。このように、筒状絶縁体が貫通電極を囲むように形成されているため、筒状絶縁体および第１絶縁層により、貫通電極及び第１コンタクトパッドを、この筒状絶縁体の外部となる半導体シリコン層から電気的に完全に絶縁することが可能となる。この筒状絶縁体の外部となる半導体シリコン層には、メモリアレイや周辺回路等の半導体素子が形成される。
【００６６】
第一および第二の半導体装置は、第２コンタクトパッドが金属または合金から構成され、貫通電極が第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して第２コンタクトパッドまで到達していることが好ましい。このように、貫通電極を第２コンタクトパッドまで到達させることにより、たとえ第１コンタクトパッドや半導体シリコン層に膜厚のばらつき等があったとしても、ビアホールの開口不良の発生を防止して、製品歩留を向上させてコスト低減を図ることができる。なお、上記第一の半導体装置では貫通電極と半導体シリコン層間に更に、第５絶縁層が設けられているのに対して、上記第二の半導体装置では筒状絶縁体を有するため、このような第５絶縁層が設けられていない点が異なる。
【００６７】
この第一および第二の半導体装置における第２コンタクトパッド又は配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数材料の合金を用いたり、更に、これらの金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００６８】
以下、本発明の基本的な製造方法について、実施態様を例に挙げて以下に図面を参照しつつ説明する。
図１は、半導体シリコン層の表面に接して導電パッド（第１および第２コンタクトパッド）を形成する工程を説明するための模式要部断面図である。なお、この実施態様は、本発明の導電パッドおよび貫通電極の基本的な製造方法について説明するためのものであり、導電パッドと半導体シリコン層１とを絶縁するための導通防止用不純物領域や筒状絶縁体については、その図および説明を省略している。
【００６９】
まず、半導体シリコン層１を準備し、この半導体シリコン層１上に層間絶縁膜１０を形成する。この層間絶縁膜１０は、例えば、酸化シリコン等からなるものである。この層間絶縁膜１０は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成することができる。なお、本発明で使用する半導体シリコン層１は特に限定はなく、例えば、ホウ素等のｐ型不純物を含有する半導体シリコンウエハ等の市販品を使用することができる。
【００７０】
次に、層間絶縁膜１０の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により平坦化した後、層間絶縁膜１０の上面にフォトレジスト層２４を形成する。このフォトレジスト層２４に対して、公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１０内に開口部３０を形成する。
【００７１】
図２は、層間絶縁膜１０に加えて層間絶縁膜１２を形成し、これら層間絶縁膜１０および１２に形成された開口部３０に導電パッド（第１および第２コンタクトパッド）４０を形成する工程を説明するための模式要部断面図である。この導電パッド４０としては、例えば、リンやヒ素等の不純物がドープされたポリシリコンからなるもの、ポリシリコンとタングステン等の金属とからなるもの、または、これらの二種以上が積層されてなるもの等を挙げることができる。
【００７２】
ここでは、導電パッド４０がポリシリコンコンタクトパッド（第１コンタクトパッド）２とメタルコンタクトパッド（第２コンタクトパッド）３とからなる場合を例に説明する。
【００７３】
まず、フォトレジスト層２４をアッシング工程等により除去する。この後、この開口部にＣＶＤ法（化学気相成長法；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりポリシリコンを堆積させ、ＣＭＰ法によって不要部分を除去することにより、導電パッド４０の一部としてポリシリコンコンタクトパッド２を形成することができる。また、ＣＭＰ法に代えて異方性エッチングを用いてエッチバックすることにより不要部分を除去しても良い。
【００７４】
なお、ＣＶＤ法を実施する際にリンやヒ素等の不純物を併せて導入することにより、ポリシリコンに対して、リンやヒ素等の不純物をドープする。これによりポリシリコンコンタクトパッド２に対して導電性を付与することができる。
【００７５】
ポリシリコンコンタクトパッド２を形成した後、ＣＭＰ法等により、ポリシリコンコンタクトパッド２および層間絶縁膜１０の上面の不要部を除去して平坦化させた後、ポリシリコンコンタクトパッド２および層間絶縁膜１０の上部に層間絶縁膜１２を形成する。なお、この不要部の除去は、ＣＭＰ法に代えて異方性エッチングを用いてエッチバックすることによって行っても良い。この層間絶縁膜１２は、例えば、酸化シリコン等からなるものである。層間絶縁膜１２は、例えばプラズマＣＶＤ法等により形成することができる。
【００７６】
続いて、層間絶縁膜１２の上面をＣＭＰ法等により平坦化した後、層間絶縁膜１２の上面にフォトレジスト層を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成した後、この開口パターンをマスクとして層間絶縁膜１２に開口部を形成する。
【００７７】
続いて、フォトレジスト層をアッシング工程等により除去した後、この開口部の内部に対して、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、図２に示したメタルコンタクトパッド３を形成することができる。
【００７８】
また、ポリシリコンコンタクトパッド２上に、タングステン等からなるメタルコンタクトパッド３を直接、形成すると、製造工程中の熱処理によりポリシリコンコンタクトパッド２およびメタルコンタクトパッド３の界面にシリサイド化合物が形成されることがある。このため、ポリシリコンコンタクトパッド２とメタルコンタクトパッド３との界面に窒化チタン膜等の金属バリア膜を形成することが好ましい。この窒化チタン膜は、例えば、スパッタリング法によりチタン薄膜を形成した後、窒素雰囲気下にチタン薄膜をアニーリングする方法等により形成することができる。
【００７９】
なお、本実施形態では、導電パッド４０を形成する工程について、ポリシリコンコンタクトパッド２およびメタルコンタクトパッド３を段階的に形成する方法を説明したが、導電パッド４０を形成する工程はこの方法に限定されるものではない。例えば、導電パッド４０を形成する工程の変形例として次の工程を挙げることができる。
【００８０】
例えば、半導体シリコン層１の上面全体にＣＶＤ法によりポリシリコンを堆積させた後、必要に応じて窒化チタン膜等の金属バリア膜を形成してから、さらにＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、半導体シリコン層１の上面にポリシリコン層および金属層を形成する。
【００８１】
続いて公知のリソグラフィー法を用いて、ポリシリコン層および金属層をパターニングしてから、プラズマＣＶＤ法等により半導体シリコン層１の上面全体に酸化シリコン等の層間絶縁膜を堆積させることにより、図２に例示した導電パッド４０を含む構造を得ることもできる。
【００８２】
この変形例の場合は、図２に例示された層間絶縁膜１０および１２は酸化シリコン等の同一材料により形成されていて、実際には層間絶縁膜１０と１２との境界は存在しない。
【００８３】
図３は、半導体シリコン層１の表面上部に導電パッド４０と電気的に接続する金属配線層４を形成する工程を説明するための模式要部断面図である。
まず、導電パッド４０および層間絶縁膜１２の上面をＣＭＰ法等により平坦化した後、例えば、酸化シリコン等からなる層間絶縁膜１４を形成する。層間絶縁膜１４を形成する方法は、先の層間絶縁膜１０、１２を形成する場合と同様、プラズマＣＶＤ法を用いた方法等により実施することができる。
【００８４】
層間絶縁膜１４の上面をＣＭＰ法等により平坦化した後、層間絶縁膜１４の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１４に開口部を形成する。この開口部内部に対し、例えば、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、導電パッド４０と電気的に接続する金属配線層４を形成することができる。
【００８５】
また、金属配線層４を形成する工程の変形例として、例えば、先にＭＯＣＶＤ法によりタングステン等の金属を導電パッド４０および層間絶縁膜１２の上面全体に堆積して金属層を形成し、公知のリソグラフィー法を用いて金属層をパターニングした後、プラズマＣＶＤ法等により酸化シリコン等の層間絶縁膜を堆積させることにより、図３に例示した金属配線層４を含む構造を得ることもできる。
【００８６】
上記に説明した様に、層間絶縁膜を形成する工程と、層間絶縁膜に開口部を形成する工程と、開口部に金属を堆積させる工程とを適宜、組み合わせることにより、半導体シリコン層１上部に自在に上部配線構造を形成することができる。
【００８７】
ここで、第2コンタクトパッド、金属配線層４又は上層配線構造の金属配線層を構成する材料として、タングステン、アルミニウム、チタン、銅、又は、これらのうちいずれか複数材料の合金を用いたり、更に、これら金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【００８８】
さらに、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。なお、ここでは、金属配線層４上にバンプ２３０が形成される構成としたが、金属配線層４の上部に上部配線構造を形成し、その最上層の金属配線層（例えば、アルミニウムパッド）の上にバンプを形成するようにしても良い。
【００８９】
上部配線構造としては特に限定はなく、例えば、論理回路、記憶回路等の各種回路の信号の入出力等の目的に併せて適宜、構成することができる。一般的に、金属配線層４の上部に上部配線構造およびバンプを形成するが、ここでは、金属配線層４の上にバンプ２３０を形成し、続いて半導体シリコン層１の裏面を加工する場合を例に説明する。
【００９０】
まず、バンプ２３０、金属配線層４等の上面を保護するために、図４に例示した様に、石英からなる支持体５８を、層間絶縁膜１４上に接着剤５９を用いて貼付する。この支持体５８を貼付することにより、以下に説明する半導体シリコン層１の裏面を加工する工程等の際に、バンプ２３０、金属配線層４等の上面に損傷等が生じることを防止することができる。なお、支持体５８は通常、裏面加工工程等が終了した後に取り外される。
【００９１】
次に、半導体シリコン層１の裏面を加工する。図５は、半導体シリコン層１の裏面を研削する工程を説明する模式要部断面図である。図５に示すように、半導体シリコン層１の裏面を研削工程により研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。なお、半導体シリコン層１の裏面研削を実施した後に、ウエットポリッシュやドライポリッシュ等の研磨工程を実施してもよい。
【００９２】
図６は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明する模式要部断面図である。図６に示すように、半導体シリコン層１の裏面にプラズマＣＶＤ法により酸化シリコンを堆積させることにより、半導体シリコン層１の裏面に絶縁層６０を形成する。
【００９３】
図７は、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫いて、メタルコンタクトパッド３に達するビアホール７０を半導体シリコン層１の裏面側から形成する工程を説明する模式要部断面図である。図７に示すように、まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【００９４】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクに用いて絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を順次、ＲＩＥ法（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングにより除去し、ビアホール７０を形成する。
【００９５】
このＲＩＥ法を行う際、フッ素を含むガス等（例えば、ＳＦ6等）を使用して異方性エッチングを行うと、メタルコンタクトパッド３がエッチングストッパとして働き、メタルコンタクトパッド３が露呈した段階で異方性エッチングの進行が遅くなるので、ここでエッチングを止める。また、この工程では、半導体シリコン層１およびポリシリコンパッド２が共にシリコン材料から構成されているため、一段階の工程で除去することができ、簡便にビアホール７０を形成することができる。
【００９６】
図８は、ビアホール７０内部に絶縁層６２を形成する工程を説明する模式要部断面図である。絶縁層６２としては、例えば、窒化シリコンから形成されたものを挙げることができる。この窒化シリコンからなる絶縁層６２は、例えば、プラズマＣＶＤ法を用いて、絶縁層６０を覆って半導体シリコン層１の裏面側全面に堆積する。この原料ガスとして、例えば、シランとアンモニアを用いることにより形成することができる。この窒化シリコンの膜厚は通常は１．０〜５．０μｍの範囲である。
【００９７】
図９は、ビアホール７０内部に貫通電極を形成する工程を説明する模式要部断面図である。図９に示すように、絶縁層６２をエッチバックすることによりビアホール７０底面の絶縁層６２を除去して、ビアホール７０（図８参照）底部のメタルコンタクトパッド３の部分を露呈させる。
【００９８】
続いて、ビアホール７０内部に貫通電極２００を形成する。この貫通電極２００は、内部貫通電極２２２および電極パッド２１０を含むものである。この内部貫通電極２２２は、銅、アルミニウム、チタン、タングステン等の金属、チタンシリサイド、タングステンシリサイド等の金属シリサイド、窒化チタン等の導電無機物、リン等のｎ型不純物やホウ素等のｐ型不純物を含有するポリシリコン等の一種もしくは二種以上からなるものである。内部貫通電極２２２は、チタン、銅等の金属からなるものであることが好ましい。
【００９９】
この内部貫通電極２２２下部に形成されている電極パッド２１０の金属材料は、半導体シリコン層を多層実装する時に、この電極パッドに接続されるバンプ２３０の金属材料に応じて決定される。例えば、接続されるバンプ２３０が前述の錫−銀−銅合金の金属材料である場合は、電極パッド２１０として、ニッケル−金合金、又は銅−金合金の金属材料が使用される。また、接続されるバンプ２３０が錫−銀−ニッケル−銅合金の金属材料である場合は、電極パッド２１０として、ニッケル−金合金の金属材料が使用される。なお、電極パッド２１０とバンプ２３０の上記金属材料は互いに交換可能である。そして、この電極パッド２１０は、リソグラフィー法により形成することができる。
【０１００】
以下に、貫通電極２００を形成する工程について、内部貫通電極２２２が銅からなる場合を例に挙げて説明する。まず、最初に絶縁層６２の表面、すなわち半導体シリコン層１の裏面側に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法によりチタン、および銅を順次形成する。
【０１０１】
その後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により銅を埋設する。
【０１０２】
その後、例えば、アセトン等の有機溶剤等を用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを、硫酸やフッ酸を用いたウェットエッチング工程により除去する。上記工程を経て、図９に示す様に、内部貫通電極２２２および電極パッド２１０を含む貫通電極２００を形成することができる。
【０１０３】
次に、電極パッド２１０を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。
以上のように、上記工程により、支持体５８及び接着剤５９を除去した半導体装置４００を得ることができる。
【０１０４】
次に、以下に示す実施例により、本発明の製造方法をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスに適用した場合をさらに詳細に説明するが、本発明の製造方法はＤＲＡＭデバイスに適用する場合に限定されるものでないことはいうまでもない。
【０１０５】
（第１実施例）
本実施例は、基本的に第一の製造方法を用いて半導体装置を製造するものである。図１０は、本発明の第一の実施態様であるＤＲＡＭデバイスとして使用される半導体装置の製造工程を説明するための模式要部断面図である。
【０１０６】
図１０に示す様に、まず、半導体シリコン層１の表面領域にＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）と呼ばれる素子分離領域８０を形成する。続いて、公知のリソグラフィー工程、エッチング工程等により、半導体シリコン層１の表面に半導体素子として電界効果型トランジスタ３００、３０１を形成する。
【０１０７】
ここで、半導体シリコン層１としてホウ素等のｐ型不純物を含有する半導体シリコン層を使用する場合に、電界効果型トランジスタ３００、３０１の形成と共に、このｐ型半導体シリコン層１の表面にｎ型導通防止用不純物領域５（例えば、高濃度のＡｓイオン注入による）を形成する。このｎ型導通防止用不純物領域５は、ｐ型半導体シリコン層１の表面とポリシリコンコンタクトパッド２（後に形成される）との接触部分を含むように形成される。このｎ型導通防止用不純物領域５は、ｐ型半導体シリコン層１との間にｐｎジャンクションを形成し、後に形成される導電パッド４０を介して伝達される信号（例えば、＋１．５ボルトとグランド電位との間で振幅）と半導体シリコン層１（例えば、グランド電位）との間の導通を防止するために設けられるものである。
【０１０８】
なお、ｎ型導通防止用不純物領域５は、電界効果型トランジスタ３００、３０１のソース、ドレインと同時に形成することが工程上好ましいが、電界効果型トランジスタ３００、３０１のソース、ドレインとは別工程で形成することも可能である。
【０１０９】
また、半導体シリコン層１としてリン等のｎ型不純物を含有する半導体シリコン層を使用する場合には、ｎ型半導体シリコン層１の表面に形成される導通防止用不純物領域５はｐ型導通防止用不純物領域とされる。
【０１１０】
通常、ＤＲＡＭデバイスには、数十万〜数千万のメモリセルが整然と配置されたメモリアレイが形成されている。さらにメモリアレイを取り囲む様に配置され、それぞれのメモリセルへ信号を入出力するための周辺回路等が形成されている。電界効果型トランジスタ３００は、このメモリセルを構成するものであり、また電界効果型トランジスタ３０１は周辺回路を構成するものである。これらのメモリアレイおよび周辺回路の構成や製造方法は公知であり、これらの公知の製造方法に従って電界効果型トランジスタ３００、３０１を形成することができる。
【０１１１】
続いて、図１１に示す様に、半導体シリコン層１および電界効果型トランジスタ３００、３０１上に、例えば、オゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）とを原料ガスに用いたプラズマＣＶＤ法により、酸化シリコンからなる層間絶縁膜１０を形成する。
【０１１２】
続いて、層間絶縁膜１０の表面にフォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、層間絶縁膜１０に開口部を形成する。次に、フォトレジスト層をアッシング工程等により除去した後、この開口部を含む層間絶縁膜１０の全面に、例えばＣＶＤ法によりポリシリコンを堆積させる。このポリシリコンの膜厚の範囲は通常は０．５〜１．５μｍの範囲である。このポリシリコンの堆積は、例えば低圧ＣＶＤ装置を用いて行う。原料ガスとしてモノシランに加えてホスフィン（ＰＨ3）を同時に供給し、ポリシリコンに不純物としてリンを含有させる。５８０℃以上の温度で形成されたポリシリコンは多結晶状態であり、十分にリンがドープされているため導電性を示す。
【０１１３】
次に、ＣＭＰ法等の工程により層間絶縁膜１０の上面の不要なポリシリコンを除去するとともに平坦化する。この工程により、図１２に示す様に、メモリセルアレイに形成される容量素子等と電気的に接続される第一のコンタクト（セルコンタクトとも言う）９０およびポリシリコンコンタクトパッド（第１コンタクトパッド）２を形成することができる。
【０１１４】
なお、第一のコンタクト９０およびポリシリコンコンタクトパッド２を形成する工程について、フォトレジスト層を形成してからＣＭＰ法等の工程に至る一段階の処理に基づいて説明したが、これらの工程は一段階の処理に限定されず、多段階の処理として実施することもできる。
【０１１５】
例えば、先に説明したフォトレジスト層を形成してからＣＭＰ法等の工程に至る処理を実施した後、再度、層間絶縁膜１０の上面に酸化シリコン等からなる層間絶縁膜を形成し、続いて先に説明したフォトレジスト層を形成してからＣＭＰ法等の工程に至る処理を繰り返すことにより、多層のポリシリコンからなるセルコンタクトおよびポリシリコンコンタクトパッドを順次形成することもできる（図示せず）。この工程により形成されたポリシリコンコンタクトパッド２は、第一のコンタクト９０を形成する工程と同時に形成することができる。
【０１１６】
図１３は、周辺回路に接続される第二のコンタクト１００を半導体シリコン層１の上面に形成する工程を説明するための模式要部断面図である。層間絶縁膜１０の上面に、プラズマＣＶＤ法等により、酸化シリコン等からなる層間絶縁膜１２をおよそ０．１〜１．０μｍの範囲の膜厚で形成した後、層間絶縁膜１２の表面にフォトレジスト層を形成する（図示せず）。
【０１１７】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、層間絶縁膜１２に第二のコンタクト１００及びメタルコンタクトパッド３用の開口部を形成する。ここで、第二のコンタクト１００用の開口部は層間絶縁膜１０にまで延伸して形成される。フォトレジスト層をアッシング工程等により除去した後、この開口部内部に対しＭＯＣＶＤ法によりタングステン等の金属を堆積させる。このタングステンの膜厚は、通常は０．２〜１．０μｍの範囲である。
【０１１８】
次に、ＣＭＰ法等の工程により層間絶縁膜１２の上面の不要なタングステンを除去するとともに平坦化する。この工程により、図１３に示す様に、周辺回路に接続される第二のコンタクト１００およびメタルコンタクトパッド（第２コンタクトパッド）３を形成することができる。
【０１１９】
この工程により形成されたメタルコンタクトパッド３は、周辺回路に接続される第二のコンタクト１００を埋設するための導電材料プラグを形成する工程と同時に形成される。
【０１２０】
図１４は、メタルコンタクトパッド３の上面に金属配線層４を形成する工程を説明するための模式要部断面図である。まず、層間絶縁膜１２、導電材料プラグにより埋め込まれた第二のコンタクト１００およびメタルコンタクトパッド３を含む全面にＭＯＣＶＤ法によりタングステン等の金属を堆積させる。次に公知のリソグラフィ法を用いて、タングステン膜をパターニングして金属配線層４および金属パッド１１０を形成する。
【０１２１】
ここで、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。
【０１２２】
しかし、ここでは、金属配線層４の上部に上部配線構造及びバンプ２３０を形成する場合について説明する。図１５は、金属配線層４の上部に上部配線構造及びバンプ２３０を形成する工程を説明するための模式要部断面図である。
【０１２３】
まず、金属配線層４の上部に、例えば、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１４を形成した後、ＣＭＰ法等により、平坦化を行う。
【０１２４】
次に、層間絶縁膜１４の上部に、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１６を形成した後、ＣＭＰ法等により、層間絶縁膜１６の上面を平坦化する。この後、層間絶縁膜１６の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対し公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１６に開口部を形成する。この開口部内部に対し、例えば、ＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより、金属配線層４と電気的に接続する第一の外部接続用コンタクト５０を形成することができる。
【０１２５】
この第一の外部接続用コンタクト５０を形成する工程の変形例では、先にＭＯＣＶＤ法によりタングステン等の金属を堆積させることにより金属層を形成してから公知のリソグラフィ法を用いて金属層をパターニングする。この後、プラズマＣＶＤ法等により酸化シリコン等の層間絶縁膜を堆積させることにより、第一の外部接続用コンタクト５０を形成することもできる。以下に説明する第二の外部接続用コンタクト等の場合も同様である。
【０１２６】
続いて、ＣＭＰ法等により、第一の外部接続用コンタクト５０および層間絶縁膜１６の上面を平坦化した後、第一の外部接続用コンタクト５０および層間絶縁膜１６の上部に、例えば、プラズマＣＶＤ法を用いた方法により酸化シリコン等からなる層間絶縁膜１８を形成する。
【０１２７】
続いて層間絶縁膜１８の上面にフォトレジスト層（図示せず）を形成する。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして層間絶縁膜１８に開口部を形成する。この開口部内部に対し、例えば、窒化チタンからなる金属バリア膜をスパッタリング法等により形成した後（図示せず）、その上に例えば、アルミニウム、またはアルミニウム−シリコン−銅合金等のアルミニウム合金をスパッタリング法等によって形成し、さらにその上に、例えば、窒化チタン等からなる金属バリア膜をスパッタリング法等によって形成することにより、第一のアルミニウム配線５２を形成する。
【０１２８】
さらに先に説明した第一の外部接続用コンタクト５０を形成する方法と同様の方法により、第二の外部接続用コンタクト５４を形成した後、先に説明した第一のアルミ配線５２を形成する方法と同様の方法により、第二のアルミニウム配線５６を形成する。
上記に説明した工程により、図１５に示した金属配線層４の上部に第二のアルミニウム配線５６の一部からなる外部接続用電極を形成することができる。
【０１２９】
なお、酸化シリコン等からなる層間絶縁膜１８、２０および２２は、先に説明した層間絶縁膜１０等と同様の操作により形成することができる。また、図１５には特段、示していないが、層間絶縁膜内部に容量コンタクト、キャパシタ等が形成されている。次に、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成される。
【０１３０】
第二のアルミニウム配線５６の一部からなる外部接続用電極の表面に接してバンプ２３０を形成した構成とする。この場合、バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。
【０１３１】
さらに、バンプ２３０等を含む最外面を保護するため、図１５に示した様に、層間絶縁膜２２上に接着剤５９を用いて石英からなる支持体５８を貼付する。この支持体５８を貼付することにより、以下に説明する半導体シリコン層１の裏面を加工する工程の際、半導体シリコン層１の表面側に損傷が生じることを防止することができる。
【０１３２】
次に、半導体シリコン層１の裏面を加工する工程について説明する。図１６は、半導体シリコン層１の裏面を研削する工程を説明するための模式要部断面図である。
【０１３３】
この工程では、半導体シリコン層１の裏面を研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。この研削工程に限定はなく、公知の方法を適宜、選択して実施することができる。
【０１３４】
図１７は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。図１７に示す様に、プラズマＣＶＤ法により、半導体シリコン層１の裏面に酸化シリコンを堆積させることにより絶縁層６０を形成することができる。この絶縁膜６０の膜厚は通常は０．１〜１μｍの範囲である。
【０１３５】
図１８は、絶縁層６０、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）およびポリシリコンコンタクトパッド２を貫いて、メタルコンタクトパッド３に達するビアホール７０を、半導体シリコン層１の裏面側から形成する工程を説明するための模式要部断面図である。まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【０１３６】
次に、このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、絶縁層６０、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）、およびポリシリコンコンタクトパッド２を順次、エッチング除去してビアホール７０を形成する。このビアホール７０は反応性イオンエッチング等の異方性エッチングにより形成することができる。
【０１３７】
より具体的には、絶縁層６０は、例えばＣＨＦ3等のフルオロカーボンを主成分とするガスを用いたＲＩＥ法（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチング除去することができる。また、半導体シリコン層１（一部がｎ型導通防止用不純物領域５）およびポリシリコンコンタクトパッド２は、フッ素を含むガス（例えば、ＳＦ6等）の存在下に、温度−５０〜＋２５℃、圧力０．１〜１０ｍｍＴｏｒｒ、高周波パワー５００〜２０００Ｗおよびバイアスを１００〜５００ＷとしてＲＩＥ法によるエッチングを行うことにより除去することができる。
【０１３８】
この際、先に形成したメタルコンタクトパッド３（タングステン）がエッチングストッパとして機能するため、半導体シリコン層１の裏面側からのエッチングにより、このメタルコンタクトパッド３が露呈した段階で異方性エッチングの進行が遅くなるので、ここでエッチングを止める。これによりビアホール７０を形成することができる。この様にして得られたビアホール７０の外径は通常５〜１００μｍの範囲である。
【０１３９】
本実施例は、第１コンタクトパッド２が、ポリシリコンからなるポリシリコンコンタクトパッドである。このため、半導体シリコン層１とポリシリコンコンタクトパッドは、エッチング条件を変更することなく連続的に１工程でエッチングが可能となる。このように、第１コンタクトパッド２を半導体シリコン層１と同様の材料とすることで、エッチングストッパである第２コンタクトパッド３の金属が露出するまで、特許文献１のような複雑な工程を経ることなく、容易にビアホールを開口することが可能となる。
【０１４０】
図１９は、ビアホール７０内部に絶縁層６２を形成する工程を説明するための模式要部断面図である。この絶縁層６２は窒化シリコンから形成されており、絶縁層６０を覆って半導体シリコン層１の裏面全体に堆積される。この窒化シリコンからなる絶縁層６２は、通常、プラズマＣＶＤ法を用いて堆積する。原料ガスとして、例えば、シランとアンモニアを用いることにより、図１９に示す様に、窒化シリコンからなる絶縁層６２を形成することができる。この窒化シリコンの膜厚は通常は１．０〜５．０μｍの範囲である。
【０１４１】
図２０はビアホール７０内部に貫通電極２００を形成する工程を説明するための模式要部断面図である。次に絶縁層６２をエッチバックすることにより、ビアホール７０底面の絶縁層６２を除去して、メタルコンタクトパッド３の部分を露呈させる。
【０１４２】
続いて、絶縁層６２の表面、すなわち半導体シリコン層１の裏面側に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法により０．１〜０．５μｍ程度のチタン、および０．２μｍ〜１．０μｍ程度の銅を順次形成する。このめっき用シード膜２２０は、後の工程で、電気めっき法による銅の成膜時に給電膜として作用する。
【０１４３】
この後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により、内部貫通電極２２２としての銅を埋設する。
【０１４４】
このめっきによる銅の埋設は、銅イオン、または銅錯イオンを含む電解質に直流またはパルス電流を流して、陰極上に銅を析出させることによって行うことができる。なお、本実施例では、硫酸銅溶液を電解液として用い、めっき用シード膜を陰極とし、硫酸銅溶液に陽極電極を設置して、直流電流を流す。この銅の膜厚は通常は１０〜５０μｍである。
【０１４５】
この後、アセトンを用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを硫酸やフッ酸を用いたウェットエッチング工程で除去する。そして、例えばリソグラフィー法により、内部貫通電極２２２の下部に、上述した金属材料の電極パッド２１０を形成する。
【０１４６】
以上の工程により図２０に示す貫通電極２００を有する半導体装置を得ることができる。図２０に示す様に、このようにして形成した貫通電極２００は、内部貫通電極２２２および電極パッド２１０により形成されている。
【０１４７】
図２１は、第１実施例により得られた半導体装置４０１の模式要部断面図である。まず、電極パッド２１０を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８および接着剤５９（図２０参照）を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。
上記の工程により半導体装置４０１を製造することができる。
【０１４８】
（第２実施例）
本実施例は、基本的に第二の製造方法を用いて半導体装置を製造するものである。図２２は、本発明の第二の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。図２２に示す様に、最初に半導体シリコン層１の表面側から円筒状の電極−基板分離用孔２４０を形成する。
【０１４９】
すなわち、まず、半導体シリコン層１の表面側にフォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、半導体シリコン層１の貫通電極の形成領域を囲むように 円筒状の電極−基板分離用孔２４０を形成する。例えば、円筒状の電極−基板分離用孔２４０は反応性イオンエッチング等の異方性エッチングにより形成することができる。この異方性エッチングを実施する際の条件は、第１実施例の場合でビアホール７０を形成する際に実施した反応性イオンエッチングの場合と同様とすることができる。
【０１５０】
図２３は、円筒状の電極−基板分離用孔２４０に絶縁材を埋設することにより外周筒状絶縁体２５０を形成する工程を説明するための模式要部断面図である。図２３に示す様に、円筒状の電極−基板分離用孔２４０に絶縁材を埋設する。この絶縁材としては、例えば、酸化シリコン等を挙げることができる。この酸化シリコンは、ＣＶＤ法等の方法により円筒状の電極−基板分離用孔２４０の内部に埋設することができる。そしてこの絶縁材を埋設することにより、外周筒状絶縁体２５０を形成することができる。この絶縁膜の膜厚は通常は１．０〜３．０μｍの範囲である。また、この際、ＣＶＤ法等の方法により、同時に半導体シリコン層１の表面にも酸化シリコンからなる絶縁層６４が形成される。
【０１５１】
図２４は半導体シリコン層１の表面に形成された酸化シリコンからなる絶縁層６４を除去する工程を説明するための模式要部断面図である。図２４に示す様に、フッ酸を用いたウエットエッチング工程と、ＣＭＰ工程により絶縁層６４を除去することにより、半導体シリコン層１の表面を平坦化することができる。また、この工程により、半導体シリコン層１の表面を露呈させることができる。このようにして、半導体シリコン層１に形成された外周筒状絶縁体２５０は、後の工程で形成される貫通電極の形成領域を囲むと共に、次工程で形成される層間絶縁膜１０に接するように形成される。
【０１５２】
図２５は、半導体シリコン層１の表面に電界効果型トランジスタ３０２、３０３を形成する工程を説明するための模式要部断面図である。第１実施例の場合と同様、まず、半導体シリコン層１の表面領域にＳＴＩと呼ばれる素子分離領域８０を形成する。続いて、公知のリソグラフィー工程、エッチング工程等により、図２５に示す様に、半導体シリコン層１の表面に電界効果型トランジスタ３０２、３０３を形成する。電界効果型トランジスタ３０２は、第１実施例の電界効果型トランジスタ３００と同様にメモリセルを構成するものであり、また、電界効果型トランジスタ３０３は、第１実施例の電界効果型トランジスタ３０１と同様に周辺回路を構成するものである。
【０１５３】
なお、第１実施例では電界効果型トランジスタ３００、３０１を形成する際に合わせてｎ型導通防止用不純物領域５を形成したが、この第２実施例では外周筒状絶縁体２５０を形成するため、ｎ型導通防止用不純物領域５を形成する必要がない。
【０１５４】
続いて、先の第１実施例の場合で図１１〜図１５に基づいて説明した工程と同様の工程を経て、図２６に示す構造を得ることができる。
【０１５５】
図２６は、半導体シリコン層１の裏面を研削する工程を説明するための模式要部断面図である。第１実施例の場合と同様、図２６では半導体シリコン層１の表面の最外面の第二のアルミニウム配線５６の一部からなる外部接続用電極にはバンプ２３０が形成され、この最外面を保護するために石英からなる支持体５８が接着剤５９を用いて貼付されている。なお、金属配線層４の上部に、図２６のような上部配線構造を形成せず、導電パッド４０上の金属配線層４の表面に接してバンプ２３０を形成した構成とすることができる。なお、上部配線構造は、本実施例に限定されるものではなく、より少ない数の配線層とすることもできるし、より多い数の配線層とすることもできる。バンプ２３０は、例えば、錫−銀−銅合金等からなるはんだを用いて形成する。バンプ２３０を形成する材料は、はんだに限定されるものではなく、例えば、導電ペースト等により形成しても良い。
【０１５６】
次に、図２６に示されるように、半導体シリコン層１の裏面を研削工程により研削することにより、半導体シリコン層１の厚みを１０〜１５０μｍの範囲とする。この研削工程に限定はなく、公知の方法を適宜選択して実施することができる。この研削工程により、先に半導体シリコン層１内部に埋設しておいた外周筒状絶縁体２５０の底面を露呈させることができる。この研削工程により、半導体シリコン層１内部に、外周筒状絶縁体２５０によって囲まれ、他の半導体シリコン層１から電気的に絶縁された領域を形成することができる。
【０１５７】
上記に説明した通り、この第２実施例では、半導体シリコン層１内部に、半導体シリコン層の表面側から円筒状の電極−基板分離用孔を形成し、この円筒状の電極−基板分離用孔に絶縁材を埋設することにより、外周筒状絶縁体を形成する。そして、半導体シリコン層の裏面を研削することにより、外周筒状絶縁体の底部を露呈させて半導体シリコン層内部に絶縁構造を形成する点に特徴を有する。
【０１５８】
図２７は、半導体シリコン層１の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。図２７に示す様に、半導体シリコン層１の裏面にプラズマＣＶＤ法により酸化シリコンを堆積させることにより、絶縁層６０を形成することができる。この絶縁層６０の膜厚は通常は０．１〜１μｍの範囲である。
【０１５９】
図２８は、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド（第１コンタクトパッド）２を貫いて、メタルコンタクトパッド（第２コンタクトパッド）３に達するビアホール７０を形成する工程を説明するための模式要部断面図である。まず、絶縁層６０の表面、すなわち半導体シリコン層１の裏面側にフォトレジスト層を形成する（図示せず）。
【０１６０】
このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、絶縁層６０、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫通して、外周筒状絶縁体２５０の内側にビアホール７０を形成する。このビアホール７０は、先の第１実施例の場合と同様に、メタルコンタクトパッド３をエッチングストッパに用いて異方性エッチングを行うことにより形成することができる。この様にして得られたビアホール７０の外径は通常５〜１００μｍの範囲である。
【０１６１】
本実施例においても、第１コンタクトパッド２が、ポリシリコンからなるポリシリコンコンタクトパッドである。このため、半導体シリコン層１とポリシリコンコンタクトパッドとは、エッチング条件を変更することなく連続的に１工程でエッチングが可能となる。このように、第１コンタクトパッド２を半導体シリコン層１と同様の材料とすることで、エッチングストッパである第２コンタクトパッド３の金属に達するまで、特許文献１のような複雑な工程を経ることなく、容易にビアホールを開口することが可能となる。
【０１６２】
図２９は、ビアホール７０内部に内部貫通電極２２４を形成する工程を説明するための模式要部断面図である。まず、ビアホール７０内部の表面に、めっき用シード膜２２０として、スパッタ法またはＭＯＣＶＤ法により、０．１〜０．５μｍ程度のチタン、および０．２μｍ〜１．０μｍ程度の銅を順次形成する。このめっき用シード膜２２０は、後の工程で、電気めっき法による銅の成膜時に給電膜として作用する。
【０１６３】
この後、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、ビアホール７０内部に電気めっき法により、内部貫通電極２２４としての銅を埋設する。この銅の膜厚は通常は１０〜５０μｍの範囲である。
【０１６４】
この後、アセトンを用いてレジスト層を剥離除去し、さらに、硫酸やフッ酸を用いたウェットエッチング法によって、余剰のめっき用シード膜２２０の銅およびチタンを除去する。そして、例えばリソグラフィー法により、内部貫通電極２２４の下部に、上述した第１実施例の電極パッド２１０と同様の金属材料からなる電極パッド２１２を形成する。この工程により、図２９に示す様に、シード膜２２０、内部貫通電極２２４、筒状半導体シリコン２２６、外周筒状絶縁体２５０、電極パッド２１２を備えた貫通電極２０２を有する半導体装置を得ることができる。
【０１６５】
続いて、電極パッド２１２を含む半導体シリコン層１の裏面にダイシングシート（図示せず）を貼付する。続いて、石英からなる支持体５８および接着剤５９（図２０参照）を除去した後、公知のダイシング工程により上記の工程を経て得られた加工済み半導体シリコンウエハを切断し、ダイシングシートを除去する。上記の工程により半導体装置４０２を製造することができる。
【０１６６】
第１実施例により説明した半導体装置４０１に含まれる貫通電極２００の場合、ビアホール７０内部に接して絶縁層６２が配置され、さらに、ポリシリコンコンタクトパッド２と接する半導体シリコン層１の表面部にはｎ型導通防止用不純物領域５が形成されている。そして、貫通電極２００からバンプ２３０までの部分が半導体シリコン層１から電気的に絶縁されている。
【０１６７】
これに対し、第２実施例の半導体装置４０２の場合、シード膜２２０、内部貫通電極２２４、筒状半導体シリコン２２６、外周筒状絶縁体２５０、電極パッド２１２によって貫通電極２０２が形成されていて、外周筒状絶縁体２５０により、貫通電極２０２が半導体シリコン層１から電気的に絶縁されている点が異なる。
【０１６８】
図３０は、第２実施例の半導体装置に使用する貫通電極２０２の部分を例示した、模式要部斜視図である。図３０では、貫通電極２０２に含まれる内部貫通電極２２４が実線で示されている。内部貫通電極２２４は直径がおよそ２０μｍのビアホール内部にめっき用シード膜としてチタンを１５０ｎｍ、銅を６００ｎｍスパッタリング法により成長させた後、このシード膜に銅をめっきにより埋設することにより形成されている。図３０に例示される様に、筒状半導体シリコン２２６は、内部貫通電極２２４を取り囲む様に配置されていて、さらにその外側を取り囲む様にして外周筒状絶縁体２５０が配置されている。
【０１６９】
また筒状半導体シリコン２２６は、対応する位置にある半導体シリコン層１の部分からなるものである。また、外周筒状絶縁体２５０は、酸化シリコン、窒化シリコン等の絶縁材からなるものである。この絶縁材が埋め込まれる半導体シリコン層１内の円筒状の電極−基板分離用孔２４０（外部筒状絶縁体２５０と図が重なるため図示省略）の幅（図３０の横方向）はおよそ２μｍであり、この円筒状の電極−基板分離用孔２４０に埋め込まれる外周筒状絶縁体２５０の直径はおよそ３０μｍであり、膜厚（図３０の横方向厚さ）は１〜２μｍの範囲である。
【０１７０】
さらに内部貫通電極２２４は、ポリシリコンコンタクトパッド２を貫通して形成されている。このポリシリコンコンタクトパッド２の直径はおよそ２６μｍであり、膜厚（図３０の縦方向）は１〜２μｍの範囲である。
【０１７１】
ポリシリコンコンタクトパッド２上部にはメタルコンタクトパッド３に電気的に接続された金属配線層４が形成されている。このメタルコンタクトパッド３の直径はおよそ２６μｍであり、膜厚（図３０の縦方向）はおよそ０．５μｍ程度である。
【０１７２】
また、第１実施例および第２実施例により説明した通り、本発明の半導体装置に含まれる貫通電極２００、２０２は、半導体シリコン層１およびポリシリコンコンタクトパッド２を貫通したビアホール７０内部に埋設されている。
【０１７３】
第２実施例では、先に説明した貫通電極の製造工程に関し、半導体シリコン層１の裏面から貫通電極を形成する前に、（ａ）貫通電極が半導体シリコン層の裏面側から接する導電パッドを設け、かつ（ｂ）半導体シリコン層の貫通電極形成領域を囲むように、表面側から外周筒状絶縁体２５０を形成するものである。なお、外周筒状絶縁体２５０は、平面形状、つまり、半導体シリコン層１の主面から見た形状が、円形、矩形等いずれの形状であっても良く、外周筒状絶縁体２５０がビアホール７０を囲むように形成されていれば良い。そして、半導体シリコン層１の表面側の層間絶縁膜１０及び裏面側の絶縁層６０に接するように形成されていることが好ましい。
【０１７４】
これらの製造工程を有することにより、半導体シリコン層１を裏面からエッチングするだけでビアホールを形成することができ、半導体シリコン層１の裏面側から外周筒状絶縁体を形成する場合に比較して外周筒状絶縁体等を形成する際の条件選択の幅が広がる。つまり、前処理工程にて半導体シリコン層１の表面側から外周筒状絶縁体を埋め込むので、通常の半導体素子形成工程の一部として外周筒状絶縁体（酸化シリコン）を形成できることになり、この酸化シリコン成長法として、熱酸化やＬＰＣＶＤ法等各種の方法が選択できる。これに対して、半導体シリコン層１の裏面側から外周筒状絶縁体を形成する場合には、前処理工程にて既に半導体素子が形成されているため、外周筒状絶縁体を形成するときの熱による半導体素子の劣化や動作不良の問題から、熱酸化やＬＰＣＶＤ法を使用することが出来なくなる。
【０１７５】
さらに、半導体シリコン層の裏面からビアホールを形成するエッチング工程、半導体シリコン層から貫通電極や導電パッド等を電気的に絶縁する工程、ビアホールに銅等の金属を埋設する工程等を含む、貫通電極を形成する工程の難易度を容易にすることができる。つまり、第１実施例で必要であった、第１コンタクトパッド２と半導体シリコン層１との導通を防止するための導通防止用不純物領域５が不要となる。その上、貫通電極２００と半導体シリコン層１との導通を防止するための絶縁層６２の形成が不要となり、半導体シリコン層１の裏面からの工程を簡単化できる。
また、貫通電極と半導体シリコン層とを電気的に完全に分離できる。
【０１７６】
（第３実施例）
第３実施例の製造方法は、先の第１実施例の第２コンタクトパッド３をメタルコンタクトパッドではなくポリシリコンコンタクトパッドとすること、金属配線層４をエッチングストッパに用いてビアホールが金属配線層４に到達するまで異方性エッチングを行うこと以外は第１実施例の製造方法と全く同様である。
【０１７７】
図３１は、第３実施例の半導体装置の製造工程を説明するための模式要部断面図である。前もって、半導体シリコン層１の表面に接して、ポリシリコンコンタクトパッド２（第１実施例の第１コンタクトパッド２および第２コンタクトパッド３を合わせたものに相当）が導電パッドとして形成されているため、半導体シリコン層１の裏面側から貫通電極２００を容易に形成することができる。この半導体装置４０３を製造するための各工程としては、上記第１実施例と同様の工程を用いることができる。
【０１７８】
（第４実施例）
第４実施例の製造方法は、先の第２実施例の第２コンタクトパッド３をメタルコンタクトパッドではなくポリシリコンコンタクトパッドとすること、金属配線層４をエッチングストッパに用いビアホールが金属配線層４に到達するまで異方性エッチングを行うこと以外は第２実施例の製造方法と全く同様である。
【０１７９】
図３２は、第４実施例の半導体装置の製造工程を説明するための模式要部断面図である。前もって、半導体シリコン層１の表面に接して、ポリシリコンコンタクトパッド２（第２実施例の第１コンタクトパッド２および第２コンタクトパッド３を合わせたものに相当）が導電パッドとして形成されているため、半導体シリコン層１の裏面側から貫通電極２０２を容易に形成することができる。この半導体装置４０４を製造するための各工程としては、上記第２実施例と同様の工程を用いることができる。
【０１８０】
第３実施例および第４実施例の製造方法によれば、半導体シリコン層１の表面に接してポリシリコンコンタクトパッド２からなる導電パッドが予め形成されていて、この導電パッドと金属配線層４とは既に電気的に接続されている。このため、半導体シリコン層１の裏面側から金属配線層４に達する貫通電極２００、２０２をそれぞれ形成する際、半導体シリコン層１の表面側に新たに金属配線層を形成する必要がない。
【０１８１】
上記第３実施例および第４実施例により説明した通り、第２コンタクトパッド３のメタルコンタクトパッドに代えてポリシリコンコンタクトパッドを使用した場合、半導体シリコン層１の裏面からビアホールを形成するための異方性エッチングを実施した際に金属配線層４がエッチングストッパとして機能する。このため、異方性エッチングは、金属配線層４が露呈した段階でエッチングの進行が遅くなるので、ここでエッチングを止める。このように、第３実施例および第４実施例の場合も、本発明の技術思想をそれぞれ具現化した一実施例であり、本発明の思想は実現されており、発明の効果を奏することができる。
【０１８２】
ところで、第１実施例および第２実施例の場合はそれぞれ半導体装置４０１、４０２としてＤＲＡＭデバイスを例に挙げて説明した。このＤＲＡＭデバイスにおいては、前述のように、メモリセルアレイにおけるセルコンタクト等の埋設材料としてポリシリコンが使用されているため、本発明のポリシリコンパッド２（第１コンタクトパッド）とセルコンタクト９０（第一のコンタクト）を同一工程で形成できる。さらに、メタルコンタクトパッド３（第２コンタクトパッド）についても、周辺回路に接続される第二のコンタクト１００を埋設する導電材料プラグと同一のタングステンを使用することで、これらを同一工程で形成することができる。
【０１８３】
従って、第１実施例および第２実施例の場合は、ポリシリコンパッド２（第１コンタクトパッド）及びメタルコンタクトパッド３（第２コンタクトパッド）を形成するための工程を、別工程として追加する必要を無くすことができる。しかも、半導体シリコン層１とポリシリコンパッド２とをエッチング条件を変更することなく連続的にエッチングできるため、生産時のスループット及びコスト的に非常に有利である。
【０１８４】
（実施例の変形例１）
変形例１は、上記第１実施例又は第２実施例とは、第１コンタクトパッド２が、ポリシリコンの代わりに、例えばタングステンから形成され、第２コンタクトパッド３が、例えばアルミニウム又は銅から形成される点が異なる。この場合、金属配線層４として、アルミニウム又は銅を使用しても良い。このため、この変形例の製造方法では、第１実施例又は第２実施例と同様の方法により、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１を貫いてビアホール７０を形成することができる。第１コンタクトパッド２がタングステンであり、ビアホール７０がこのタングステンに達したところでエッチングを終了することもできる。
【０１８５】
また、第１実施例と同様にフッ素を含むガス（例えば、ＳＦ6等）の存在下では、半導体シリコン層１のエッチングに引き続き、第１コンタクトパッド２であるタングステンをエッチングすることが可能である。そこで、第２コンタクトパッド３（アルミニウム又は銅等）に達するまでビアホール７０を形成することが好ましい。なぜなら、第２コンタクトパッド３に達するまでビアホール７０を形成することにより、ビアホール７０内に形成される貫通電極と第１コンタクトパッド２との接触面積を大きくすることができ、接触部の電気抵抗を低減できるからである。
【０１８６】
この変形例では、第１コンタクトパッド２をタングステンとし、第２コンタクトパッド３をアルミニウム又は銅とすることで、アルミニウム又は銅をエッチングストッパとしてタングステンをＲＩＥエッチングし、第２コンタクトパッド３が露出するまで第１コンタクトパッド２をエッチングしてビアホール７０を形成することができる。
【０１８７】
なお、第１コンタクトパッド２としてのタングステンのエッチングを途中で中止し、第１コンタクトパッド２の途中までビアホール７０を形成することも可能であるが、貫通電極と第１コンタクトパッド２との接触面積が小さくなり、接触部の電気抵抗が大きくなることを配慮する必要がある。
【０１８８】
（実施例の変形例２）
変形例２は、上記第１実施例又は第２実施例において、第１コンタクトパッド２が、ポリシリコンコンタクトパッドの代わりにタングステンから形成される点が異なる。つまり第１実施例又は第２実施例において、第１コンタクトパッド２と第２コンタクトパッド３とが同じ材料のメタルコンタクトパッドとなる。このため、この変形例の製造方法では、第１実施例又は第２実施例と同様の方法により、半導体シリコン層１の裏面側から、絶縁層６０、半導体シリコン層１を貫いてビアホール７０を形成することができる。第１コンタクトパッド２がタングステンであり、ビアホール７０のエッチングがこのタングステンに達したところでエッチングを終了することができる。
【０１８９】
また、この変形例の場合も、第１実施例と同様にフッ素を含むガス（例えば、ＳＦ6等）の存在下では、半導体シリコン層１のエッチングに引き続き、第１コンタクトパッド２及び第２コンタクトパッド３としてのタングステンを、半導体シリコン層１と同一工程でエッチングすることが可能である。そこで、金属配線層４としてアルミニウム又は銅等を使用し、これをエッチングストッパとして、第１コンタクトパッド２及び第２コンタクトパッド３を貫通して金属配線層４に達するビアホール７０を形成することが好ましい。これにより、ビアホール７０に形成される貫通電極と抵抗の低いメタルコンタクトパッド（タングステン）との接触面積を大きくすることができ、接触部の電気抵抗を大幅に低減できるからである。この変形例の場合も、第１コンタクトパッド２及び第２コンタクトパッド３としてのタングステンのエッチングを途中で中止し、タングステンの途中までビアホール７０を形成することも可能であるが、当然、貫通電極と第１及び第２コンタクトパッドとの接触面積が小さくなるため、接触部の電気抵抗が大きくなることを配慮する必要がある。
【０１９０】
なお、第１コンタクトパッド２としてのタングステンは、第２コンタクトパッド３のタングステンと同一の工程で形成されても良いし、または、夫々、別工程で形成されても良い。
【０１９１】
本発明の第１実施例、第２実施例、第３実施例、第４実施例及び変形例１、２において、第１コンタクトパッド２、第２コンタクトパッド３又は金属配線層４の金属材料として、タングステンを用いた場合について述べたが、これら金属材料として、夫々、タングステン以外に、アルミニウム、チタン、銅、及び、これらのうちいずれか複数材料の合金を用いたり、更に、これらの金属又は合金と、窒化チタン、窒化タングステン又は窒化タンタル等との多層構造を用いることができる。
【０１９２】
また、変形例１、２において、第１コンタクトパッド２、第２コンタクトパッド３、金属配線層４として、いずれの金属材料を使用するかは、ビアホールを形成するに当たり、これら構成物のうち、どの構成物をエッチングし、どの構成物をエッチングストッパにするかに依存して、適宜決定することができる。ここで、エッチングされる構造物とエッチングストッパとなる構造物では、使用されるエッチング条件において、実用的な範囲でのエッチング選択比が取れる必要がある。
【０１９３】
なお、本発明の第１実施例、第２実施例、第３実施例、第４実施例及び変形例１、２の各半導体装置において、１つの貫通電極の形成について説明した。しかし、本発明の半導体装置に複数の貫通電極を設け、当該半導体装置を単に通過する信号用の貫通電極と当該半導体装置の素子に金属配線層を介して接続される貫通電極とを混在した構成とすることができることは当然である。または、これら２種類の貫通電極の一方のみとすることもできる。さらに、本願発明を、半導体素子を形成せずに貫通電極のみ有する半導体基板へ適用し、この半導体基板をインターポーザとして利用することもできる。
【図面の簡単な説明】
【０１９４】
【図１】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に接して第１および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図２】本発明の半導体装置の製造方法の一工程である、層間絶縁膜に形成された開口部に第１および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図３】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面上部に第１および第２コンタクトパッドと電気的に接続する金属配線層を形成する工程を説明するための模式要部断面図である。
【図４】本発明の半導体装置の製造方法の一工程である、金属配線層の上部にバンプを形成する工程を説明するための模式要部断面図である。
【図５】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図８】本発明の半導体装置の製造方法の一工程である、ビアホール内部に絶縁層を形成する工程を説明するための模式要部断面図である。
【図９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に貫通電極を形成する工程を説明するための模式要部断面図である。
【図１０】本発明の第１実施例であるＤＲＡＭデバイスとして使用される半導体装置の製造方法の一工程を説明するための模式要部断面図である。
【図１１】本発明の半導体装置の製造方法の一工程である、半導体シリコン層上に層間絶縁膜を形成する工程を説明するための模式要部断面図である。
【図１２】本発明の半導体装置の製造方法の一工程である、メモリセルアレイに形成される容量素子等と電気的に接続するための第一のコンタクトおよび第１コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図１３】本発明の半導体装置の製造方法の一工程である、周辺回路に接続される第二のコンタクト１００および第２コンタクトパッドを形成する工程を説明するための模式要部断面図である。
【図１４】本発明の半導体装置の製造方法の一工程である、第２コンタクトパッドの上面に金属配線層を形成する工程を説明するための模式要部断面図である。
【図１５】本発明の半導体装置の製造方法の一工程である、金属配線層の上部に上部配線構造及びバンプを形成する工程を説明するための模式要部断面図である。
【図１６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図１７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図１８】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図１９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に絶縁層を形成する工程を説明するための模式要部断面図である。
【図２０】本発明の半導体装置の製造方法の一工程である、ビアホール内部に貫通電極を形成する工程を説明するための模式要部断面図である。
【図２１】第１実施例により得られた半導体装置の模式要部断面図である。
【図２２】本発明の第２実施例である半導体装置の製造方法の一工程を説明するための模式要部断面図である。
【図２３】本発明の半導体装置の製造方法の一工程である、円筒状の電極−基板分離用孔に絶縁材を埋設することにより、外周筒状絶縁体を形成する工程を説明するための模式要部断面図である。
【図２４】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に形成された酸化シリコンからなる絶縁膜を除去する工程を説明するための模式要部断面図である。
【図２５】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の表面に電界効果型トランジスタを形成する工程を説明するための模式要部断面図である。
【図２６】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面を研削する工程を説明するための模式要部断面図である。
【図２７】本発明の半導体装置の製造方法の一工程である、半導体シリコン層の裏面に絶縁層を形成する工程を説明するための模式要部断面図である。
【図２８】本発明の半導体装置の製造方法の一工程である、半導体シリコン層を貫いて、第２コンタクトパッドに達するビアホールを半導体シリコン層の裏面側から形成する工程を説明するための模式要部断面図である。
【図２９】本発明の半導体装置の製造方法の一工程である、ビアホール内部に内部貫通電極を形成する工程を説明するための模式要部断面図である。
【図３０】第２実施例の半導体装置に使用する貫通電極の部分を例示した、模式要部斜視図である。
【図３１】第３実施例の半導体装置の製造工程を説明するための模式要部断面図である。
【図３２】第４実施例の半導体装置の製造工程を説明するための模式要部断面図である。
【図３３】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３４】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３５】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３６】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３７】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【図３８】従来の半導体装置の製造工程を説明するための模式要部断面図である。
【符号の説明】
【０１９５】
１ 半導体シリコン層
２ ポリシリコンコンタクトパッド
３ メタルコンタクトパッド
４ 金属配線層
５ 導通防止不純物領域
１０、１２、１４、１６、１８、２０、２２ 層間絶縁膜
２４ フォトレジスト層
３０ 開口部
４０ 導電パッド
５０ 第一の外部接続用コンタクト
５２ 第一のアルミニウム配線
５４ 第二の外部接続用コンタクト
５６ 第二のアルミニウム配線
５８ 石英からなる支持体
５９ 接着剤
６０、６２、６４ 絶縁層
７０ ビアホール
７２、７４、７６ 層間絶縁膜
８０ 素子分離膜
９０ 第一のコンタクト
１００ 第二のコンタクト
１１０ 金属パッド
１５０ ＩＣチップ
１５１ シリコン基板
１５３ 層間絶縁膜
１５５ パッド電極
１５７ パッシベーション膜
１６１ 表面保護膜
１６３ シリコン酸化膜
１６３’ ハードマスク
１６５ 第１のレジストマスク
１６７、１６９、１７７ 開口部
１７１ 絶縁膜
１７３ 下地メタル膜
１７５ 第２のレジストマスク
１７９ 第３のレジストマスク
１８１ 電極
２００、２０２ 貫通電極
２１０、２１２ 電極パッド
２２０ シード膜
２２２、２２４ 内部貫通電極
２２６ 筒状半導体シリコン
２３０ バンプ
２４０ 円筒状の電極−基板分離用孔
２５０ 外周筒状絶縁体
３００、３０１、３０２、３０３ 電界効果型トランジスタ
４００、４０１、４０２、４０３ 半導体装置
【特許請求の範囲】
【請求項１】
半導体シリコン層の第１の主面上に絶縁層を形成する工程と、
前記絶縁層の所定部を貫通して、前記第１の主面上に互いに異なる材料からなる第１の導電層と第２の導電層とを形成する工程であって、前記第１の導電層を前記第１の主面上に形成し、前記第２の導電層を前記第１の導電層上に形成する工程と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するビアホールを形成する工程と、
前記ビアホール内に貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時にエッチングストッパとなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように導通防止用不純物領域を形成する工程を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体シリコン層の第１の主面上に絶縁層を形成する工程の前に、前記半導体シリコン層内の前記貫通電極の形成領域を囲むと共に前記第１の主面から所定深さまで伸長する筒状絶縁体を形成する工程と、
前記ビアホールを形成する工程の前に、前記半導体シリコン層の第２の主面側から研削して半導体シリコン層を薄くすることにより、前記筒状絶縁体を露出させる工程と、
を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１のコンタクトパッドが導電性ポリシリコンからなり、前記第１のコンタクトパッドとメモリアレイのセルコンタクトとを同一工程で形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１０】
（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の前記第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通し、前記導通防止用不純物領域内に接する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、前記半導体シリコン層の膜厚を薄くする工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、前記ビアホール底面の第５絶縁層を除去する工程と、
（１０）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通して前記半導体シリコン層の前記筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の前記第１の面と対向する反対側の面を研削して前記半導体シリコン層の膜厚を薄くすることにより、前記筒状絶縁体を露出させる工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体シリコン層の第１の主面上に形成された絶縁層と、
互いに異なる材料からなり、前記絶縁層の所定部を貫通するように、前記第１の主面上に形成された第１の導電層及び前記第１の導電層上に形成された第２の導電層からなる導電層と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するように形成されたビアホールと、
前記ビアホール内に形成された貫通電極と、
を備えることを特徴とする半導体装置。
【請求項１３】
前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時のエッチングストッパであることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように形成された導通防止用不純物領域を備えることを特徴とする請求項１２〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記貫通電極の形成領域を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体を備えることを特徴とする請求項１２〜１７のいずれか１項に記載の半導体装置。
【請求項２０】
前記筒状絶縁体の両端は絶縁層に接していることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも前記貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
前記第１コンタクトパッドとの接触部を含むように前記半導体シリコン層内に設けられた導通防止用不純物領域と、
を有することを特徴とする半導体装置。
【請求項２２】
順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
前記貫通電極を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有することを特徴とする半導体装置。
【請求項１】
半導体シリコン層の第１の主面上に絶縁層を形成する工程と、
前記絶縁層の所定部を貫通して、前記第１の主面上に互いに異なる材料からなる第１の導電層と第２の導電層とを形成する工程であって、前記第１の導電層を前記第１の主面上に形成し、前記第２の導電層を前記第１の導電層上に形成する工程と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するビアホールを形成する工程と、
前記ビアホール内に貫通電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時にエッチングストッパとなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように導通防止用不純物領域を形成する工程を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体シリコン層の第１の主面上に絶縁層を形成する工程の前に、前記半導体シリコン層内の前記貫通電極の形成領域を囲むと共に前記第１の主面から所定深さまで伸長する筒状絶縁体を形成する工程と、
前記ビアホールを形成する工程の前に、前記半導体シリコン層の第２の主面側から研削して半導体シリコン層を薄くすることにより、前記筒状絶縁体を露出させる工程と、
を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１のコンタクトパッドが導電性ポリシリコンからなり、前記第１のコンタクトパッドとメモリアレイのセルコンタクトとを同一工程で形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１０】
（１）第１の面側に導通防止用不純物領域を有する半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の前記第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通し、前記導通防止用不純物領域内に接する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の第１絶縁層が設けられた側の面と対向する反対側の面を研削して、前記半導体シリコン層の膜厚を薄くする工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第５絶縁層を設ける工程と、
（９）エッチバックを行うことにより、前記ビアホール底面の第５絶縁層を除去する工程と、
（１０）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
（１）第１の面側から所定深さまで伸長すると共に貫通電極の形成領域を囲むように形成された筒状絶縁体を備えた半導体シリコン層を準備する工程と、
（２）前記半導体シリコン層の第１の面上に順に、第１絶縁層と、第２絶縁層と、を有し、
前記第１絶縁層は、導電性ポリシリコンから構成されると共に前記第１絶縁層を厚み方向に貫通して前記半導体シリコン層の前記筒状絶縁体で囲まれた領域の第１の面まで到達する第１コンタクトパッドを有し、
前記第２絶縁層は、前記第１コンタクトパッドに対応する位置に第２絶縁層を厚み方向に貫通する第２コンタクトパッドを有する、構造体を形成する工程と、
（３）前記第２絶縁層上に、前記第２コンタクトパッドに対応する位置に配線層を有する第３絶縁層を形成する工程と、
（４）前記半導体シリコン層の前記第１の面と対向する反対側の面を研削して前記半導体シリコン層の膜厚を薄くすることにより、前記筒状絶縁体を露出させる工程と、
（５）前記半導体シリコン層の第１絶縁層が設けられた側と反対側から、全面に第４絶縁層を設ける工程と、
（６）前記第４絶縁層内の第２コンタクトパッドに対応する位置を貫通するようにビアホールを設ける工程と、
（７）前記ビアホールを、前記半導体シリコン層および第１コンタクトパッド内を伸長させて、少なくとも第２コンタクトパッドにまで到達させる工程と、
（８）前記ビアホール内を埋め込むように貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体シリコン層の第１の主面上に形成された絶縁層と、
互いに異なる材料からなり、前記絶縁層の所定部を貫通するように、前記第１の主面上に形成された第１の導電層及び前記第１の導電層上に形成された第２の導電層からなる導電層と、
前記半導体シリコン層の第２の主面側から、前記半導体シリコン層及び前記第１の導電層を貫通して前記第２の導電層に達するように形成されたビアホールと、
前記ビアホール内に形成された貫通電極と、
を備えることを特徴とする半導体装置。
【請求項１３】
前記第１の導電層が第１のコンタクトパッドであり、前記第２の導電層が第２のコンタクトパッドであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の導電層が導電パッドであり、前記第２の導電層が配線層であることを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第１の導電層が導電性ポリシリコンからなり、前記第２の導電層が金属材料からなることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなることを特徴とする請求項１２〜１４のいずれか１項に記載の半導体装置。
【請求項１７】
前記第２の導電層が、タングステン、チタン、アルミニウム、銅、又は、これらのうちいずれか複数の材料の合金からなり、前記ビアホールの形成時のエッチングストッパであることを特徴とする請求項１２〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体シリコン層の第１の主面側に、前記第1の導電層との接触部を含むように形成された導通防止用不純物領域を備えることを特徴とする請求項１２〜１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記貫通電極の形成領域を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体を備えることを特徴とする請求項１２〜１７のいずれか１項に記載の半導体装置。
【請求項２０】
前記筒状絶縁体の両端は絶縁層に接していることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
順に設けられた、第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
少なくとも前記貫通電極と半導体シリコン層間に設けられた第５絶縁層と、
前記第１コンタクトパッドとの接触部を含むように前記半導体シリコン層内に設けられた導通防止用不純物領域と、
を有することを特徴とする半導体装置。
【請求項２２】
順に設けられた第４絶縁層、半導体シリコン層、第１絶縁層、第２絶縁層、第３絶縁層と、
前記第１絶縁層内をその厚み方向に貫通すると共に、導電性ポリシリコンから構成された第１コンタクトパッドと、
前記第２絶縁層および第３絶縁層内の前記第１コンタクトパッドに対応する位置を、それぞれ、その厚み方向に貫通するように設けられた第２コンタクトパッドおよび配線層と、
少なくとも、前記第４絶縁層、半導体シリコン層および第１コンタクトパッド内を貫通して前記第２コンタクトパッドに到達するように設けられた貫通電極と、
前記貫通電極を囲むと共に前記半導体シリコン層を厚み方向に貫通する筒状絶縁体と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
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【図４】
【図５】
【図６】
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【図１６】
【図１７】
【図１８】
【図１９】
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【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２００９−１１１０６１（Ｐ２００９−１１１０６１Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８０３３８（Ｐ２００７−２８０３３８）
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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