【課題】 高周波領域に於ける半導体装置の特性を向上させる。
【解決手段】 本発明の半導体装置２０Ａは、半導体基板２５の表面に活性領域２１と接続されたエミッタパッド電極２３Ｅ、コレクタパッド電極２３Ｃおよびベースパッド電極２３Ｂが形成されている。更に、半導体基板２５の裏面には、裏面電極２６が形成されている。更に、接地電位と接続されるエミッタパッド電極２３Ｅは、半導体基板２５を厚み方向に貫通する貫通電極２４Ａを介して、裏面電極２６と接続されている。 （もっと読む）

【課題】 同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減する。
【解決手段】 素子分離溝２Ａの幅ｗ１が、ゲート電極１０Ｄの延在する方向と直行する方向において、低耐圧のゲート電極となった多結晶シリコン膜の膜厚（ｔ１）と、ゲート絶縁膜８の膜厚（ｔ２）と、ゲート電極１０Ｄの加工上の位置合わせ余裕寸法（ｔ３）との和より大きくなるようにし、平面においてゲート電極１０Ｄと重ならない領域ではその多結晶シリコン膜の膜厚（ｔ１）より大きくなるように素子分離溝２Ａを予め形成しておく。 （もっと読む）

【課題】 溝の内部に窒化金属膜を介して埋め込まれたフォトレジストのプラズマアッシングに際して、窒化金属膜の酸化を防止する。
【解決手段】 半導体基板の主面上にＳｉＯ₂膜２８を成膜する工程と、ＳｉＯ₂膜２８にシリンダ孔２９を形成する工程と、シリンダ孔２９の底面及び側面を含み、全面にＴｉＮ膜（３０）を成膜する工程と、シリンダ孔２９の内部のＴｉＮ膜（３０）上にフォトレジストを埋め込む工程と、ＳｉＯ₂膜２８上に露出するＴｉＮ膜（３０）を除去する工程と、シリンダ孔２９の内部に埋め込まれたフォトレジストをプラズマアッシングによって除去する工程とを有し、アッシング工程では、酸素を含まない非酸素系ガスのプラズマを用いる。 （もっと読む）

【課題】 銅の配線材料に対して有効なバリヤメタル層を提供する。
【解決手段】 シリコン層或いはシリコンを含むシリコン含有層６４と銅層６８，７０との間に介在されてシリコンの吸い上げを防止するためのバリヤメタル層において、前記バリヤメタル層としてＴｉＳｉＮ膜６６を用いる。これにより、銅の配線材料に対して有効なバリヤメタル層とする。 （もっと読む）

【課題】キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）の上方に形成された、下部電極（１１５）とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極（１１７）とで誘電体膜（１１６）を挟んでなるキャパシタと、前記上部電極に接続されたコンタクト（１２２）と、を備え、前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄い。 （もっと読む）

【課題】 信頼性の高い半導体基板を効率よく製造する方法を提供する。
【解決手段】 電極１０パッドを有する半導体基板２の電極１０が形成された面に、芳香族化合物を含む樹脂によって、電極１０の少なくとも一部を避けて樹脂層１４を形成する。Ａｒガスを利用して、電極１０の表面から酸化膜を除去するとともに、樹脂層１４の表面を炭化させて炭化層２４を形成する。電極１０から炭化層２４上に至る配線３２を形成する。その後、配線３２をマスクとして炭化層２４をＯ_２プラズマ２０でエッチングして、炭化層２４を部分的に除去する。 （もっと読む）

【課題】 埋込導電体の形成方法に関し、ビアホールや埋込配線用溝の形成工程におけるダメージを低減するとともに、ビアホールや埋込配線用溝の形成後の清浄化工程のスループットを向上する。
【解決手段】 埋込導電体６用の凹部４を形成したのちに、脱ガス処理と前処理としての有機酸５を用いたドライクリーニングとを一連の工程として行う。 （もっと読む）

【課題】 水分の侵入、腐食の影響を集積回路に及ぼさないガードリング構造を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０は、ＩＣチップ製品ＣＨＩＰの基材である。製品実パターン領域ＣＰＡは、図示しないが複数の素子を配線層で接続し集積回路化した領域を示す。集積回路に関係する配線層の構造の一部で、製品実パターン領域ＣＰＡすなわち集積回路の周辺の絶縁層１２中に、防湿用の壁として二重以上のガードリングＧＲ（ＧＲ１，ＧＲ２）が形成されている。この二重以上のガードリングＧＲ（ＧＲ１，ＧＲ２）は、互いに絶縁層１２を隔てて内側、外側の位置関係を有し独立している。 （もっと読む）

【課題】ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。 （もっと読む）

【課題】 ドレインコンタクトの形成時にＳＴＩと活性領域との段差に起因したエッチング残りでコンタクト面積の縮小で抵抗が高くなるのを防止する。
【解決手段】 ＮＯＲ型フラッシュメモリにおいて、ゲート電極４の形成後にスペーサとして第１のシリコン窒化膜１５を形成する。この後、ドレインコンタクトの形成領域のＳＴＩ２の高さをエッチングにより低くして活性領域３との段差を小さくする（ΔＨ＜Δｈ）ことで、第２のシリコン窒化膜１６形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜７の端面が保護されているので悪影響を与えることがない。 （もっと読む）

【課題】絶縁膜の誘電率の変動や、絶縁膜への水分吸着を抑制することができるプラズマ処理方法および半導体装置の製造方法を提供する。
【解決手段】被処理基板１０上の絶縁膜１００に、少なくともＣＨ系ガス、ＣＯ系ガスのいずれかを含むガスを用いたプラズマ処理を行う。 （もっと読む）

【課題】 半導体基板への電気的接触をとるコンタクトホールにおいて、接触抵抗の低減を図る。
【解決手段】 シリコン基板１にはＳＴＩ２により素子形成領域５が区画形成されている。ＳＴＩ２はシリコン基板１の表面より突出している。上面にシリコン窒化膜７、層間絶縁膜８が積層形成されている。ＳＴＩ２、２間にコンタクトホール９が形成されている。コンタクトホール９は、層間絶縁膜８部分のホール上部９ａとシリコン基板１部分のホール下部９ｃを有する。ホール下部９ｃは、ＲＩＥ法の加工の後ＣＤＥ法の加工をすることで横方向に広がる形状に形成され、ＲＩＥ法のみの場合よりもシリコン基板１との接触面積が増大している。 （もっと読む）

【課題】 配線間容量およびＲＣ遅延量の増加を招くことなく、ビア埋め込みの不良に基づくビア導通の不良による信頼性劣化を改善することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 ＳｉＯ_２等による第１の層間絶縁膜１上の所定位置に下層配線３が埋め込まれ、この下層配線３はバリアメタル２で被覆されている。下層配線３とウェハ１の上面には、Ｃを主成分とするＰＡＥによる有機膜５が設けられ、有機膜５の全面にＳｉＯ_２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ等による第２の層間絶縁膜６が形成され、この第２の層間絶縁膜６に上層配線８及びビア９が設けられている。 （もっと読む）

【課題】 メタル配線のバリアメタルとしてＴｉ膜をＣＶＤ法で形成し、メタル配線形成後にフッ化アンモン系の薬液で洗浄する場合に、薬液洗浄によるメタル配線の膜剥がれを抑制することができる半導体装置の製造方法を得る。
【解決手段】 下地酸化膜上にＴｉ膜をＣＶＤ法で形成する工程と、Ｔｉ膜上にメタル膜を形成する工程と、メタル膜及びＴｉ膜をパターニングしてメタル配線を形成する工程と、Ｔｉ膜の側面を酸化する酸化工程と、この酸化工程の後に全面をフッ化アンモン系の薬液で洗浄する工程とを有する。 （もっと読む）

【課題】 半導体基板と電極との短絡および絶縁を容易に行なうことができ、プラズマ処理工程における絶縁膜の絶縁破壊を防ぐことができるとともに、半導体基板の反りを防止することのできる半導体装置の製造方法を提供する。
【解決手段】 剛性を有する支持体２の支持体側導電体２２に、半導体基板１１および貫通電極１２の露出する部分を、それぞれ短絡用導電体３を介して電気的に接続し、半導体基板１１と貫通電極１２とを短絡させる。この状態でプラズマＣＶＤ装置３０を用いてプラズマＣＶＤを行なう。半導体基板１１と貫通電極１２とは同電位となるので、側壁絶縁膜１３の絶縁破壊が防止される。また支持体２は剛性を有するので、半導体基板１１の反りが防止される。またプラズマＣＶＤの後には、短絡用導電体３を除去して半導体装置形成部材１と支持体２とを剥離させることによって、半導体基板１１と貫通電極１２とを元の絶縁状態に容易に戻すことができる。 （もっと読む）

【課題】 ヴィアホールを形成する際にマスクパターンのあわせずれが生じても配線間の寄生容量を抑制できるようにする。
【解決手段】 層間絶縁膜４の面に形成されたシリコン窒化膜６よりも上面が下方に位置するよう配線層５を形成する。これにより、あわせずれが生じても、ヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができる。 （もっと読む）

【課題】 ビアプラグやコンタクトプラグの径が微細になっても、ホールパターンを高密度で形成することのできる半導体装置およびその製造方法を提供する。
【解決手段】 絶縁膜上に所定間隔に形成された少なくとも１つの配線に垂直方向から連通するビアホールを備えた半導体装置において、一端が配線１１に重なるように第１回リソグラフィ位置１３Ａで楕円形の第１のホールパターンを露光し、一端が第１のホールパターンの前記一端に重なるように楕円形の第２のホールパターンを第２回リソグラフィ位置１３Ｂにおいて露光したリソグラフィ技術により、２つのホールパターンの重なり部分にビアホール１２を形成する。 （もっと読む）

【課題】 混載デバイスに対しても、前処理によって接合部位の自然酸化膜を確実に除去し、抵抗上昇を生じさせない成膜方法を提供する。
【解決手段】 被処理体に露出したＳｉ含有部表面に金属含有膜を成膜する成膜方法は、Ｓｉ含有部分の表面を、高周波を用いたプラズマにより物理的に処理する物理的表面処理工程と、プラズマによる処理が施されたＳｉ含有部分の表面を反応性ガスにより化学的に処理する化学的表面処理工程と、化学的表面処理が施されたＳｉ含有部分上に金属含有膜を成膜する成膜工程と、を具備する。 （もっと読む）

【課題】リソグラフィーのマージン不足を解消して、接続孔が密に形成された領域での接続孔を確実に形成し、接続孔と配線溝との位置ズレを解消して、デバイスの微細化に対応することを可能とする。
【解決手段】絶縁膜２０上に配線溝パターン３２を有するように第１マスク３１を形成する工程と、前記第１マスク３１上に接続孔パターン３４を有するように第２マスク３３を形成する工程と、前記第１マスク３１と前記第２マスク３３とを用いて前記絶縁膜２０に配線溝２６と接続孔２５とを形成する工程とを備え、前記第１マスク３１と前記第２マスク３３とを用いて前記絶縁膜２０に配線溝２６と接続孔２５とを形成する工程で前記絶縁膜２０に接続孔２５を先に形成する半導体装置の製造方法であって、前記接続孔パターン３４は前記配線溝パターン３２の配設方向に対して交差する方向に形成されるとともに、前記接続孔パターン３４の端部は前記第１マスク３１の一部上に形成される。 （もっと読む）

【課題】半導体素子のビアファーストを用いたデュアル・ダマシン構造のパターニングの方法において、レジスト汚染と低ｋ誘電体絶縁材料の損傷を避けるか、少なくとも最小にする方法を提供する。
【解決手段】低ｋ誘電体絶縁層５にエッチングによりホールを形成し、ホールにギャップ充填材料を堆積し部分的に除去する。この上に金属ハードマスク８と結像材料９を堆積し、トレンチパターンを金属ハードマスクに形成する。結像材料とギャップ充填材料を除去し、金属ハードマスクを用いて無酸素プラズマにより低ｋ誘電体絶縁層をエッチングすることによりトレンチを形成する。トレンチとホールにバリア層と銅を堆積し平坦化する。 （もっと読む）