硫酸銅又は塩化銅を主成分とし、ホルムアルデヒド、２価のコバルトイオン及びグリオキシル酸のうちから選ばれる１種以上の還元剤を含有するとともに、分子量６０以上１０００以下の例えば下記一般式（１）又は一般式（２）で表されるイオウ系有機化合物及び分子量２００以上２００００以下のオキシアルキレングリコールを含むことを特徴とする無電解銅めっき液である。アスペクト比の高い微細な溝及び孔の中に空隙を生じることなくめっき膜を堆積させることができる。Ｘ^１−Ｌ^１−（Ｓ）ｎ−Ｌ^２−Ｘ^２ （１）Ｘ^１−Ｌ^１−（Ｓ）ｎ−Ｈ （２）［式中、ｎは整数、Ｘ^１及びＸ^２はそれぞれ独立に水素原子、ＳＯ_３Ｍ基またはＰＯ_３Ｍ基（Ｍは水素原子、アルカリ金属原子またはアミノ基を示す）、Ｌ^１及びＬ^２はそれぞれ独立に低級アルキル基又は低級アルコキシ基を示す。］
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【課題】層間絶縁膜をドライエッチングして下層のＣｕ配線の上部に配線溝を形成する際、配線溝の底部に露出した下層のＣｕ配線の表面に絶縁性の反応物が付着したり、配線溝の側壁に露出した炭化シリコン膜や有機絶縁膜がサイドエッチングされるという不具合を抑制する。
【解決手段】炭化窒化シリコン膜を含む積層膜をドライエッチングしてＣｕ配線２１の上部に配線溝３０を形成する際、ＣＨＦ_３とＮ_２とからなる混合ガスを使用することにより、配線溝３０の側壁を垂直に加工すると共に、配線溝３０の底部に露出したＣｕ配線２１の表面に堆積物や反応物が付着する不具合を抑制する。 （もっと読む）

システムは、第１半導体デバイスと第１電気接続とを有する第１チップ、第２半導体デバイスと第２電気接続とを有する第２チップ、および第３半導体デバイスと第３電気接続とを有する第３チップを有し、第３チップは、第１および第２チップの上面にスタックされ、第１および第２チップのそれぞれの少なくとも一部分を物理的に架橋し、前記第１および第２チップに接続される。
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【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 高融点金属シリサイド層への熱負荷を低減することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン基板１０の一部領域に高融点金属シリサイド層１３ａ〜１３ｃを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１の上に、第１導電膜３１、強誘電体膜３２、及び第２導電膜３３を順に形成する工程と、第１導電膜３３、強誘電体膜３２、及び第２導電膜３１をパターニングすることにより、下部電極３１ａ、キャパシタ誘電体膜３２ａ、及び上部電極３３ａで構成されるキャパシタQを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、
を有する半導体装置の製造方法による。 （もっと読む）

【課題】 露出した上部電極の表面の清浄化を行う場合に、上部電極と、その上に形成する導電膜との接触抵抗の増大を防止することができる半導体装置を提供する。
【解決手段】 基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタが形成されている。上部電極は導電性酸化物で形成され、上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ。層間絶縁膜が強誘電体キャパシタを覆う。ビアホールが、層間絶縁膜を貫通し、上部電極の上面よりも深い位置まで達する。このビアホールは、上部電極の酸素濃度が最大になる位置よりも浅い位置で止まる。ビアホールの底面において、導電部材が上部電極に接する。 （もっと読む）

【課題】外部イオンや水分のゲート絶縁膜への浸透を防止する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、半導体基板、半導体基板上に一方向に延びて形成されたゲート配線２２０とゲート配線に整列して半導体基板内に形成されたソース/ドレーン領域を含むトランジスタ、ゲート配線上にゲート配線と同一方向に延びて形成され、半導体基板に拡散されるイオンを遮断する拡散防止メタルパターン４３２ａを含む。 （もっと読む）

【課題】多層構造の半導体装置及びこれを製造する方法を提供する。
【解決手段】多層半導体装置は、第１アクティブ半導体構造部、前記第１アクティブ半導体構造部上に形成された第１絶縁膜、前記第１絶縁膜上に形成され、前記第１アクティブ半導体構造部より高く位置する第２アクティブ半導体構造部、前記第２アクティブ構造部上に形成された第２絶縁膜、及び前記第１アクティブ半導体構造部の上部に垂直方向への厚さを有する第１オームコンタクトと、前記第２アクティブ半導体構造部の側壁に径方向へ厚さを有する第２オームコンタクトとを備える。第１オームコンタクトの垂直厚さは、第２オームコンタクトの径方向の厚さより厚く形成されている。 （もっと読む）

【課題】 導電性プラグのコンタクト不良を防止することができる半導体装置の製造方法を提供すること。
【解決手段】 シリコン基板１０上のコンタクトプラグ２２ａの上に酸化防止膜２５を形成する工程と、酸化防止膜２５上にキャパシタQを形成する工程と、キャパシタQを覆う第２層間絶縁膜４４を形成する工程と、第１ホール４４ａを第２層間絶縁膜４４に形成する工程と、第２層間絶縁膜４４をブラシスクラバ処理する工程と、第２層間絶縁膜４４をウエット処理する工程と、酸化防止膜２５をストッパにして第２層間絶縁膜４４に第２ホール４４ｃを形成する工程と、第２ホール４４ｃ下の酸化防止膜２５をエッチングして除去すると共に、第１ホール４４ａ下の上部電極３３ａを清浄化する工程と、第１、第２ホール４４ａ、４４ｃ内に第１、第２導電性プラグ５０ａ、５０ｃを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】半導体装置の銅配線間の容量低減を実現すると同時に絶縁破壊耐性を向上させ、さらにミスアライメント・ビアを対策する。
【解決手段】基板上の絶縁膜１７上に、銅を主成分として含む配線２６を形成する。それから、リザーバーパターン用絶縁膜２１、２２及びバリア絶縁膜２９を形成し、配線２６の上面および側面上と絶縁膜１７及び絶縁膜２９上に銅の拡散を抑制または防止する機能を有する絶縁膜３１を形成する。その後、低誘電率からなる絶縁膜３６及び絶縁膜３７を成膜する。その際、配線２６の隣接配線間において、対向する配線側面の上方での堆積速度が下方での堆積速度より大きくなるように絶縁膜３６を形成し、エアギャップを形成する。最後に、層間ＣＭＰによって、絶縁膜３７を平坦化する。 （もっと読む）

【課題】応力が調整された配線構造とその製造方法を提供する。
【解決手段】 配線構造は、導電材料１０２を有する基板１００から構成される。少なくとも１つの応力調整層１０６が内部に介在された複合誘電体層１１０が、基板１００の上部に存在する。複合誘電体層１１０における導電機構Ｓが、少なくとも１つの応力調整層１０６を貫通し、導電部材１０２を電気的に接続する。 （もっと読む）

【課題】基板上に形成される多層配線構造の配線間を電気的に絶縁する第１絶縁膜と第２絶縁膜との積層構造において、第２絶縁膜上をＣＭＰした際に発生する第２絶縁膜の膜剥がれを防止する。
【解決手段】基板１１上に形成される多層配線構造の配線間を電気的に絶縁する絶縁膜を第１絶縁膜２１と第２絶縁膜２２との積層構造で形成する半導体装置の製造方法において、前記第１絶縁膜２１を形成した後で前記第２絶縁膜２２を形成する前に、前記基板１１の製品となるチップが存在しない領域上における前記第１絶縁膜２１表面に密着膜３１を形成する工程を備えたことを特徴とする。 （もっと読む）

【課題】半導体集積回路装置及びそれの製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成された第１の導電膜パターンと、第１の導電膜パターン上に形成された絶縁膜と、絶縁膜上に形成された第２の導電膜パターンと、第２の導電膜パターン及び絶縁膜全面に形成され、半導体基板に輻射される紫外線を遮断する第１の紫外線遮断膜と、を含む。これにより、半導体基板に紫外線が輻射されることを遮断して外部イオン及び水分が半導体基板に浸透することを遮断でき、半導体集積回路装置の動作特性を向上させうる。 （もっと読む）

【課題】 層間絶縁膜の表面に埋込配線を形成する場合に、研磨面の平坦性を保つことができる半導体装置の製造方法を提供すること。
【解決手段】 基板２００上に、層間絶縁膜２０３と、この層間絶縁膜を保護する絶縁性材料からなる第１のハードマスク２０４と、第２のハードマスク２０５とを成膜する。第２のハードマスク２０５を開口し、第２のハードマスク２０５をマスクとして、層間絶縁膜２０３に埋込配線が埋め込まれるべき凹溝２０７を形成する。埋込配線の材料２０９が層間絶縁膜２０３へ拡散するのを防止する拡散防止膜２０８Ｂを成膜する。第２のハードマスク２０５と拡散防止膜２０８Ｂとが同じ材料で、金属元素を組成に含む導電性材料からなる。埋込配線の材料となる導電性金属２０９を堆積する。導電性金属２０９の表面側から第１のハードマスク２０４が露出するレベルまで研磨を行う。 （もっと読む）

【課題】 ２．７より低い比誘電率を有する低誘電率絶縁膜及び４より低い比誘電率を有するバリア絶縁膜を化学気相成長法により成膜する方法を提供するものである。
【解決手段】 シリコン原子による５員環以上の環状構造を有し、かつ該シリコン原子によるシロキサン結合を有する第１のシリコン含有有機化合物と、シリコン原子による４員環以下の環状構造又は４以下のシリコン原子の鎖状構造を有し、かつ該シリコン原子によるシロキサン結合を有する第２のシリコン含有有機化合物とを含む成膜ガスのプラズマを生成し、反応させて基板３１上に絶縁膜３２を形成する。 （もっと読む）

層間絶縁膜（１）及びＣＭＰストッパ膜を形成した後、配線溝を形成する。次に、配線溝内にバリアメタル膜（４）及びＣｕ膜（５）を埋め込んだ後、ＣＭＰストッパ膜が露出するまで、ＣＭＰ等によってＣｕ膜（５）及びバリアメタル膜（４）を平坦化することにより、下層配線（１７）を形成する。次いで、ドライエッチングによってＣＭＰストッパを除去することにより、相対的に下層配線（１７）の表面を周囲から突出させる。続いて、全面にエッチングストッパ膜（６）を形成する。その後、ビアプラグ（１８）を形成し、更に、下層配線（１７）と同様にして、上層配線（１９）を形成する。
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【課題】コンタクトホール形成の際に下部金属層のエッチングを防止し、上部金属層と下部金属層間の接触抵抗値の変化を最小化する事が可能な半導体素子の製造方法を提供する。
【解決手段】第１内部金属層３６、前記第１金属層３７、および前記第２内部金属層３８を含む下部金属層を形成し、その上にコンタクトホール停止導電層４０を形成する。下部金属層及びコンタクトホール停止導電層４０をエッチングしてパターニングする。全体構造上にＩＭＤ酸化膜４３を蒸着した後、第２コンタクトホールを形成する。前記第２コンタクトホール内にコンタクトプラグ４６を形成する。前記コンタクトプラグの形成された前記ＩＭＤ酸化膜の上部全体に、第３内部金属層４７、第２金属層４８、および第４内部金属層４９を順次蒸着し、前記第３内部金属層、前記第２金属層、および前記第４内部金属層を含む上部金属層を形成する。 （もっと読む）

【課題】 ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止する半導体装置の製造方法を提供する。
【解決手段】 シリサイド層１７を有するポリサイドパターン１８を形成すると共に、ソース／ドレイン拡散層１５の上部をシリサイド層１７とする素子の接続領域（１５）を形成する。層間の絶縁膜２０を貫通しポリサイドパターン１８及び接続領域に到達するホール２１を形成する。ホール２１内にバリア膜２２を形成し、ホール２１内を埋め込む金属部材２３を形成する。金属部材２３をホール２１内に埋め込んだ状態にしてから、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。 （もっと読む）

【課題】半導体ウェハの保護層に形成された溝のアスペクト比が０．５以上である場合においても、再配線を形成する際のレジスト膜に破壊が生じることを防止する手段を提供する。
【解決手段】半導体ウェハが、集積回路を形成した複数の能動領域と、隣合う能動領域間に設けられたダイシング領域と、能動領域の縁部に形成されたシールリングと、シールリングの内側に接近して形成された配線と、能動領域を覆う保護層と、能動領域の保護層上に形成された保護膜と、保護膜上に形成され、集積回路に電気的に接続する再配線とを備え、シールリングと配線との間の保護層に形成された溝のアスペクト比が０．５以上の場合に、この溝を保護膜で覆うようにする。 （もっと読む）

【課題】 コンタクトホールやビアホールのホール接続部に関し、パターンの疎密にかかわらず、抵抗の上昇を抑制し、抵抗ばらつきのないより安定した構成を有する半導体装置及びその製造方法を提供する。
【解決手段】 絶縁層１１下の任意の接続領域１０に到達するホール１２が形成されている。配線部材１３は、ホール１２に埋め込まれると共に、絶縁層１１上に延在する。ホール１２上方を含んで配線部材１３上に配線部材１４が形成されている。配線部材１４は配線部材１３と共に絶縁層１１上の配線パターン１６を構成している。ホール１２上部の配線部材１３は、例えばＷで、リセスができないよう絶縁層１１上に所定厚さ保持されている。従って、ホールパターンの疎密に関係なく、ホール１２上部はリセスが極めてでき難い構造になる。 （もっと読む）