【課題】微細なメタル配線およびヴィアホールを寸法バラツキなく形成して、寸法バラツキが低減された半導体装置を製造する方法を提供する。
【解決手段】半導体基板１０上に第一のメタル配線を形成する工程、前記第一のメタル配線上に無機絶縁膜１４を形成する工程、前記無機絶縁膜上に有機絶縁膜１５を形成する工程、前記有機絶縁膜に凹部を形成する工程、前記凹部が設けられた有機絶縁膜上に、加熱により有機絶縁膜と反応する上層膜を形成する工程、前記上層膜を加熱処理して前記上層膜を前記有機絶縁膜と反応させ、前記凹部の側面に反応層２５を成長させる工程、および、未反応の上層膜を除去し、反応層が成長したことにより縮小した凹部２６を得る工程を具備することを特徴とする。 （もっと読む）

【課題】高周波数用高精度キャパシタを提供すること。
【解決手段】高精度高周波数キャパシタは半導体基板１０２の表側に形成された誘電層１０４を有し、第一の電極１０６が誘電層上に形成される。半導体基板は高度にドープされ、それゆえ抵抗率が低い。第二の電極１０８は第一の電極１０６より絶縁され、また表側表面上に形成される。一つの実施例では、第二の電極１０８は金属を満たしたビア１１６によって裏面の導電層１２０と電気的に接続される。他の実施例ではビアは省略され、第二の電極は基板と電気的に接続されているか、誘電層上に形成されるかのどちらかであり、一対の連続して接続されたキャパシタを作り出す。 （もっと読む）

【課題】ストレスリリーフと接触窓構造の間隔距離の微小化を可能にする線路デバイス構造の製作過程及びその構造を提供する。
【解決手段】基板と、第一金属柱体６８と、第二金属柱体と、を備え、第一金属柱体６８は、基板上に位置し、第一金属柱体６８の最大横寸法Ｈｗを第一金属柱体６８の高度Ｈｔで割ると４より小さく、かつ第一金属柱体６８の高度が２０μｍから３００μｍの間であって、第二金属柱体は、基板上に位置し、第二金属柱体の最大横寸法を第二金属柱体の高度で割ると４より小さく、かつ第一金属柱体の中心点から第二金属柱体の中心点までの距離Ｈｂが１０μｍから２５０μｍの間である。 （もっと読む）

【課題】 容量素子の占有面積を低減させながら、容量素子の寄生容量を低減できる技術を提供する。
【解決手段】 下部電極１０、容量絶縁膜１８および中間電極１１よりなる容量素子上に、中間電極１１、容量絶縁膜２１および上部電極１２よりなる容量素子を形成する。すなわち、容量素子を積層構造とする。そして、中間電極１１に段差を設けることにより、容量形成領域以外の領域における中間電極１１と下部電極１０との間の距離および中間電極１１と上部電極１２との間の距離を容量形成領域における距離より大きくする。例えば、容量形成領域では、下部電極１０と容量絶縁膜１８が直接接するようにする一方、容量形成領域以外の領域では、下部電極１０と容量絶縁膜１８が直接接しないようにする。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【目的】 基板上の膜に対し、膜の膜剥れやスクラッチを防止する半導体装置の製造方法を提供することを目的とする。また、露光装置におけるステージ上での基板のチャックエラーを抑制することを別の目的とする。
【構成】 基板２００の表面にＣｕ膜２６０を形成するめっき工程（Ｓ１２０）と、前記基板２００の裏面を研磨する裏面研磨工程（Ｓ１２２）と、前記裏面が研磨された後、前記基板２００の表面に形成された前記Ｃｕ膜２６０を研磨する表面研磨工程（Ｓ１２４）と、を備えたことを特徴とする。 （もっと読む）

【課題】ダマシン法を用いて形成された銅配線の絶縁破壊耐性（信頼性）を向上する。
【解決手段】シリコン酸化膜３９の配線溝４０に埋め込むＣｕ配線４６ａ〜４６ｅをＣＭＰを用いた研磨で形成する。それから、ＣＭＰ後の洗浄工程を経た後に、シリコン酸化膜３９およびＣｕ配線４６ａ〜４６ｅの表面を還元性プラズマ（アンモニアプラズマ）で処理する。その後、真空破壊することなく、連続的にキャップ膜（シリコン窒化膜４７）を形成する。 （もっと読む）

【課題】 銅イオンの拡散防止機能を持つ低誘電率の層間絶縁膜の成膜初期における銅配線からの銅イオンの拡散を防止する。
【解決手段】 半導体装置の製造方法は、基板上の絶縁膜（１）に形成された銅配線（３ｂ）における露出部位に、窒素を含む層（４ａ）を形成する。その後、シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を有する有機シリコン化合物を原料として用いて、プラズマＣＶＤ法により、窒素を含む層（４ａ）の上に層間絶縁膜（５）を形成する。 （もっと読む）

【課題】高信頼性の電子部品の製造方法と、互いに接近した配置が可能な電子部品を提供する。
【解決手段】半導体基板（１０、１０′）に回路を形成するためのＣＭＯＳ構造（２０、２０′）を形成し、ＣＭＯＳ構造（２０、２０′）の形成後、低温処理、特に４５０℃以下の温度での処理で、半導体基板（１０、１０′）の第１面（Ｓ１）とそれとは反対側の第２面（Ｓ２）との間で回路の接続を行うべく、半導体基板（１０、１０′）の開口内に少なくとも１つの電気導体（３０、３０′）を形成する。この電子部品は電子回路及びセンサ（８０、８０′）の狭小な配置を可能とし、特に医療機器用として適する。 （もっと読む）

【課題】小型化が図られる線路デバイスの製造方法を提供する。
【解決手段】基板の上に第一金属柱及び第二金属柱を設置する。第一金属柱の最大幅は、第一金属柱及び第二金属柱の高さで割ると４より小さい。また、第一金属柱の高さは、２０μｍから３００μｍであって、かつ第一金属柱の中心点から第二金属柱の中心点までの距離は１０μｍから２５０μｍである。これにより、金属柱体間の距離を２５０μｍ以下に縮小することが可能であって、かつピンホール数を４００個以下の目標に抑えることも達成できる。またＩＣの性能を有効に改善し、かつ低電源ＩＣエレメントのＩＣ金属接続線路の抵抗及び負荷を大幅に下げることが可能である。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】 チャネル形成領域に異なる応力を発声させる膜を互いに積層形成した半導体装置において、当該膜のエッジ部形状に起因するボイドが形成された場合であっても、隣り合うコンタクトがショートすることがない半導体装置及びその製造方法を提供する。
【解決手段】 コンタクト開口部を形成した後に絶縁材料を堆積して、コンタクト開口部に表出したボイド開口部を塞ぐ。これにより、当該ボイドに導電性材料が侵入することを防止し、隣り合うコンタクトがショートすることを防止する。 （もっと読む）

半導体素子は、半導体基板（110）の上に形成された障壁層を含む。開口(120)が、基板の上に配置された絶縁層(130)の中に形成されることによって、下にある銅の層(140)を暴露する。開口及び下にある銅の層は、熱アニールの存在下でのプラズマ・フリーの還元雰囲気(200)に暴露される。障壁層は、暴露された開口の中、及び、暴露された下にある銅の層の上に蒸着される。
図２
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硫酸銅又は塩化銅を主成分とし、ホルムアルデヒド、２価のコバルトイオン及びグリオキシル酸のうちから選ばれる１種以上の還元剤を含有するとともに、分子量６０以上１０００以下の例えば下記一般式（１）又は一般式（２）で表されるイオウ系有機化合物及び分子量２００以上２００００以下のオキシアルキレングリコールを含むことを特徴とする無電解銅めっき液である。アスペクト比の高い微細な溝及び孔の中に空隙を生じることなくめっき膜を堆積させることができる。Ｘ^１−Ｌ^１−（Ｓ）ｎ−Ｌ^２−Ｘ^２ （１）Ｘ^１−Ｌ^１−（Ｓ）ｎ−Ｈ （２）［式中、ｎは整数、Ｘ^１及びＸ^２はそれぞれ独立に水素原子、ＳＯ_３Ｍ基またはＰＯ_３Ｍ基（Ｍは水素原子、アルカリ金属原子またはアミノ基を示す）、Ｌ^１及びＬ^２はそれぞれ独立に低級アルキル基又は低級アルコキシ基を示す。］
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【課題】層間絶縁膜をドライエッチングして下層のＣｕ配線の上部に配線溝を形成する際、配線溝の底部に露出した下層のＣｕ配線の表面に絶縁性の反応物が付着したり、配線溝の側壁に露出した炭化シリコン膜や有機絶縁膜がサイドエッチングされるという不具合を抑制する。
【解決手段】炭化窒化シリコン膜を含む積層膜をドライエッチングしてＣｕ配線２１の上部に配線溝３０を形成する際、ＣＨＦ_３とＮ_２とからなる混合ガスを使用することにより、配線溝３０の側壁を垂直に加工すると共に、配線溝３０の底部に露出したＣｕ配線２１の表面に堆積物や反応物が付着する不具合を抑制する。 （もっと読む）

システムは、第１半導体デバイスと第１電気接続とを有する第１チップ、第２半導体デバイスと第２電気接続とを有する第２チップ、および第３半導体デバイスと第３電気接続とを有する第３チップを有し、第３チップは、第１および第２チップの上面にスタックされ、第１および第２チップのそれぞれの少なくとも一部分を物理的に架橋し、前記第１および第２チップに接続される。
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【課題】 ＣＭＯＳ回路のＡｌ合金配線の有無による段差やＡｌ合金残渣による突起の影響を受けることなく、平坦な表面の反応電極を形成して、均一かつ収率の高いＤＮＡの合成や検出等を促すことができるマイクロ反応チップと、その確実な製造方法を提供する。
【解決手段】 ＣＭＯＳ回路の最終保護層６に形成されたコンタクトホール１３に接続電極２２が形成されてＣＭＯＳ回路の配線１２に接続されるとともに、最終保護層６上には、接続電極２２に達する孔部２３Ｂを備えた保護膜２３が形成され、さらにこの保護膜２３上には、孔部２３Ｂを介して接続電極２２に接続される反応電極２４が形成される。保護膜２３の表面２３Ａを研磨加工した後に反応電極２４を形成する。 （もっと読む）

【課題】 本発明の目的は、導電性の密着性の向上及びマイグレーションの防止を図ることにある。
【解決手段】 半導体装置の製造方法は、（ａ）電極パッド１６及びパッシベーション膜１８を有する半導体基板１０の上方に、複数回のパターニング工程を行うことにより、少なくとも電極パッド１６側が階段状をなす樹脂層４０を形成する工程と、（ｂ）樹脂層４０をキュアすることにより、樹脂突起４１を形成する工程と、（ｃ）電極パッド１６と電気的に接続し、かつ樹脂突起４１の上方を通る導電層５０を形成する工程と、を含む。 （もっと読む）

装置は、基板材料の、相互に接合される２つのスラブを有し、この２つのスラブは、第１領域を第２領域から分ける形状を有して、相互に接合された一対の接点を含む。
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【課題】 層間絶縁膜に与えるダメージが抑制された、半導体装置の製造方法を提供する。
【解決手段】 第１の絶縁層に埋設される、導電材料よりなる配線構造を形成する配線構造形成工程と、前記第１の絶縁層を除去して前記配線構造を露出させる絶縁層除去工程と、
前記配線構造を埋めるように第２の絶縁層を形成する絶縁層埋設工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）