【課題】金属シリサイド膜と銅コンタクトプラグ本体との間の拡散バリア層として、薄膜の酸化マンガンで構成された拡散バリア層を用いてはいるものの、金属シリサイド膜への銅原子の拡散、侵入を確実に抑止することができるようにする。
【解決手段】本発明のコンタクトプラグ１０は、半導体装置の絶縁膜４に設けられたコンタクトホール５に形成され、コンタクトホール５の底部に形成された金属シリサイド膜３と、コンタクトホール５内で金属シリサイド膜３上に形成され、非晶質でシリコンを含む第１の酸化マンガン膜６ａと、その第１の酸化マンガン膜６ａ上に形成され、微結晶を含む非晶質の第２の酸化マンガン膜６ｂと、その第２の酸化マンガン膜６ｂ上に、コンタクトホール５を埋め込むように形成された銅プラグ層７と、を備えることを特徴としている。 （もっと読む）

【課題】スループットが向上し、且つ少ない液滴量でも第１の電極と第２の電極とを導通性を確保する。
【解決手段】基体１０の表面１０ａに形成された微細穴２の底部２ａとなる下面電極３と、基体１０の表面１０ａであって微細穴２の内壁部２ｂの上端近傍に配置された上面電極５とを導通させる導電層１２を形成する。この導電層１２の形成において、まず、金属ナノ粒子１１を分散させるためのクリアインク８を微細穴２に充填する。次に、微細穴２に金属ナノ粒子１１を含有する液滴を供給し、金属ナノ粒子１１を微細穴２内のクリアインク８で分散させる。次に、微細穴２内のクリアインク８を揮発させることで、微細穴２の底部２ａ及び内壁部２ｂに析出した金属ナノ粒子膜１１Ａを有する導電層１２を形成する。 （もっと読む）

【課題】簡単な工程設備を用いて短い工程時間内に半導体素子のビアを形成できる半導体素子の製造方法を提供すること。
【解決手段】基板１０１に絶縁膜１０７と拡散防止膜１０９で内壁を被覆したビアホール１０５を形成する。荷電された金属粒子１１３を、電気力又は磁気力を利用して移動させて、このホールを金属粒子で充填する。ビアホールの下部から上方へ充填されるので、内部に空隙が発生することを抑制できる。従来技術による銅電気メッキ方式と比較すると、非常に短時間内に大きくて深いビアホールを金属粒子で充填できるため、シリコン貫通ビア（ＴＳＶ）の工程コスト、及び工程時間を短縮することが出来る。また、従来技術の樹脂成分が多く含まれているメタルペーストを用いる乾式充填方式と比較すると、荷電された金属粒子を用いることで、より密なＴＳＶ金属配線を形成できる。 （もっと読む）

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】層間膜としてコンポジット膜を用いた伝送線路において伝送損失を低減するための技術を提供する。
【解決手段】接地導体膜３０１、層間膜３１０、および配線３０３をこの順に積層してなる伝送線路３００であって、層間膜３１０は、第１の材料からなる粒子３０２Ａが絶縁材料３０２Ｂに分散されてなるコンポジット膜３０２を含み、層間膜３１０の配線３０３側の表面からの粒子３０２Ａの平均直径の深さまでの範囲における粒子３０２Ａの密度が、層間膜３１０のそれ以外の範囲における粒子３０２Ａの密度よりも小さい。 （もっと読む）

先端の集積回路にみられる切欠構造（２０６，２０７，２０８，２０９，２１１，２１３，２６４，２７５ａ，２７５ｂ）において、長尺のルテニウム金属膜（２１４）に多段階で銅鍍金を行う方法である。長尺のルテニウム金属膜 （２１４）を利用すると、銅金属がトレンチ（２６６）及びビア（２６８）のような高アスペクト比の切欠構造（２０６，２０７，２０８，２０９，２６４，２７５ａ，２７５ｂ）を充填するあいだ、不要な微細気泡が形成を防ぎ、前記ルテニウム金属膜（２１４）上に長尺の銅金属層（２２８）を含むサイズの大きい銅粒（２３３）が鍍金形成される。銅粒（２３３）は銅が充填された切欠構造（２０６，２０７，２０８，２０９，２１１，２１３，２７５ａ，２７５ｂ）の電気抵抗を低下させ、集積回路の信頼性を向上させる。
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【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】例えば、開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】信頼性の高い半導体基板上の回路基板を低コストで供給する。
【解決手段】開口部１０１を介してチップ取り出し電極２を含む半導体基板１の一部表面が露出するようメタルマスク１００を半導体基板１に被せ、イオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、半導体基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、半導体基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。 （もっと読む）

【課題】印刷塗布して形成された絶縁膜の絶縁特性を良好に保持した状態で、生産性を向上することが可能なアクティブマトリックスアレイ及びその製造方法を提供する。
【解決手段】下地層３４上に絶縁膜インクを印刷塗布する。印刷塗布された絶縁膜インクに含まれる溶媒が所定の絶縁特性が得られるまで十分に揮発させる前に終了するように絶縁膜インクを焼成して絶縁膜３２を形成する。下地層３４上に形成された絶縁膜３２上に１つ以上の開口部３３を有する導電層３１を形成する。それにより、導電層３１に設けられた開口部３３から絶縁膜３２内に残っている溶媒を揮発させることができるので、導電層３１におおわれた絶縁膜３２の絶縁特性を良好にすることができる。また、絶縁膜３２が十分に揮発する前に、絶縁膜３２上に導電層３１を形成することができるので、生産性を良くすることができる。 （もっと読む）

【課題】微細な電極ピッチで形成された半導体基板が互いに接続された構造を有する半導体装置の信頼性を向上させる手段を提供する。
【解決手段】半導体装置は、第１の多層配線構造１１１を備えた第１の半導体基板１１０と、第２の多層配線構造１２１を備えた第２の半導体基板１２０とを有し、第１の半導体基板は第１の多層配線構造を構成する電極層の一部からなる第１の接合用電極層１１２を有し、第２の半導体基板は第２の多層配線構造を構成する電極層の一部からなる第２の接合用電極層１２２を有し、第１の接合用電極層は第1のディッシング部１１３を備え、第２の接合用電極層は第２のディッシング部１２３を備え、第1のディッシング部と第２のディッシング部との間に接合部材１３０が配置され、接合部材を介して第１の接合用電極層と第２の接合用電極層が接合される。 （もっと読む）

【課題】絶縁層へのコンタクトホール形成時における、導電層の浸食や破損の抑制された電界効果型トランジスタの製造方法、電界効果型トランジスタ、表示装置、及び電磁波検出器を提供する。
【解決手段】導電層形成工程によって形成されたソース電極２０Ａ、ドレイン電極２０Ｂ、及び画素電極２０Ｃを含む導電層２０上に、該導電層２０及び酸化物半導体層１８を覆うように、無機材料を主成分とする無機絶縁層２３を形成する。そして、この無機絶縁層２３上にフォトレジスト膜３０を形成してパターン状に露光した後に、現像工程において、現像液を用いて現像することでレジストパターン３０Ｂ’を形成する。現像工程では、この現像液をエッチング液として用いて、無機絶縁層２３の内のレジストパターン３０Ｂ’から露出した領域を除去することによって導電層２０の一部を露出させて、無機絶縁層２２にコンタクトホール２７を形成する。 （もっと読む）

【課題】バリアメタルの被覆性を向上させる。
【解決手段】本発明の半導体装置は、キャップ絶縁膜１ｄ上に形成された絶縁膜と、絶縁膜に形成された配線溝と、配線溝の底面に形成されたビア孔と、少なくともビア孔の側壁を覆うバリアメタル膜と、を有する。ビア孔は、径が異なる複数の孔から構成されており、複数の孔は、下に向けて径が小さくなるように深さ方向に接続し、複数の孔の接続部にキャップ絶縁膜に対してほぼ平行な面を有する。 （もっと読む）

【課題】生産性に優れた半導体装置の製造方法、半導体装置、アクティブマトリクス装置、電気光学装置および電子機器を提供すること。
【解決手段】本発明の半導体装置の製造方法は、基板７の一方の面側に、トランジスタ４のゲート絶縁体層４４を形成する第１の工程と、ゲート絶縁体層４４上に、厚さ方向に貫通する貫通部９１を備える絶縁体層９を形成する第２の工程と、貫通部９１内の底部付近のゲート絶縁体層４４上、および、貫通部９１の周囲の絶縁体層９上に、気相成膜法により同時にかつ互いに接触しないようにそれぞれ電極を形成し、ゲート絶縁体層４４上に形成された電極を用いて、ゲート電極４５を形成するとともに、絶縁体層９上に形成された電極を用いて、画素電極６を形成する第３の工程とを有する。また、平面視で、貫通部９１の開口部の縁が、当該貫通部９１の底部の縁より内側に位置する。 （もっと読む）

【課題】低温プロセスで製造でき、リーク電流が抑制された電子素子を提供する。
【解決手段】基板１０上に、端部断面のテーパー角度が６０°以下である下部電極２２と、前記下部電極２２上に配置され、水素原子の含有率が３原子％以下であり、波長６５０ｎｍにおける屈折率ｎが１．４７５以下であるＳｉＯ_２膜２４と、前記ＳｉＯ_２膜２４上に配置され、前記下部電極２２と重なり部を有する上部電極２６と、を有する電子素子である。 （もっと読む）

【課題】透明基板との高い密着性、低い電気抵抗率、および優れたウェットエッチング性を示すＣｕ合金膜を提供する。
【解決手段】透明基板と直接接触する表示デバイス用Ｃｕ合金膜であって、前記Ｃｕ合金膜は、下記（１）および（２）の要件を満足する酸素含有合金膜であることを特徴とする表示デバイス用のＣｕ合金膜である。
（１）前記Ｃｕ合金膜は、Ｎｉ、Ａｌ、Ｚｎ、Ｍｎ、Ｆｅ、Ｇｅ、Ｈｆ、Ｎｂ、Ｍｏ、Ｗ、およびＣａよりなる群から選ばれる少なくとも１種の元素を合計で０．１０原子％以上１０原子％以下含有する。
（２）前記Ｃｕ合金膜は、酸素含有量が異なる下地層と上層を有し、
前記下地層は前記透明基板と接触しており、前記下地層の酸素含有量が前記上層の酸素含有量よりも多い。 （もっと読む）

【課題】例えばＵＬＳＩ（超大規模集積回路）等に代表されるＳｉ半導体デバイス等の半導体装置において、高性能（低電気抵抗率）かつ高信頼性（高ＥＭ耐性）を示すＣｕ系配線を提供する。
【解決手段】半導体基板上の絶縁膜に設けられた凹部にＣｕ−Ｔｉ合金が直接埋め込まれてなる半導体装置のＣｕ系配線の製造方法であって、前記Ｃｕ−Ｔｉ合金が、Ｔｉを０．５原子％以上３．０原子％以下含むものであり、かつ、前記Ｃｕ−Ｔｉ合金をスパッタリング法で形成し、該Ｃｕ−Ｔｉ合金を前記凹部に埋め込む時または埋め込み後に、該Ｃｕ−Ｔｉ合金を下記加熱条件で加熱する工程を含むことを特徴とする半導体装置のＣｕ系配線の製造方法。
（加熱条件）
加熱温度：３５０〜６００℃
加熱時間：１０〜１２０ｍｉｎ.
室温から上記加熱温度までの昇温速度：１０℃／ｍｉｎ.以上
加熱雰囲気における酸素分圧：１×１０^−７〜１×１０^−４ａｔｍ （もっと読む）

【課題】配線材料の拡散を抑えながら、金属配線の微細化を図ることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程（ａ）と、層間絶縁膜に配線を形成する工程（ｂ）と、配線の上面及び層間絶縁膜の上面に有機溶液を塗布する工程（ｃ）と、工程（ｃ）の後に、配線の上面及び層間絶縁膜の上面にシリル化溶液を塗布する工程（ｄ）と、工程（ｄ）の後に、基板を加熱する工程（ｅ）と、少なくとも配線の上面上に第１のライナー絶縁膜を形成する工程（ｆ）とを備えている。 （もっと読む）

【課題】 貫通電極内部に導電層を形成する方法及び半導体装置において、貫通孔内の均一なメッキ付き周り性を向上させ、タクトタイムの短い導電層形成方法及び半導体装置を提供する。
【解決手段】 前記貫通孔の内部に第一のメッキ層を形成する第一のメッキ工程と、
前記第一のメッキ工程の後、前記貫通孔の開口部に前記第一のメッキ層とは異なる材料から成るメッキ抑制層を形成するメッキ抑制層形成工程と
前記メッキ抑制層形成工程の後、前記貫通孔の内部にメッキにより第二のメッキ層を形成する第二のメッキ工程を有する。 （もっと読む）