【課題】アナログ回路を構成する抵抗体において、抵抗体の抵抗長が縮小化されることがあっても、アナログ回路を構成する各抵抗体の抵抗値間にバラツキが生じることを抑制する。
【解決手段】アナログ回路を構成する抵抗体３を有する半導体装置であって、半導体基板１上に形成され、長手方向に延びるボディ部３ａと該ボディ部３ａの端部に連接するヘッド部３ｂとを有し、且つシリコンからなる抵抗体３と、抵抗体３のヘッド部３ｂの上部に形成された金属シリサイド膜６と、抵抗体３を覆う層間絶縁膜７中に形成され、金属シリサイド膜６を介して、抵抗体３と電気的に接続するコンタクトプラグ８とを備え、ボディ部３ａとヘッド部３ｂとの境界長は、抵抗体３の抵抗幅よりも大きい。 （もっと読む）

【課題】ｐＭＯＳトランジスタ領域の窒化膜除去とｎＭＯＳ側への後退抑制を両立する半導体装置の製造方法を得る事を目的とする。
【解決手段】本発明の一実施形態に係る半導体装置の製造方法は、（ａ）窒化膜１６の表面に選択的にレジスト膜１７を成膜する工程、（ｂ）レジスト膜１７をマスクとして窒化膜１６をエッチングすると同時にレジスト膜１７をもエッチングし、薄膜化され端面が退避されたレジスト膜１７に覆われた窒化膜１６を残す工程を備えて構成される。残される窒化膜１６に対する工程（ａ）におけるレジスト膜１７のオーバー露光量は５０ｎｍ以上であり、工程（ｂ）における窒化膜１６のレジスト膜１７に対する選択比は０．８〜１．２である。 （もっと読む）

【課題】製造効率を高めることができる半導体装置の製造方法等を提供する。
【解決手段】半導体装置１の製造方法は、絶縁層１２のダイシング領域に溝部１２０を形成し、内部回路形成領域にビアホール１２６を形成する工程、絶縁層１２上に第一のレジスト膜１３を設ける工程、第一のレジスト膜１３を覆う第二のレジスト膜１４を設ける工程、第二のレジスト膜１４の内部回路形成領域を覆う領域に配線用開口１４１を形成し第二のレジスト膜１４のダイシング領域を覆う領域に位置合わせ用開口１４２を形成する工程、溝部１２０と位置合わせ用開口１４２との位置関係を検出し第二のレジスト膜１４の配線用開口１４１が絶縁層１２のビアホール１２６に対し所定の位置にあるかどうか検出する工程を含む。第二のレジスト膜１４を選択的に除去する工程では、位置合わせ用開口１４２の領域が絶縁層１２中の溝部１２０を覆うように位置合わせ用開口１４２を形成する。 （もっと読む）

【課題】レジストポイゾニングの発生を抑制する信頼性の高い半導体装置を実現する。
【解決手段】ビアホール１１１を形成した後に溝１１４を形成する工程において、ビアホール１１１の形成領域に露光を行う工程と、配線溝の形成領域に露光を行う工程が含まれる。すなわち、ビアホール１１１を形成した後にビアホール１１１内に化学増幅型レジスト１０８が埋設されても、その後再びビアホール１１１の形成領域に露光が行われるため、ビアホール１１１の内部に十分な露光がされるようになる。これにより、ビアホール１１１内の感光領域、すなわち領域１１２および領域１１３が現像液で除去され、ビアホール１１１の内壁面の少なくとも一部が露出し、所望の構造の溝１１４が得られる。 （もっと読む）

【課題】開口率の高い半導体装置又はその製造方法を提供する。また、消費電力の低い半導体装置又はその製造方法を提供する。
【解決手段】ゲート電極として機能する透光性を有する導電層と、該透光性を有する導電層上に形成されるゲート絶縁膜と、ゲート電極として機能する透光性を有する導電層上にゲート絶縁膜を介して半導体層と、半導体層に電気的に接続されたソース電極又はドレイン電極として機能する透光性を有する導電層とで構成されている。 （もっと読む）

【課題】半導体素子の形成方法、及びメモリシステムの製造方法を提供する。
【解決手段】基板４００上にパターン形成対象層４３０を形成し、パターン形成対象層４３０上に、マスク層４３２を形成する。半導体素子の第１領域でマスク層４３２の一部を除去し、マスク層４３２を半導体素子の第２領域に残留させる。第１領域ではパターン形成対象層４３０上に、第２領域ではマスク層４３２上にモールドマスクパターン４５０を形成する。第１領域及び第２領域で、モールドマスクパターン４５０上にスペーサ層４６０を形成する。モールドマスクパターン４５０のパターン構造物の側壁に複数のスペーサが残留するようにスペーサ層４６０をエッチングし、第２領域でマスク層４３２をエッチングする。 （もっと読む）

【課題】リソグラフィの露光解像限界を超えた寸法を有するパターンの形成において、工程数の削減が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板上に形成された被加工膜上に第１のマスク材膜を形成し、前記第１のマスク材膜上にレジストパターンを形成し、前記レジストパターンを覆うように前記第１のマスク材膜上に所定の膜厚の第２のマスク材膜を形成し、前記第２のマスク材膜をエッチバックして前記レジストパターン及び前記第１のマスク材膜を露出させ、エッチバックされた前記第２のマスク材膜を残したまま、露出した前記レジストパターン及び前記第１のマスク材膜を同時に加工し、前記第１のマスク材膜下に露出する前記被加工膜部を加工する。 （もっと読む）

【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法を提供する。また、層間絶縁膜、平坦化膜、ゲート絶縁膜等の絶縁膜、配線、電極、端子等の導電膜、半導体膜等の半導体素子の各部位の膜を形成する方法を提供する。また、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供する。
【解決手段】ガリウムと亜鉛を含む液滴を吐出して、基板上に膜パターンを形成する。または、印刷法により、基板上にガリウムと亜鉛を含む材料を用いて膜パターンを形成する。 （もっと読む）

【課題】配線用上部金属層の接続パッド部上面に柱状電極を電解メッキにより形成するためのドライフィルムレジストをラミネートするとき、配線用上部金属層間への気泡の発生を防止した半導体装置の製造方法を提供する。
【解決手段】半導体ウエハ２１上の全面に形成された下地金属層８の上面周辺部にリング状のレジスト高さ位置規制部２７が形成され、下地金属層の上面には配線用上部金属層９が形成されている。そして、ウエハステージ３１の凹部３２内に半導体ウエハを上部金属層およびレジスト高さ位置規制部の上面がウエハステージの凹部の周囲における上面と面一となるように配置する。次に、ウエハステージ、上部金属層およびレジスト高さ位置規制部の上面にドライフィルムレジスト３３をラミネートする。この状態で、ドライフィルムレジストと下地金属層との間に空間３５が形成されており、配線用上部金属層間の気泡の発生を防止することができる。 （もっと読む）

【課題】本発明は、位置精度の高いバンプを形成することを目的とする。
【解決手段】（ａ）集積回路１２が形成された半導体基板１０であって、集積回路１２と電気的に接続された電極１４と、電極１４の表面の外形に対して相対的な位置が固定されたマーク１６と、を有する半導体基板１０を用意する。（ｂ）開口３０を有し、開口３０が電極１４の表面と重なるメッキレジスト２８を形成する。その後、（ｃ）開口３０が、電極１４の表面上で予め設定された領域内にあるかどうかを、マーク１６を基準にして検査する。その後、（ｄ）メッキによって、開口３０内であって電極１４上に金属層３４を形成する。（ｃ）工程で、開口３０が予め設定された領域内にはないことが検出されたときには、メッキレジスト２８を剥離し、（ｂ）及び（ｃ）工程を再び行う。 （もっと読む）

【課題】 ＴＦＴ液晶表示装置の動作不良や動作特性のばらつきを低減する。
【解決手段】 絶縁基板の表面上に複数の導電体パターンと、複数の半導体パターンと、複数の絶縁膜とを積層して、当該絶縁基板の表面上に走査信号線と、映像信号線と、ＴＦＴ素子と、前記ＴＦＴ素子に接続された画素電極と、前記映像信号線に接続された第１の外部接続端子と、前記走査信号線に接続された第２の外部接続端子とを設けた基板を有する表示装置であって、前記絶縁基板の表面上には、１つの材料膜をエッチングまたは露光現像して形成された複数の同時形成パターンを有し、当該複数の同時形成パターンは、同一の機能を有する前記同時形成パターンの側面の勾配が概ね等しく、かつ、すべての前記同時形成パターンの側面の勾配には２通り以上ある表示装置。 （もっと読む）

【課題】微細なパターンを形成することができる電子デバイス製造用基板およびそれを用いた電子デバイスの製造方法を提供する。
【解決手段】電子デバイス製造用基板ＭＳは、露光光を用いたフォトリソグラフィを施して電子デバイスを製造するためのものであって、被加工基板ＷＳと、反射層ＲＦと、透明スペーサ層ＩＳと、フォトレジスト層ＰＲとを備えている。被加工基板ＷＳは主面を有している。反射層ＲＦは、被加工基板ＷＳ上に設けられ、かつ反射光の位相が互いに反位相となる第１の部分Ｐ１および第２の部分Ｐ２を有している。透明スペーサ層ＩＳは、反射層ＲＦ上に設けられ、露光光に対して透明なものである。フォトレジスト層ＰＲは、透明スペーサ層ＩＳ上に設けられ、反射光に対する感光性を有している。 （もっと読む）

【課題】 柱状電極を電解メッキにより形成するとき、半導体ウエハ上の全面に形成された下地金属層の周辺部からなるメッキ用接続端子部の部分へのメッキ液の浸入を確実に防止する。
【解決手段】 半導体ウエハ２１上の全面に形成された下地金属層８の上面においてメッキ用接続端子部８ａの内側には、柱状電極１０形成用の第２のメッキレジスト膜２８の周辺部からなるリング状の第２のシールリング接触部３２が形成されている。そして、第２のメッキレジスト膜２８の開口部２８ａ内に柱状電極１０を電解メッキにより形成するとき、メッキ治具のシールリング２７を第２のシールリング接触部３２の上面に接触させると、メッキ用接続端子部８ａの部分へのメッキ液の浸入を確実に防止することができる。 （もっと読む）

【課題】 本発明は、ＮＡＮＤ型のフラッシュメモリのセレクトゲート間に配置されるＣＢ／ＣＶ連続コンタクト構造において、絶縁破壊を防止できるようにする。
【解決手段】 たとえば、半導体基板１１上に設けられたセレクトゲートＳＧ，ＳＧ間に、下層コンタクトＣＢと上層コンタクトＣＶとが直接連結された、複数のＣＢ／ＣＶ連続コンタクト層１２を千鳥状に配置する。そして、上層コンタクトＣＶを、そのＣＶパターンの底部が、セレクトゲートＳＧの上面よりも上方に位置するように配置することにより、ＣＶパターンの長径寸法が、下層コンタクトＣＢのＣＢパターンの長径寸法よりも大きくなるように形成する。また、ＣＢパターンの中心位置を、ＣＶパターンの中心位置から内側にずらして配置する構成となっている。 （もっと読む）

【課題】１回の露光でより多くのホールを形成することが可能なホール形成方法を提供する。
【解決手段】ホール５１１、５１２の形成位置となる複数領域の内、一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。具体的には、４以上の複数領域の内、平面視において一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。次いで、シリコン酸化膜５１及び円柱上にシリコン窒化膜を形成する。シリコン窒化膜はエッチバックされる。このエッチバックにより円柱を囲むサイドウォール５４１が形成される。円柱はエッチングされる。最後に、サイドウォール５４１をマスクにシリコン酸化膜５１をエッチングする。これにより一の領域に対応するホール５１２及び他の領域に対応するホール５１１が形成される。 （もっと読む）

【課題】隣接するパターン間の開口部を、投影露光機の解像度よりも微細化することが可能であって、かつパターン間の寸法精度ずれが生じにくいパターン形成方法を提供する。
【解決手段】本発明に係るパターン形成方法は、被エッチング膜を成膜する工程と、複数のパターンとして残したい領域に対応して被エッチング膜の上層に複数のマスクパターンを形成する工程と、複数のマスクパターンをマスクとして、エッチング処理を行うことにより被エッチング膜のパターンを形成する工程とを備える。この複数のマスクパターンは、其々が、第1の被覆パターンと、この第1の被覆パターンの一部の領域において積層領域を有する第２の被覆パターンとにより形成されている。積層領域の短手方向の幅は、異なる複数のマスクパターンにおける隣接するマスクパターン間で同一になるようにする。 （もっと読む）

【課題】 適切なマークパターンを用いることが可能な半導体装置の製造方法を提供する。
【解決手段】 マークパターンの第１のパターン部分３３ａを有する第１の回路パターン原版３３を用意する工程と、マークパターンの第２のパターン部分３４ａを有する第２の回路パターン原版３４を用意する工程と、第１のパターン部分を下地領域３１上のマスク膜３２に転写して、マスク膜に第１の転写パターン部分３２ｃを形成する工程と、第２のパターン部分をマスク膜に転写して、マスク膜に第２の転写パターン部分３２ｄを形成する工程と、第１の転写パターン部分及び第２の転写パターン部分が合成された転写マークパターンを有するマスク膜をマスクとして用いて下地領域をパターニングし、下地領域に下地マークパターンを形成する工程とを備える。 （もっと読む）

【課題】フォトリソグラフィー工程を２回行って配線を形成する際のレジストパターン剥がれを防止する。
【解決手段】第１の配線５１と第１の配線５１を覆う層間絶縁層３０とが形成された基板１０上に、隣り合うように延在する複数本の第２の配線５２を第１の配線５１と交差するように形成する電気光学装置の製造方法であって、基板１０上に導電材料層５０を形成する第１の工程と、導電材料層５０をパターニングして第２の配線５２を形成する第２の工程と、第２の配線５２を、互いに離間しているレジストパターン２０で覆う第３の工程と、レジストパターン２０で覆われていない領域に残る導電材料層５０をエッチングする第４の工程と、を含み、第３の工程はレジストパターン２０がブリッジ２２により隣り合うレジストパターン２０と互いに連結されるように形成する工程であることを特徴とする電気光学装置の製造方法。 （もっと読む）

【課題】凹部に膜を埋め込むための表面研磨を施す工程を有する半導体装置の製造方法に関し、製造歩留まりを向上させる。
【解決手段】ウェハ１の主面ｆ１上に保護絶縁膜ＩＰ１と第１フォトレジスト膜とを順に形成し、チップ領域Ｒｃおよび外周領域Ｒｍの第１フォトレジスト膜に対して、第１フォトマスクを用いて露光を施すことで、分離パターンを形成する。続いて、第１フォトレジスト膜ＰＲ１をエッチングマスクとして保護絶縁膜ＩＰ１にエッチングを施した後、保護絶縁膜ＩＰ１をエッチングマスクとしてウェハ１にエッチングを施すことで溝部ＴＲを形成する。その後、埋め込み絶縁膜ＩＢ１を形成し、ウェハ１の主面ｆ１の全面に渡って埋め込み絶縁膜ＩＢ１を研磨することで、溝部ＴＲに埋め込み絶縁膜ＩＢ１を埋め込むことで、分離部ＳＴＩを形成する。 （もっと読む）

【課題】アライメントマーカのコントラストを強める方法を提供する。
【解決手段】基板上にアライメントマークを作成する方法は、導電性ラインセグメントおよびスペースセグメントにセグメント化された複数のラインを形成し、それによりライン間にスペースを形成して基板の第１のレイヤ内に微小構造を形成することと、基板の第２のレイヤ内に複数の導電性トレンチを作成することと、複数のトレンチをラインセグメントと電気的に接触させ且つ複数のトレンチを少なくとも部分的にスペースセグメントに重ねることとを含む。 （もっと読む）