【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。 （もっと読む）

【課題】浮遊状態の配線と洗浄水との間において高い密度で電荷が移動することに起因する配線の高抵抗化を防ぐ。
【解決手段】半導体製造装置の製造工程中において、半導体基板１Ｓなどと絶縁された浮遊状態となる銅配線である第１層配線Ｌ１の上面に、電気的に機能する接続ビアＰＬ２と電気的に機能しないダミービアＤＰ２とを接続させて形成する。これにより、第１層配線Ｌ１の上面に接続ビアＰＬ２を形成するためのビアホールを形成した後の洗浄工程中に、第１層配線Ｌ１に溜まった電荷が洗浄水中に移動する際、前記電荷をダミービアＤＰ２形成用のビアホールにも分散させることで、接続ビアＰＬ２形成用のビアホールの底部のみに前記電荷が集中することを防ぐ。 （もっと読む）

【課題】クラック伝播を抑制できる新規な構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を囲む第１金属リングと、半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、絶縁膜に形成された溝とを有し、第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、溝の底面は、第１金属リングより内側に配置された第１部分で、第１金属リングの最上層に位置する金属層の上面以下である。 （もっと読む）

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）

【課題】携帯電話などに使用されるハイパワーアンプの出力段は、多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成するＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良等の原因となることが明らかとなった。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、８．１ｘ１０^２０ａｔｏｍ/ｃｍ^３以上である。 （もっと読む）

【課題】マスク倒れを防止でき、しかもＡｌＣｕ配線のサイドエッチングを防止することができる半導体装置およびその製造方法を提供すること。
【解決手段】第２層間膜１７上に、下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１を順に積層することによってＡｌＣｕ配線層３４を形成する。次に、ＡｌＣｕ配線層３４上に、ＳｉＯ_２からなるハードマスク３７を形成する。そして、このハードマスク３７を利用してＡｌＣｕ配線層３４をドライエッチングすることにより、第１ＡｌＣｕ配線２０を形成する。第１ＡｌＣｕ配線２０の形成後、この配線２０の表面を覆うように、ＳｉＮ膜３８を形成する。これにより、既存の側壁保護膜３６にＳｉＮ膜３８が合わさって側壁保護膜３２が形成される。 （もっと読む）

【課題】貫通電極を生産性良く形成できる貫通電極の構造を提供する。
【解決手段】配線基板１は、第１面２ａと第１面２ａと対向する第２面２ｂとを貫通して開口するビアホール２ｃを有する基板２と、ビアホール２ｃの面に設置され基板２と同じ材質のシード膜５と、基板２の第１面２ａに設置され熱酸化膜を含む第１絶縁膜３とシード膜５を囲む場所とに設置され熱酸化膜を含む第３絶縁膜６と、ビアホール２ｃ内でシード膜５に囲まれた導電体７と、を有する。 （もっと読む）

【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。
【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。 （もっと読む）

【課題】マスク倒れを防止でき、しかもＡｌＣｕ配線のサイドエッチングを防止することができる半導体装置およびその製造方法を提供すること。
【解決手段】第２層間膜１７上に、下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１を順に積層することによってＡｌＣｕ配線層３４を形成する。次に、ＡｌＣｕ配線層３４上に、ＳｉＯ_２膜３３およびＳｉＣ膜３５からなる積層膜３６を形成し、この積層膜３６をパターニングすることによりハードマスク３７を形成する。そして、このハードマスク３７を利用してＡｌＣｕ配線層３４をドライエッチングすることにより、当該エッチングによりＳｉＣ膜３５から解離したＣを含む反応生成物を含む側壁保護膜３２を、エッチング途中のＡｌＣｕ膜３０の側面に形成しながらＡｌＣｕ配線層３４をパターニングすることによって、第１ＡｌＣｕ配線２０を形成する。 （もっと読む）

【課題】配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減する。
【解決手段】配線１０３上に絶縁膜１０４及び１０６を挟んで配線１０８が形成されている。配線１０３と配線１０８とは平面視において少なくとも部分的にオーバーラップしている。少なくとも配線１０３と配線１０８とのオーバーラップ部分の前記絶縁膜中に導電性シールド層１０５が形成されている。 （もっと読む）

【課題】ゲート電極とコンタクトとの間の短絡の発生を抑制する。
【解決手段】基板（２）に設けられた第１拡散領域（３）と、基板（２）に設けられた第２拡散領域（３）と、第１拡散領域（３）に接続された第１コンタクト（１１）と、第２拡散領域（３）に接続された第２コンタクト（１１）と、第１拡散領域（３）と第２拡散領域（３）の間に設けられたチャネル領域と、ゲート絶縁膜（６）を介してチャネル領域の上に設けられたゲート電極（５）とを具備する半導体装置を構成する。ゲート電極（５）は、第１コンタクト（１１）と第２コンタクト（１１）とに挟まれた第１領域（Ａ−Ａ’）と、第１領域と異なる第２領域（Ｂ−Ｂ’）とを備える。第１領域（Ａ−Ａ’）は、第１コンタクト側の第１側面と、第２コンタクト側の第２側面とを含む。第１側面は、第１コンタクトから離れる方向に傾斜する。第２側面は、第２コンタクトから離れる方向に傾斜する。 （もっと読む）

【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】ストッパ膜１７は、ストッパ膜１３及び層間絶縁膜１４から成る絶縁層上に形成されている。コンタクトプラグ１６，６５，６６のそれぞれは、その上面がストッパ膜１７から露出するように、ソース・ドレイン領域９，５９とそれぞれ電気的に接続されてストッパ膜１３、層間絶縁膜１４及びストッパ膜１７に設けられている。絶縁層２０は、ストッパ膜１７及びコンタクトプラグ１６，６５，６６の上に設けられている。キャパシタ８２の下部電極は、メモリ形成領域において、コンタクトプラグ６６の上面とストッパ膜１７の上面とに接触するように絶縁層２０内に設けられている。 （もっと読む）

【課題】 半導体装置全体の応力緩和を実現すると共に、応力制御するための特別な構造が不要となり、装置の設計自由度も確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１において、シリコン基板２とその上部に形成される金属配線層との絶縁を確保するために形成される絶縁部５を二層（第一絶縁部５ａ、第二絶縁部５ｂ）に分離し、その一部に他の成膜工程で発生する残留応力と逆方向の残留応力を持たせることにより、半導体装置全体に作用する残留応力を低減する。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】基板と貫通電極との間で形成される浮遊容量が小さい基板を提供する。
【解決手段】第１面２ａと第１面２ａと対向する第２面２ｂとを貫通して開口するビアホール２ｃを有する基板２と、基板２の第１面２ａに設置され熱酸化膜を含む第１絶縁膜３と、ビアホール２ｃ内の面とに設置され熱酸化膜を含む第３絶縁膜５と、ビアホール２ｃ内で第３絶縁膜５に囲まれた導電体７と、を有し、第１面２ａにおける第１絶縁膜３の厚みに比べてビアホール２ｃ内の面における第３絶縁膜５の厚みが厚くなっている。 （もっと読む）

【課題】王水を用いることなくニッケルプラチナ膜の未反応部分を選択的に除去しうるとともに、プラチナの残滓が半導体基板上に付着するのを防止しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１６と、ゲート電極１６の両側のシリコン基板１０内に形成されたソース／ドレイン拡散層２４とを有するＭＯＳトランジスタ２６を形成し、シリコン基板１０上に、ゲート電極１６及びソース／ドレイン拡散層２４を覆うようにＮｉＰｔ膜２８を形成し、熱処理を行うことにより、ＮｉＰｔ膜２８とソース／ドレイン拡散層２４の上部とを反応させ、ソース／ドレイン拡散層２４上に、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂを形成し、過酸化水素を含む７１℃以上の薬液を用いて、ＮｉＰｔ膜２８のうちの未反応の部分を選択的に除去するとともに、Ｎｉ（Ｐｔ）Ｓｉ膜３４ａ、３４ｂの表面に酸化膜を形成する。 （もっと読む）

【課題】サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供する。
【解決手段】絶縁膜の形成後、シード膜の形成の前に配線パターンの形成を行う。次いで、シード膜の形成後、配線パターン用レジストの剥離を行う。次いで、メッキマスクレジストの形成を行なったのち、半導体基板の表面からのメッキ電流により、ウエットエッチング工法を行うこと無く、配線パターンの形成を行う。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】半導体基板の表面のＡｌ層の表面が荒れることを抑制しつつ、リフトオフの後に溶解層が剥離せずに残ることを防止し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１２の表面にＡｌ層１４を形成し、Ａｌ層１４の表面にＴｉＮ層１６を形成し、ＴｉＮ層１６の表面の一部に絶縁層２０を形成し、ＴｉＮ層１６と絶縁層２０の表面に溶解層を形成し、溶解層の表面にレジスト層を形成し、溶解層とレジスト層の一部を除去して溶解層開口部を形成してＴｉＮ層１６の一部を露出させ、レジスト層の表面、及び、露出したＴｉＮ層１６の一部の表面にＴｉ層３０及びＮｉ層４０を形成し、アルカリ溶液によって溶解層を溶解させることにより、溶解層とともに、レジスト層とその表面に形成されたＴｉ層及びＮｉ層を除去する。 （もっと読む）