半導体装置および半導体装置の製造方法

【課題】ゲート電極とコンタクトとの間の短絡の発生を抑制する。
【解決手段】基板（２）に設けられた第１拡散領域（３）と、基板（２）に設けられた第２拡散領域（３）と、第１拡散領域（３）に接続された第１コンタクト（１１）と、第２拡散領域（３）に接続された第２コンタクト（１１）と、第１拡散領域（３）と第２拡散領域（３）の間に設けられたチャネル領域と、ゲート絶縁膜（６）を介してチャネル領域の上に設けられたゲート電極（５）とを具備する半導体装置を構成する。ゲート電極（５）は、第１コンタクト（１１）と第２コンタクト（１１）とに挟まれた第１領域（Ａ−Ａ’）と、第１領域と異なる第２領域（Ｂ−Ｂ’）とを備える。第１領域（Ａ−Ａ’）は、第１コンタクト側の第１側面と、第２コンタクト側の第２側面とを含む。第１側面は、第１コンタクトから離れる方向に傾斜する。第２側面は、第２コンタクトから離れる方向に傾斜する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、電界効果型のトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在普及している半導体装置のほとんどは、電界効果型のトランジスタを備えている。一般的なトランジスタは、ソースまたはドレインとして機能する拡散層と、ゲート電極とを備えている。その拡散層は、コンタクトを介して配線に接続されている。半導体装置に対する微細化や高集積化の要求に伴って、コンタクトとゲート電極との距離を近くする必要が生じてきている。コンタクトとゲート電極との距離を近くすることにより、ゲート電極とコンタクトとが短絡する可能性が高くなる。ゲート電極とコンタクトの短絡を防止するための技術が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１には、層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させることができる半導体装置の製造方法に関する技術が開示されている。その技術では、上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成し、全面に絶縁膜を形成した後に全面エッチバックを行うことでゲート上部絶縁膜及びゲートの側面に上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成している。そして、全面に第１の層間絶縁膜を形成し、第１の層間絶縁膜のみをＣＭＰにより平坦化し、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化する。その後、全面に第２の層間絶縁膜を形成し、リソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜にゲート側の側壁が平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成する。そのコンタクトホールを導電物質で埋め込んでコンタクトパッドを形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６-２３７０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置を製造する場合、リソグラフィ工程による加工時の製造バラつきに起因して、目合わせのズレ、ゲート寸法・コンタクト寸法の太り、および、コンタクト形状の歪みなどが発生することがある。例えば、特許文献１に記載の技術において、リソグラフィ工程による加工時の製造バラつきに起因して、コンタクトホール１６の目合わせのズレが発生した場合、ゲート電極とコンタクトとの距離が狭くなると、そのような製造バラつきによる絶縁破壊（コンタクトとゲート電極との短絡）が発生することがある。
【０００６】
一般的なトランジスタでは、コンタクトとゲート電極との短絡を防止するために、コンタクト寸法を小さくする、または、コンタクトの目合わせ管理を強化するといった対策が考えられている。しかしながら、コンタクト寸法を小さくした場合、コンタクト抵抗が上昇してしまう。また、コンタクトの目合わせ管理を強化した場合、再工事率悪化による装置能力低下を引き起こしてしまう。
【０００７】
本発明が解決しようとする課題は、トランジスタの特性の変動の発生を抑制しつつ、ゲート電極とコンタクトとの距離の短縮化に起因するゲート電極とコンタクトとの間の短絡の発生を抑制する技術を提供することにある。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
上記の課題を解決するために、基板（２）に設けられた第１拡散領域（３）と、基板（２）に設けられた第２拡散領域（３）と、第１拡散領域（３）に接続された第１コンタクト（１１）と、第２拡散領域（３）に接続された第２コンタクト（１１）と、第１拡散領域（３）と第２拡散領域（３）の間に設けられたチャネル領域と、ゲート絶縁膜（６）を介してチャネル領域の上に設けられたゲート電極（５）とを具備する半導体装置を構成する。ゲート電極（５）は、第１コンタクト（１１）と第２コンタクト（１１）とに挟まれた第１領域（Ａ−Ａ’）と、第１領域と異なる第２領域（Ｂ−Ｂ’）とを備える。第１領域（Ａ−Ａ’）は、第１コンタクト側の第１側面と、第２コンタクト側の第２側面とを含む。第１側面は、第１コンタクトから離れる方向に傾斜する。第２側面は、第２コンタクトから離れる方向に傾斜する。
【発明の効果】
【００１０】
本願において開示される発明によって、半導体回路の微細化に伴うゲート電極とコンタクトとの距離の短縮化に起因するゲート電極とコンタクトとの短絡の発生を抑制することが可能となる。よってそれによって得られる代表的な効果を簡単に説明すれば、歩留低下の発生を抑制することができるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の半導体装置１の構成を例示する平面図である。
【図２Ａ】図２Ａは、本実施形態の半導体装置１のＡ−Ａ’断面の構成を例示する断面図である。
【図２Ｂ】図２Ｂは、本実施形態の半導体装置１のＢ−Ｂ’断面の構成を例示する断面図である。
【図３Ａ】図３Ａは、半導体装置１のゲート電極の加工工程の第１段階を例示する平面図である。
【図３Ｂ】図３Ｂは、半導体装置１のゲート電極の加工工程の第１段階を例示する断面図である。
【図４Ａ】図４Ａは、半導体装置１のゲート電極の加工工程の第２段階を例示する平面図である。
【図４Ｂ】図４Ｂは、半導体装置１のゲート電極の加工工程の第２段階を例示する断面図である。
【図４Ｃ】図４Ｃは、半導体装置１のゲート電極の加工工程の第２段階を例示する断面図である。
【図５Ａ】図５Ａは、半導体装置１のゲート電極の加工工程の第３段階を例示する平面図である。
【図５Ｂ】図５Ｂは、半導体装置１のゲート電極の加工工程の第３段階を例示する断面図である。
【図６Ａ】図６Ａは、半導体装置１のゲート電極の加工工程の第４段階を例示する平面図である。
【図６Ｂ】図６Ｂは、半導体装置１のゲート電極の加工工程の第４段階を例示する断面図である。
【図７Ａ】図７Ａは、半導体装置１のゲート電極の加工工程の第５段階を例示する平面図である。
【図７Ｂ】図７Ｂは、半導体装置１のゲート電極の加工工程の第５段階を例示する断面図である。
【図８Ａ】図８Ａは、本実施形態の半導体装置１の構成を例示する断面図である。
【図８Ｂ】図８Ｂは、本実施形態の一般的な半導体装置１０１の構成を例示する断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
図１は、本実施形態の半導体装置１の構成を例示する平面図である。図１の平面図は、本実施形態の半導体装置１の理解を容易にするために、層間絶縁膜を省略している。本実施形態の半導体装置１において、素子の周囲は素子分離領域９で囲まれている。半導体装置１は、ソースまたはドレインとして機能する拡散層と、ゲート電極とを備えている。その拡散層の上には拡散層シリサイド７が形成されている。また、ゲート電極の上はゲートシリサイド８が形成されている。拡散層シリサイド７の一部の上には、コンタクト１１が形成されている。また、ゲートシリサイド８の下のゲート電極の側面は、サイドウォール絶縁膜１３で覆われている。本実施形態の半導体装置１において、コンタクト１１に挟まれているゲート電極の領域（コンタクトに近接しているゲート電極）は、選択的にテーパー形状に形成されている。図１に示されているように、その領域のサイドウォール絶縁膜１３が除去されている。また、その領域のゲート電極５がテーパー形状に形成されているため、上から見た場合、ゲート電極５の一部が露出された状態になっている。
【００１４】
図２Ａ、図２Ｂは、本実施形態の半導体装置１の断面の構成を例示する断面図である。図２Ａは、図１におけるＡ−Ａ’断面を例示している。図２Ｂは、図１におけるＢ−Ｂ’断面を例示している。図２Ａを参照すると、半導体装置１は、Ａ−Ａ’断面において、シリコン基板２に形成されたソース・ドレイン拡散層領域３と、エクステンション領域４とを備えている。ソース・ドレイン拡散層領域３の上には拡散層シリサイド７が設けられている。また、半導体装置１は、ゲート電極５を備えている。そのゲート電極５はゲート絶縁膜６を介してシリコン基板２の上に形成されている。そのゲート電極５の上には、ゲートシリサイド８が形成されている。半導体装置１は、層間絶縁膜１２によって覆われている。半導体装置１の拡散層シリサイド７に接続されるコンタクト１１は、層間絶縁膜１２を貫通している。コンタクト１１の下端は、拡散層シリサイド７を介してソース・ドレイン拡散層領域３に接続され、上端は、配線（図示されず）に接続されている。
【００１５】
図２Ａに示されているように、Ａ−Ａ’断面において、ゲート電極５は、断面がテーパー形状になるように加工されている。これによりコンタクトとゲート電極（上部）との距離を離す事ができ、コンタクトとゲート電極とのショートを抑制することができる。図２Ｂを参照すると、半導体装置１は、Ｂ−Ｂ’断面において、断面が概ね長方形のゲート電極５を備えている。またＢ−Ｂ’断面において、そのゲート電極５の側面は、サイドウォール絶縁膜１３で覆われている。
【００１６】
以下に、本実施形態の半導体装置１の製造方法について説明を行う。なお、以下の製造方法の説明においては、コンタクトに近接するゲート電極を加工する工程よりも前の工程に関する詳細な説明を省略する。図３Ａは、本実施形態の半導体装置１のゲート電極を加工する工程の第１段階における、半導体構造物の状態を例示する平面図である。なお、この第１段階において、半導体構造物は層間絶縁膜１２で覆われている。以下の説明においては、製造過程の半導体構造物の構成に対する理解を容易にするために、層間絶縁膜１２で覆われた領域を可視化させて説明を行う。
【００１７】
その第１段階において、シリコン基板に形成された素子分離領域９で囲まれた領域に、ソース・ドレイン拡散層領域３、ゲート電極５、拡散層シリサイド７、ゲートシリサイド８およびサイドウォール絶縁膜１３を含む半導体装置１を形成する。図３Ｂは、その第１段階の半導体構造物の断面を例示する断面図である。図３Ｂは、図３ＡのＡ−Ａ’断面およびＢ−Ｂ’断面の構造を例示している。図３Ｂに示されているように、その第１段階においては、Ａ−Ａ’断面の構造とＢ−Ｂ’断面の構造に差異はない。
【００１８】
図４Ａは、そのゲート電極の加工工程の第２段階を例示する平面図である。図４Ａに示されているように、層間絶縁膜１２の上にレジスト２１を全面に塗布する。なお、以下の説明においては、製造過程の半導体構造物の構成に対する理解を容易にするために、レジスト２１で覆われた領域を可視化させて説明を行う。レジスト２１を形成した後、後の工程でコンタクト１１が形成される領域を特定し、コンタクト１１に近接するゲート電極の上のレジスト２１を選択的に除去して開口部２２を形成する。
【００１９】
図４Ｂは、その第２段階におけるＡ−Ａ’断面の構成を例示する断面図である。図４Ｂに示されているように、Ａ−Ａ’断面において、レジスト２１に開口部２２を生成して、層間絶縁膜１２の一部を露出する。図４Ｃは、その第２段階におけるＢ−Ｂ’断面の構成を例示する断面図である。Ｂ−Ｂ’断面における半導体構造物は、第１段階の状態を維持している。また、レジスト２１は、層間絶縁膜１２の表面を保護している。
【００２０】
図５Ａは、そのゲート電極の加工工程の第３段階を例示する平面図である。図５Ａに示されているように、その第３段階において、開口部２２によって露出されていた層間絶縁膜１２と、その層間絶縁膜１２の下のサイドウォール絶縁膜１３を除去して開口部２３を形成する。それによって、ゲートシリサイド８の一部と、エクステンション領域４の一部とが露出する。
【００２１】
図５Ｂは、の第３段階におけるＡ−Ａ’断面の構成を例示する断面図である。図５Ｂに示されているように、その第３段階において、ゲートシリサイド８の一部と、ゲート電極５の側面の一部が露出する。
【００２２】
図６Ａは、そのゲート電極の加工工程の第４段階を例示する平面図である。図６Ａに示されているように、その第４段階において、露出していたゲートシリサイド８を選択的に除去し、そのゲートシリサイド８の下のゲート電極５をエッチングによって断面がテーパ形状になるように形成する。
【００２３】
図６Ｂは、第４段階におけるＡ−Ａ’断面の構成を例示する断面図である。図６Ｂに示されているように、その第４段階において、ゲート電極５は、上方に行くに従ってゲート長方向の長さが短くなるように加工される。
【００２４】
図７Ａは、そのゲート電極の加工工程の第５段階を例示する平面図である。図７Ａに示されているように、その第５段階において、レジスト２１を除去した後、開口部２３を層間絶縁膜１２と同じ材料で埋める。図７Ｂは、第５段階におけるＡ−Ａ’断面の構成を例示する断面図である。図７Ｂに示されているように、その第５段階において、断面がテーパー形状になるように加工されたゲート電極５の側面は、層間絶縁膜１２によって覆われる。
【００２５】
その後、テーパー形状化したゲート電極５の近傍にコンタクト１１を形成する。コンタクトに近接する領域のゲート電極の上部のゲート長方向の長さを、ドライエッチングによって選択的に短くすることで、コンタクトとゲート電極（上部）の距離をより離すことができる。これによりコンタクトとゲート電極のショートを抑制することができる。
【００２６】
［比較例］
以下に、本実施形態の比較例について説明を行う。図８Ａ、図８Ｂは、コンタクトを形成する工程において、目合わせのズレが発生した場合の、本実施形態の半導体装置１と一般的な半導体装置１０１との構成を例示する断面図である。図８Ａは、本実施形態の半導体装置１の断面の構成を例示している。図８Ｂは、一般的な半導体装置１０１の構成を例示している。コンタクトを形成する工程において、目合わせのズレが発生した場合、本実施形態の半導体装置１は、コンタクトとゲート電極との距離が距離Ｌ１となる。一般的な半導体装置１０１では、コンタクトとゲート電極との距離が距離Ｌ２となる。図８Ａ、Ｂに示されているように、
距離Ｌ１＞距離Ｌ２
であり、本実施形態の半導体装置１は、コンタクトとゲート電極（上部）の距離をより離すことができ、これによりコンタクトとゲート電極のショートを抑制することができる。
【００２７】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００２８】
１…半導体装置
２…シリコン基板
３…ソース・ドレイン拡散層領域
４…エクステンション領域
５…ゲート電極
６…ゲート絶縁膜
７…拡散層シリサイド
８…ゲートシリサイド
９…素子分離領域
１１…コンタクト
１２…層間絶縁膜
１３…サイドウォール絶縁膜
２１…レジスト
２２…開口部
２３…開口部
Ｌ１…距離
Ｌ２…距離

【特許請求の範囲】
【請求項１】
基板に設けられた第１拡散領域と、
前記基板に設けられた第２拡散領域と、
前記第１拡散領域に接続された第１コンタクトと、
前記第２拡散領域に接続された第２コンタクトと、
前記第１拡散領域と前記第２拡散領域の間に設けられたチャネル領域と、
ゲート絶縁膜を介して前記チャネル領域の上に設けられたゲート電極と
を具備し、
前記ゲート電極は、
前記第１コンタクトと前記第２コンタクトとに挟まれた第１領域と、
前記第１領域と異なる第２領域と
を備え、
前記第１領域は、
前記第１コンタクト側の第１側面と、
前記第２コンタクト側の第２側面と
を含み、
前記第１側面は、
前記第１コンタクトから離れる方向に傾斜し、
前記第２側面は、
前記第２コンタクトから離れる方向に傾斜する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極の前記第１領域は、
前記ゲート絶縁膜と前記ゲート電極との界面に対応する第１領域底面と、
第１領域上面と
を含み、
前記第１領域底面のゲート長方向の長さは、
前記第１領域上面の前記ゲート長方向の長さよりも長い
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１領域の前記ゲート長方向の長さは、
前記第１領域底面から前記第１領域上面まで単調に減少する
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート電極の前記第２領域は、
前記ゲート絶縁膜と前記ゲート電極との界面に対応する第２領域底面と、
第２領域上面と
を含み、
前記ゲート電極の前記第２領域の前記ゲート長方向の長さは、
前記第２領域底面から前記第２領域上面まで概ね一定の長さを有する
半導体装置。
【請求項５】
チャネル領域を挟んで基板に設けられた第１拡散領域と第２拡散領域とゲート絶縁膜を介して前記チャネル領域の受けに設けられたゲート電極と
を具備する半導体装置の製造方法であって、
（ａ）前記第１拡散領域に接続される第１コンタクトと前記第２拡散領域に接続される第２コンタクトとが形成される領域を特定するステップと、
（ｂ）前記第１コンタクトと前記第２コンタクトとに挟まれる前記ゲート電極の領域を第１領域として特定するステップと、
（ｃ）前記第１領域の前記第１コンタクト側の第１側面に、前記第１コンタクトから離れる方向の傾斜を形成し、前記第１領域の前記第２コンタクト側の第２側面に、前記第２コンタクトから離れる方向の傾斜を形成するステップ
を具備する
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記（ｃ）ステップは、
前記第１領域の前記ゲート絶縁膜と前記ゲート電極との界面に対応する第１領域底面とし、前記第１領域の上面を第１領域上面とするとき、
前記第１領域底面のゲート長方向の長さが、前記第１領域上面の前記ゲート長方向の長さよりも長くなるように、前記ゲート電極を形成するステップを含む
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記（ｃ）ステップは、
前記第１領域の前記ゲート長方向の長さが、前記第１領域底面から前記第１領域上面まで単調に減少するように、前記ゲート電極を形成するステップを含む
半導体装置の製造方法。

【図１】