半導体装置とその製造方法
【課題】クラック伝播を抑制できる新規な構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を囲む第１金属リングと、半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、絶縁膜に形成された溝とを有し、第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、溝の底面は、第１金属リングより内側に配置された第１部分で、第１金属リングの最上層に位置する金属層の上面以下である。
【解決手段】半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を囲む第１金属リングと、半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、絶縁膜に形成された溝とを有し、第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、溝の底面は、第１金属リングより内側に配置された第１部分で、第１金属リングの最上層に位置する金属層の上面以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体ウエハ上に、スクライブ領域を介して多数の半導体チップが形成される。半導体ウエハがスクライブ領域で切断されて、個々の半導体チップが分離される。切断時にスクライブ領域で発生したクラックが、半導体チップ内に伝播すると、半導体チップが破壊される。
【０００３】
通常、半導体チップには、その縁に沿って耐湿リングが形成される。耐湿リングのさらに外側に、半導体チップ内へのクラック伝播を抑制するための金属リングを形成する技術が提案されている。クラック伝播を抑制する金属リングに関し、クラック伝播抑制効果をより高める技術が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一目的は、クラック伝播を抑制できる新規な構造を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を囲む金属リングと、前記半導体素子を覆って形成され、内部に前記金属リングが配置された絶縁膜と、前記絶縁膜に形成された溝とを有し、前記金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、前記溝の底面は、前記金属リングより内側に配置された第１部分で、前記金属リングの最上層に位置する金属層の上面以下である、半導体装置が提供される。
【発明の効果】
【０００７】
金属リングの外側側面は、庇状に突き出す構造が抑制されている。これにより、外側からのクラック伝播に起因した金属リングの破壊が抑制される。溝は、クラックの終端を容易にする。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施例によるクラック防御リング構造を備えた半導体ウエハを概略的に示す平面図である。
【図２−１】図２Ａ〜図２Ｄは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図２−２】図２Ｅ、図２Ｆは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図２−３】図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図３】図３は、第１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックがクラック防御リング上面で終端する場合）。
【図４】図４は、第１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックがクラック防御リングを突き抜ける場合）。
【図５】図５は、第１実施例の変形例の半導体ウエハを示す概略断面図である。
【図６】図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図７】図７は、第３実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図８】図８は、第４実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図９−１】図９Ａ〜図９Ｃは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−２】図９Ｄは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−３】図９Ｅは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−４】図９Ｆは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−５】図９Ｇは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−６】図９Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図１０】図１０は、第６実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１１】図１１は、第７実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１２】図１２は、第８実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１３】図１３は、第９実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１４】図１４は、第１０実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１５】図１５は、第１１実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１６】図１６は、第１１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である。
【発明を実施するための形態】
【０００９】
まず、図１〜図４を参照して、本発明の第１実施例によるクラック防御リング構造について説明する。ここで、金属層を積層して形成されたクラック防御リングと、その下方に配置されるクラック防御絶縁膜と、クラック防御リングの上部近傍に形成されるクラック防御窓とを含む構造を、クラック防御リング構造と呼ぶこととする。
【００１０】
図１は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を概略的に示す平面図である。半導体ウエハ１０１上に、複数の半導体チップ領域１０２が、行列状に配置されている。隣接する半導体チップ領域１０２の間に、スクライブ領域１０３が画定されている。半導体ウエハ１０１は、スクライブ領域１０３の中心線（スクライブセンター）１０３ｃに沿って切断されて、各半導体チップ１０２が分離される。
【００１１】
各半導体チップ領域１０２の最外周部分に、半導体チップ領域１０２の縁に沿って、ループ状に閉じた形状のクラック防御リング１０５が形成されている。クラック防御リング１０５より内側を半導体チップ領域１０２と呼び、クラック防御リング１０５より外側をスクライブ領域１０３と呼ぶこととする。クラック防御リング１０５は、半導体ウエハ１０１の切断時にスクライブ領域１０３で発生したクラックの、半導体チップ領域１０２内への伝播を防御するために設けられている。
【００１２】
各半導体チップ領域１０２の、クラック防御リング１０５の内側に、半導体チップ領域１０２の縁に沿って、耐湿リング１０４が形成されている。耐湿リング１０４の内側に、所望の多数の半導体素子が形成されている。各半導体チップ領域１０２のサイズ（チップサイズ）は、例えば５ｍｍ角程度である。スクライブ領域１０３の幅は、例えば５０μｍ程度である。
【００１３】
なお、後述のように、クラック防御リング１０５の高さ方向下方にクラック防御絶縁膜２２が形成され、クラック防御リング１０５の上部近傍にクラック防御窓２３が形成される。クラック防御絶縁膜２２及びクラック防御窓２３も、それぞれ、半導体チップ領域１０２の縁に沿って形成される。
【００１４】
次に、第１実施例のクラック防御リング構造を備えた半導体ウエハの製造工程、及び、クラック防御リング等の構造について説明する。
【００１５】
図２Ａ〜図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図であり、図１の一点鎖線ＡＡ´に沿った（すなわち、半導体チップ領域１０２内のあるトランジスタＴＲが形成された部分から、スクライブセンター１０３ｃまでの）、半導体ウエハ１０１の断面が示されている。図２Ｇが、半導体ウエハ１０１の完成状態を示す。
【００１６】
以下に詳しく説明するように、耐湿リング１０４及びクラック防御リング１０５は、トランジスタＴＲに接続される多層配線の形成工程、つまり、コンタクト層となる金属層と、配線層となる金属層とを繰り返し積層する工程を流用して形成される。
【００１７】
耐湿リング１０４及びクラック防御リング１０５は、配線として用いられるものではないが、以下説明の便宜上、耐湿リング１０４及びクラック防御リング１０５を形成する各金属層を、コンタクト層や配線層と呼ぶこともある。また、耐湿リング１０４及びクラック防御リング１０５のコンタクト層を埋め込む凹部を、コンタクトホールと呼ぶこともある。なお、コンタクトホールと、そこに埋め込まれるコンタクト層を、同一の参照符号で示すこととする。
【００１８】
また、以下の説明で、トランジスタＴＲに接続する配線を形成する金属層の参照符号には「Ｔ」を付し、耐湿リング１０４を形成する金属層の参照符号には「Ｍ」を付して、クラック防御リング１０５を形成する金属層と区別する。
【００１９】
図２Ａを参照する。シリコン基板（半導体基板）２１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔを形成する。同時に、素子分離絶縁膜２２Ｔを形成する工程を流用して、クラック防御絶縁膜２２を形成する。
【００２０】
クラック防御絶縁膜２２は、図２Ｇに示すように、クラック防御リング１０５の下方に形成され、クラック防御リング１０５と同様に、（平面視上）トランジスタＴＲ等の半導体素子を囲む。なお、説明上、クラック防御リング１０５のスクライブ領域１０３側の端を、半導体チップ領域１０２とスクライブ領域１０３との境界に設定している。
【００２１】
図２Ａに戻って説明を続ける。ＳＴＩによるクラック防御絶縁膜２２の厚さ（基板２１に形成された、クラック防御絶縁膜２２を埋め込む溝の深さ）は、素子分離絶縁膜２２Ｔと等しく、例えば３２０ｎｍ程度である。クラック防御絶縁膜２２の幅は、例えば１μｍ程度である。
【００２２】
素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
【００２３】
図２Ｂを参照する。トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に酸化シリコン膜を厚さ２０ｎｍ程度堆積し、この酸化シリコン膜上に窒化シリコン膜を厚さ８０ｎｍ程度堆積する。さらに、この窒化シリコン膜上に、ホウ素リンシリケートガラス（ＢＰＳＧ）膜を厚さ１３００ｎｍ程度堆積するか、またはテトラエトキシシラン（ＴＥＯＳ）による酸化シリコン膜を厚さ１０００ｎｍ程度堆積する。なお、ＢＰＳＧ膜を形成するときは、例えば６５０℃、１２０秒程度のアニールを行うことが好ましい。
【００２４】
そして、ＢＰＳＧ膜またはＴＥＯＳによる酸化シリコン膜の上面を化学機械研磨（ＣＭＰ）で平坦化した後、さらに酸化シリコン膜を厚さ１００ｎｍ程度堆積して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１を形成する各膜の堆積には、例えば化学気相堆積（ＣＶＤ）が用いられる。第１層間絶縁膜ｆ１の厚さは、例えば９５０ｎｍ程度である。
【００２５】
次に、第１層間絶縁膜ｆ１の上に、フォトリソグラフィにより、トランジスタＴＲのソース／ドレイン領域に接続する配線の第１コンタクト層１ｃＴ、耐湿リング１０４の第１コンタクト層（最下層の金属層）１ｃＭ、及びクラック防御リング１０５の第１コンタクト層（最下層の金属層）１ｃの形状で開口したレジストパターンＲＰ１を形成する。
【００２６】
レジストパターンＲＰ１をマスクとし、第１層間絶縁膜ｆ１をエッチングして、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの形成後、レジストパターンＲＰ１を除去する。
【００２７】
コンタクトホール１ｃＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１コンタクト層１ｃＭの幅は、例えば０．２５μｍ程度である。また、コンタクトホール１ｃの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１コンタクト層１ｃの幅は、例えば、耐湿リング１０４の第１コンタクト層１ｃＭの幅と同様に、０．２５μｍ程度である。なお、以下、コンタクトホールの幅とコンタクト層の幅を区別せずに説明することがある。なお、クラック防御リング１０５のコンタクト層の幅は、耐湿リング１０４のコンタクト層の幅と一致させる必要はない。一例として一致させる場合を説明している。
【００２８】
クラック防御リング１０５の第１コンタクト層１ｃは、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。そして、第１コンタクト層１ｃの上方に後に形成される第１配線層１ｗ等の配線層や、第２コンタクト層２ｃ等のコンタクト層も、それぞれ、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。
【００２９】
図２Ｃを参照する。第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。なお、積層膜をこのように表記するとき、最も左側の材料の膜が、最も下側（基板側）に形成されることを意味する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ３０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
【００３０】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
【００３１】
クラック防御リング１０５の第１コンタクト層１ｃは、（例えば）クラック防御絶縁膜２２上に配置される。図示の例では、平面視上、第１コンタクト層１ｃがクラック防御絶縁膜２２と部分的に重なっているが、全部が重なった（つまり、クラック防御絶縁膜２２の幅内に第１コンタクト層１ｃが内包されるような）配置にもできる。さらには、第１コンタクト層１ｃがクラック防御絶縁膜２２と重ならない（第１コンタクト層１ｃのスクライブ領域１０３側の端に対し、クラック防御絶縁膜２２の半導体チップ領域１０２側の端が、一致しているか、スクライブ領域１０３側にある）配置にもできる。
【００３２】
ただし、クラック防御絶縁膜２２のスクライブ領域１０３側の端が、クラック防御リング１０５の最下層である第１コンタクト層１ｃのスクライブ領域１０３側の端よりも、スクライブ領域１０３側に位置するように、クラック防御絶縁膜２２が配置されている。
【００３３】
次に、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを覆って第１層間絶縁膜ｆ１上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の、Ａｌ膜下側のＴｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ３６０ｎｍ程度、Ａｌ膜上側のＴｉ膜は例えば厚さ５ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは５２５ｎｍ程度であり）、これらの各膜はスパッタリングで堆積される。
【００３４】
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第１配線層１ｗＴ、１ｗＭ、及び１ｗの形状のレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。なお、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜のエッチング等に、公知のアルミニウム配線形成技術を用いることができる。第１配線層１ｗＴ、１ｗＭ、及び１ｗの形成後、レジストパターンＲＰ２を除去する。
【００３５】
耐湿リング１０４の第１配線層１ｗＭの幅は、例えば３μｍ〜５μｍであり、クラック防御リング１０５の第１配線層１ｗの幅は、例えば１μｍ〜４μｍ（典型的には３μｍ程度）である。
【００３６】
第１配線層１ｗＴ、１ｗＭ、及び１ｗは、それぞれ、配線の第１コンタクト層１ｃＴ上、耐湿リング１０４の第１コンタクト層１ｃＭ上、及びクラック防御リング１０５の第１コンタクト層１ｃ上に重なって配置される。
【００３７】
第１実施例のクラック防御リング１０５では、第１コンタクト層１ｃと第１配線層１ｗが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１コンタクト層１ｃのスクライブ領域１０３側の端の位置と、第１配線層１ｗのスクライブ領域１０３側の端の位置とを、設計上一致させる。
【００３８】
図２Ｄを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第１層間絶縁膜ｆ１上に、第２層間絶縁膜ｆ２を形成する。第２層間絶縁膜ｆ２は、例えば以下のようにして形成される。第１層間絶縁膜ｆ１上に、ＣＶＤで酸化シリコン膜を厚さ７５０ｎｍ程度堆積し、この酸化シリコン膜上に、ＣＶＤでＴＥＯＳによる酸化シリコン膜を厚さ１１００ｎｍ程度堆積する。そして、ＴＥＯＳによる酸化シリコン膜の上面をＣＭＰで平坦化して、第２層間絶縁膜ｆ２が形成される。第２層間絶縁膜ｆ２の厚さは、例えば１μｍ程度であり、第１配線層１ｗＴ、１ｗＭ、及び１ｗ上に残る厚さが、例えば４６０ｎｍ程度となる。
【００３９】
次に、第２層間絶縁膜ｆ２の上に、フォトリソグラフィにより、配線の第２コンタクト層２ｃＴ、耐湿リング１０４の第２コンタクト層２ｃＭ、及びクラック防御リング１０５の第２コンタクト層２ｃの形状で開口したレジストパターンＲＰ３を形成する。
【００４０】
レジストパターンＲＰ３をマスクとし、第２層間絶縁膜ｆ２をエッチングして、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃを形成する。コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの形成後、レジストパターンＲＰ３を除去する。
【００４１】
耐湿リング１０４の第２コンタクト層２ｃＭの幅、及びクラック防御リング１０５の第２コンタクト層２ｃの幅は、それぞれ、例えば第１コンタクト層１ｃＭ及び１ｃの幅と同様であり、例えば０．２５μｍ程度である。
【００４２】
図２Ｅを参照する。第２層間絶縁膜ｆ２上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ４０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
【００４３】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第２層間絶縁膜ｆ２を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内に、それぞれ、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを残す。
【００４４】
第２コンタクト層２ｃは、第１配線層１ｗ上に重なって配置される。第１実施例のクラック防御リング１０５では、第１配線層１ｗと第２コンタクト層２ｃが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１配線層１ｗのスクライブ領域１０３側の端の位置と、第２コンタクト層２ｃの埋め込まれるコンタクトホール２ｃのスクライブ領域１０３側の端の位置とを、設計上一致させる。
【００４５】
そして、第１実施例のクラック防御リング１０５は、さらに上層に形成されるコンタクト層、配線層も、スクライブ領域１０３側の端をぴったり一致させて重なるように形成される。つまり、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が、平滑になるように形成される。
【００４６】
次に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを覆って第２層間絶縁膜ｆ２上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。このＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜は、第１層間絶縁膜ｆ１上に形成したＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜と同様にして形成される。
【００４７】
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第２配線層２ｗＴ、２ｗＭ、及び２ｗの形状のレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第２配線層２ｗＴ、２ｗＭ、及び２ｗを残す。第２配線層２ｗＴ、２ｗＭ、及び２ｗの形成後、レジストパターンＲＰ４を除去する。
【００４８】
耐湿リング１０４の第２配線層２ｗＭ、及びクラック防御リング１０５の第２配線層２ｗの幅は、それぞれ、例えば、第１配線層１ｗＭ及び１ｗの幅と同様である。また、上述のように、クラック防御リング１０５の第２配線層２ｗは、第２コンタクト層２ｃと、スクライブ領域１０３側の端を揃えて形成される。
【００４９】
図２Ｆを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを形成し、第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第２層間絶縁膜ｆ２を形成し、さらに第２層間絶縁膜ｆ２中に第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを形成したのと同様な工程を繰り返して、多層配線を形成するとともに、耐湿リング１０４及びクラック防御リング１０５を形成する。図示の例では、最上層のコンタクト層として、第５層間絶縁膜ｆ５中の第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃまでが形成される。
【００５０】
耐湿リング１０４の第３〜第５コンタクト層３ｃＭ〜５ｃＭの幅と高さは、例えば、第２コンタクト層２ｃＭの幅と高さと同様である。クラック防御リング１０５の第３〜第５コンタクト層３ｃ〜５ｃの幅と高さは、例えば、第２コンタクト層２ｃの幅と高さと同様である。
【００５１】
耐湿リング１０４の第３、第４配線層３ｗＭ、４ｗＭの幅と高さは、例えば、第１、第２配線層１ｗＭ、２ｗＭの幅と高さと同様である。クラック防御リング１０５の第３、第４配線層３ｗ、４ｗの幅と高さは、例えば、第１、第２配線層１ｗ、２ｗの幅と高さと同様である。
【００５２】
さらに、第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃを覆って第５層間絶縁膜ｆ５上に、最上層の金属層となるＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の、Ｔｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ７００ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは８６０ｎｍ程度であり）、スパッタリングで堆積される。
【００５３】
次に、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第５配線層５ｗＴ、５ｗＭ、及び５ｗの形状のレジストパターンＲＰ５を形成する。レジストパターンＲＰ５をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜をエッチングして、第５配線層５ｗＴ、５ｗＭ、及び５ｗを残す。第５配線層５ｗＴ、５ｗＭ、及び５ｗの形成後、レジストパターンＲＰ５を除去する。
【００５４】
耐湿リング１０４の第５配線層５ｗＭの幅は、例えば、下層の配線層１ｗＭ等と同様に、３μｍ〜５μｍである。クラック防御リング１０５の第５配線層１ｗの幅は、例えば、下層の配線層１ｗ等と同様に、１μｍ〜４μｍ（典型的には３μｍ程度）である。
【００５５】
このようにして、多層配線形成工程（及び耐湿リング１０４の形成工程）を流用して、第１実施例のクラック防御リング１０５が形成される。上述のように、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が平らに形成される。
【００５６】
クラック防御リング１０５は、耐湿リング１０４に接触しないように形成する。つまり、クラック防御リング１０５と耐湿リング１０４の、向かい合う配線層端同士がある程度の間隔を開けるように形成される。耐湿リング１０４の配線層端と、クラック防御リング１０５の配線層端との距離は、例えば２μｍ程度（最大５μｍ程度）である。
【００５７】
図２Ｇを参照する。第５配線層５ｗＴ、５ｗＭ、及び５ｗを覆って、第５層間絶縁膜ｆ５上に、カバー絶縁膜ｆ６を形成する。カバー絶縁膜ｆ６は、例えば、第５層間絶縁膜ｆ５上にＣＶＤで酸化シリコン膜を厚さ７００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ７００ｎｍ程度堆積して形成される。
【００５８】
次に、カバー絶縁膜ｆ６の上に、フォトリソグラフィにより、レジストパターンＲＰ６を形成する。レジストパターンＲＰ６は、コンタクト窓（パッド窓）２３Ｔの形状の開口ＯＰＴ、及び、クラック防御窓２３の形状の開口ＯＰを有する。開口ＯＰＴは、多層配線の配線層５ｗＴの上面に収まるように配置されている。開口ＯＰは、スクライブ領域１０３側で配線層５ｗと重なり、半導体チップ領域１０２側で配線層５ｗから外側にはみ出している。
【００５９】
レジストパターンＲＰ６をマスクとし、カバー絶縁膜ｆ６等をエッチングして、コンタクト窓２３Ｔ及びクラック防御窓２３（溝２３）が形成される。このように、クラック防御窓２３は、配線用のコンタクト窓２３Ｔの形成工程を利用して形成することができる。コンタクト窓２３Ｔを形成するエッチングは、例えば、ＣＦ４、ＣＨＦ３、Ａｒ等の組合せによる混合ガスを用いて行われ、通常、オーバーエッチングの条件で行なわれる。コンタクト窓２３Ｔ及びクラック防御窓２３の形成後、レジストパターンＲＰ６を除去する。
【００６０】
コンタクト窓２３Ｔの形成部では、カバー絶縁膜ｆ６がエッチングされ、底に配線層５ｗＴが露出して、コンタクト窓２３Ｔが形成される。クラック防御窓２３の形成部では、配線層５ｗに重なる部分は、オーバーエッチングが行われても、底に配線層５ｗの上面が露出しそれ以上深くならない。一方、配線層５ｗの外側（半導体領域１０２側）の部分２３ｄは、オーバーエッチングにより、配線層５ｗの上面より深い場所まで、積層絶縁膜ＩＦが掘り込まれる。
【００６１】
図２Ｇに示す例では、カバー絶縁膜ｆ６と第５層間絶縁膜ｆ５とがエッチングされ、クラック防御窓２３の底が第４層間絶縁膜ｆ４の上面に達している。なお、クラック防御窓２３の深さは、必要に応じて調節することができる。
【００６２】
このようにして、スクライブ領域１０３側で配線層５ｗの上面を露出し、半導体領域１０２側でクラック防御リング１０５の途中の高さに達する深さのクラック防御窓２３が形成される。半導体領域１０２側でクラック防御リング１０５の途中の高さまで掘り込まれた部分２３ｄを、クラック防御窓２３の掘り込み部２３ｄと呼ぶこともある。
【００６３】
クラック防御窓２３の全幅は、例えば１μｍ〜３μｍ程度である。クラック防御窓２３の、配線層５ｗとの重なり幅は、例えば０．５μｍ程度であり、掘り込み部２３ｄの幅は、例えば１．０μｍ程度である。
【００６４】
平面形状について見ると、クラック防御窓２３は、クラック防御リング１０５の上に、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。クラック防御窓２３は、クラック防御リング１０５の最上金属層５ｗを覆うカバー絶縁膜ｆ６を、半導体チップ領域１０２側とスクライブ領域１０３側とに分離する。
【００６５】
その後、必要に応じて、カバー絶縁膜ｆ６の上にポリイミド等の絶縁膜２４が形成される。絶縁膜２４は、コンタクト窓２３Ｔを露出し、また、耐湿リング１０４よりスクライブ領域１０３側にはみ出さないパターンで形成される。すなわち、絶縁膜２４は、クラック防御窓２３には掛からない。
【００６６】
以上のようにして、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
【００６７】
図３及び図４を参照して、第１実施例のクラック防御リング構造の機能について説明する。図３及び図４は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。
【００６８】
図３は、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、積層された層間絶縁膜同士の界面に沿って伝播する場合の一例を示す。クラック２０２の伝播経路を矢印で示す。
【００６９】
ダイシングソー２０１の近傍で発生し、横方向（面内方向）に伝播したクラック２０２は、クラック防御リング１０５の、スクライブ領域１０３側の側面１０５ｐに到達する。側面１０５ｐに到達すると、クラック２０２の伝播方向が縦方向（厚さ方向）に変わり、クラック２０２は、クラック防御リング１０５と積層絶縁膜ＩＦとの界面に沿って（つまり側面１０５ｐに沿って）伝播する。
【００７０】
第１実施例のクラック防御リング１０５は、側面１０５ｐが平滑に形成されていることにより、クラック２０２を、側面１０５ｐに沿ってスムーズに伝播させる。
【００７１】
比較例として、例えば、配線層のスクライブ領域１０３側の端が、コンタクト層のそれに比べてスクライブ領域側に大きく突き出した凹凸状の側面を持ったクラック防御リングについて考える。このようなクラック防御リングの側面に沿ってクラックが伝播しようとすると、クラックは、凹凸に沿って伝播方向を変えることとなる。これに起因して、コンタクト層上に庇状に突き出した配線層の部分を、クラックが突き上げるような力が発生し、配線層がコンタクト層から剥がれてクラック防御リングが破壊されやすい。
【００７２】
第１実施例のクラック防御リング１０５は、平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。
【００７３】
側面１０５ｐに沿って伝播したクラック２０２は、クラック防御リング１０５の最上金属層の上面でクラック防御窓２３に到達して終端する。他の比較例として、クラック防御窓２３が形成されておらず、クラック防御リングの最上金属層上に絶縁膜が残っている場合について考える。このような場合、最上金属層の上面とこの絶縁膜との界面に沿って、クラックが半導体チップ領域内部に伝播しやすい。クラック防御窓２３は、クラック防御リング１０５上でクラック２０２を終端させることにより、半導体チップ領域１０２内部へのクラック２０２の侵入を抑制する。
【００７４】
上述のように、第１実施例のクラック防御リング１０５は、平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。ただし、クラック防御リング１０５が破壊される可能性は、ないわけではない。
【００７５】
図４は、クラック２０２が、クラック防御リング１０５の上部で、半導体チップ領域１０２側に突き抜ける場合の伝播経路例を矢印で示す。図３に示した場合と同様に、ダイシングソー２０１の近傍で発生したクラック２０２が、クラック防御リング１０５の側面１０５ｐに到達し、側面１０５ｐに沿って上方に伝播する。そして、クラック２０２が、クラック防御リング１０５の途中の高さに配置された金属層間で、クラック防御リング１０５を突き抜ける。
【００７６】
しかし、クラック防御窓２３の掘り込み部２３ｄが、クラック防御リング１０５をクラック２０２が突き抜けた深さ以下に形成されている。これにより、クラック防御リング１０５を突き抜けたクラック２０２が、クラック防御窓２３の内面に到達して終端するので、それ以上半導体チップ領域１０２側へのクラック伝播が抑制される。このように、掘り込み部２３ｄにより、クラック防御リング１０５を突き抜けたクラック２０２を終端させることが容易になる。掘り込み部２３ｄの深さは、クラック防御リング１０５の最上金属層の下面以下であることが好ましい。
【００７７】
なお、クラック防御絶縁膜２２は、以下のような機能を持つ。クラック防御絶縁膜２２のスクライブ領域１０３側の端は、クラック防御リング１０５の最下層の金属層のスクライブ領域１０３側の端よりも、スクライブ領域１０３側に配置されている。ダイシングソー２０１の近傍で発生し、基板２１の表層部分の高さで横方向に伝播したクラックは、クラック防御絶縁膜２２の、スクライブ領域１０３側の側面に到達する。クラックは、その後、クラック防御絶縁膜２２の内部を伝播するよりも、応力の集中した、基板２１とクラック防御絶縁膜２２との界面に沿って伝播しやすい。
【００７８】
基板２１とクラック防御絶縁膜２２との界面に沿って伝播し、基板表面に到達したクラックは、さらに、クラック防御絶縁膜２２と最下層の層間絶縁膜との界面に沿って（クラック防御絶縁膜２２の上面に沿って）伝播して、クラック防御リング１０５の側面１０５ｐの最下部に導かれる。その後は、図３、図４を参照して説明したように、クラックが、クラック防御リング１０５の側面１０５ｐに沿って上方に導かれる。
【００７９】
以上説明したように、第１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
【００８０】
図５は、第１実施例の変形例の半導体ウエハ１０１を示す概略断面図である。本変形例では、スクライブ領域１０３に、モニタ用のトランジスタＴＲＭとそれに接続された多層配線とを含むモニタ回路１０６が形成されている。モニタ回路１０６は、半導体チップ領域１０２内に製造される回路と同時に形成することができる。
【００８１】
なお、スクライブ領域１０３内の平坦性を高めるため、モニタ回路１０６のコンタクト窓以外の部分では、カバー絶縁膜ｆ６が残されている。なお、以下に説明される他の実施例のクラック防御リング構造を採用した半導体ウエハにおいても、モニタ回路を形成することができる。
【００８２】
次に、図６を参照して、第２実施例によるクラック防御リング構造について説明する。
【００８３】
図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第１実施例との違いは、クラック防御リングの構造である。
【００８４】
第１実施例では、トランジスタＴＲへの接続配線を形成する最上金属層５ｗＴと同レベルの金属層５ｗまで用いて、クラック防御リング１０５を形成した。第２実施例は、配線の最上金属層よりも低いレベルの金属層までを用いて、クラック防御リング１０５を形成している。図６に示す例では、配線層４ｗまでを用いて、クラック防御リング１０５を形成している。第２実施例のクラック防御リング１０５も、スクライブ領域１０３側の平滑な側面により、クラック伝播時の破壊が抑制されている。
【００８５】
第２実施例のクラック防御窓２３は、配線層４ｗに重なる部分で配線層４ｗを露出し、配線層４ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底が層間絶縁膜ｆ４の上面に達している。第１実施例に比べて、クラック防御窓２３の底より上方の部分で、クラック防御リング１０５を形成する金属層が省略された構造ということができる。
【００８６】
第２実施例も、クラック防御リング１０５の最上金属層がクラック防御窓２３の底に露出しており、クラック防御リング１０５の最上金属層上でクラックを終端させることができる。また、掘り込み部２３ｄにより、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【００８７】
次に、図７を参照して、第３実施例によるクラック防御リング構造について説明する。
【００８８】
図７は、第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第１実施例の違いは、クラック防御リングの構造である。
【００８９】
第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面１０５ｐを平滑な面(基板表面に対して垂直な面)に形成した。一方、第３実施例のクラック防御リング１０５Ａは、スクライブ領域１０３側の側面１０５Ａｐを、階段状に形成して、上方ほど半導体チップ領域１０２側に近づくように、全体として傾斜させる。
【００９０】
第３実施例のクラック防御リング１０５Ａも、第１実施例のクラック防御リング１０５と同様に、多層配線の形成工程を流用して形成される。ただし、第３実施例のクラック防御リング１０５Ａでは、下側金属層のスクライブ領域１０３側の端に対し、その上に重ねられる上側金属層のスクライブ領域１０３側の端が半導体チップ領域１０２側に引き下がって配置されるようにして、順次金属層が積層される。
【００９１】
具体的には例えば、第１実施例を一部変更して、第３実施例のクラック防御リング１０５Ａは、以下のように形成される。クラック防御リング１０５Ａの第１コンタクト層１ｃ〜第５コンタクト層５ｃ、及び、第１配線層１ｗ〜第５配線層５ｗの幅や高さは、第１実施例のクラック防御リング１０５のそれと同様とする。例えば、第１コンタクト層１ｃ〜第５コンタクト層５ｃの幅はそれぞれ０．２５μｍであり、第１配線層１ｗ〜第５配線層５ｗの幅は、例えばそれぞれ３μｍである。
【００９２】
第１実施例と同様にして、第１層間絶縁膜ｆ１に、第１コンタクト層１ｃが形成される。第１コンタクト層１ｃ上に重ねられる第１配線層１ｗは、そのスクライブ領域１０３側の端が、第１コンタクト層１ｃのスクライブ領域１０３側の端から、第１コンタクト層１ｃの幅の最大半分（例えば約０．１３μｍ以下）のずれ幅で、半導体チップ領域１０２側にずれて配置されるように形成される。
【００９３】
さらに、第１配線層１ｗ上に重ねられる第２コンタクト層２ｃは、そのスクライブ領域１０３側の端が、第１配線層１ｗのスクライブ領域１０３側の端から、例えば第２コンタクト層２ｃの幅の最大半分（例えば約０．１３μｍ以下）半導体チップ領域１０２側にずれて配置される。このような配置となるように、第２コンタクト層２ｃを埋め込むコンタクトホール２ｃが形成される。
【００９４】
以後、同様にして、コンタクト層上の配線層、及び配線層上のコンタクト層を、スクライブ領域１０３側の端を半導体チップ領域１０２側にずらしながら積層して、第３実施例のクラック防御リング１０５Ａが形成される。
【００９５】
なお、第３実施例のクラック防御リング１０５Ａは、下部よりも上部が、耐湿リング１０４側に寄っている。このため、必要に応じて、第３実施例のクラック防御リング１０５Ａの最下層の第１コンタクト層１ｃは、第１実施例に比べて、耐湿リング１０４から離して配置される。さらに、コンタクト層１ｃの位置に応じて、クラック防御絶縁膜２２が配置される。
【００９６】
第１実施例のクラック防御リング１０５の側面１０５ｐは、平滑になるように設計され、理想的には完全に平らに仕上げられる。しかし、製造途中の位置合わせ誤差等により、実際に作製される側面１０５ｐには、ある程度の凹凸が生じ得る。なお、誤差による凹凸が生じたとしても、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて（つまり、全体として）、側面１０５ｐは、基板表面に対して垂直に形成されているといえる。
【００９７】
第１実施例で（図３を参照して）比較例として述べたように、クラック防御リング１０５の側面１０５ｐに、下側金属層に重なる上側金属層の端部がスクライブ領域１０３側に大きく突き出した庇状部分があると、クラック伝播時にクラック防御リング１０５が破壊されやすい。
【００９８】
第３実施例のクラック防御リング１０５Ａでは、スクライブ領域１０３側の側面１０５Ａｐを、上方ほど半導体チップ領域１０２に近づくように、階段状に形成した。つまり、下側金属層に重なる上側金属層の外側側面を、半導体チップ領域１０２側に引き下がらせて配置した。これにより、製造途中で誤差が生じても、庇状部分が発生しにくくなり、クラック伝播に伴うクラック防御リング１０５Ａの破壊が、より抑制される。
【００９９】
なお、側面１０５ｐを垂直とした第１実施例のクラック防御リング１０５の方が、側面１０５Ａｐを傾斜させた第３実施例のクラック防御リング１０５Ａよりも、クラック防御リング設置に必要な幅を狭くしやすいといえる。
【０１００】
第３実施例のクラック防御窓２３は、配線層５ｗに重なる部分で配線層５ｗを露出し、配線層５ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底が層間絶縁膜ｆ４の上面に達している。これにより、第３実施例においても、第１実施例または第２実施例と同様に、クラック防御リング１０５の最上金属層上でクラックを終端させることができ、また、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【０１０１】
なお、第３実施例の変形例として、第２実施例のように、配線の最上金属層より低いレベルの金属層までを用いてクラック防御リングを形成することもできる。
【０１０２】
次に、図８を参照して、第４実施例によるクラック防御リング構造について説明する。クラック防御リング構造を多重に配置することにより、クラックに対する防御性をさらに高めることができる。第４実施例として、例えば、第３実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。
【０１０３】
以上、第１実施例〜第４実施例では、アルミニウム配線を用いる回路製造技術を利用して、クラック防御リング構造を形成した。さらに、以下、第５実施例〜第１１実施例で説明するように、クラック防御リング構造は、銅配線を用いる回路製造技術を利用して形成することもできる。
【０１０４】
次に、図９Ａ〜図９Ｈを参照して、第５実施例によるクラック防御リング構造について説明する。なお、参照符号付与の煩雑さを避けるため、アルミニウム配線に係る第１実施例等の説明で用いた参照符号を、以下、銅配線に係る第５実施例等で重ねて用いることもある。
【０１０５】
第５実施例は、第１実施例（図２参照）に対応する。つまり、平滑な側面１０５ｐを持つクラック防御リング１０５を、銅配線による多層配線の形成工程を流用して形成するものである。第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。図９Ａ〜図９Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図である。図９Ｈが、半導体ウエハ１０１の完成状態を示す。
【０１０６】
図９Ａを参照する。シリコン基板２１に、例えばＳＴＩで、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔと、クラック防御絶縁膜２２とを同時に形成する。素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
【０１０７】
次に、トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に窒化シリコン膜をＣＶＤで厚さ３０ｎｍ程度堆積し、窒化シリコン膜上にリンシリケートガラス（ＰＳＧ）膜をＣＶＤで厚さ７００ｎｍ程度堆積する。そして、ＰＳＧ膜の上面をＣＭＰで平坦化して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１の厚さは、例えば４５０ｎｍ程度である。
【０１０８】
次に、フォトリソグラフィ及びエッチングにより、第１層間絶縁膜ｆ１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１コンタクト層を埋め込むコンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。耐湿リング１０４の第１コンタクト層１ｃＭ、及び、クラック防御リング１０５の第１コンタクト層１１ｃの幅は、それぞれ、例えば０．１μｍ程度である。
【０１０９】
次に、第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ１０ｎｍ程度、ＴｉＮ膜は例えば厚さ１０ｎｍ程度で、スパッタリングで堆積される。Ｗ膜は例えば厚さ２００ｎｍ程度で、ＣＶＤで堆積される。
【０１１０】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
【０１１１】
図９Ｂを参照する。第２層間絶縁膜ｆ２中の第１配線層１ｗＴ、１ｗＭ、及び１ｗは、周知のシングルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
【０１１２】
炭化シリコン膜（厚さ３０ｎｍ程度）、酸化炭化シリコン膜（厚さ１３０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上にレジスト（トリレベル）を塗布し、レジスト（トリレベル）上にＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）を堆積する。この酸化シリコン膜上に、第１配線層１ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。
【０１１３】
このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
【０１１４】
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、配線溝１ｗ等の底に下層の第１コンタクト層１ｃ等が露出する。配線溝１ｗ等の形成された第２層間絶縁膜ｆ２として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１１５】
なお、耐湿リング１０４及びクラック防御リング１０５の配線層を埋め込む凹部も、多層配線の配線層を埋め込む凹部と同様に、配線溝と呼んでいる。また、配線溝と、そこに埋め込まれる配線層を、同一の参照符号で示すこととする。
【０１１６】
配線溝１ｗＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１配線溝１ｗＭの幅は、例えば４μｍ程度である。また、配線溝１ｗの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１配線溝１ｗの幅は、例えば３μｍ程度である。なお、以下、配線溝の幅と配線層の幅を区別せずに説明することがある。
【０１１７】
第１実施例と同様に、クラック防御リング１０５の第１配線層１ｗは（つまり、配線溝１ｗは）、第１コンタクト層１ｃと、スクライブ領域１０３側の端が一致するように形成される。
【０１１８】
次に、第２層間絶縁膜ｆ２上に、第１配線溝１ｗＴ、１ｗＭ、及び１ｗの内面を覆って、バリアメタル膜として例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
【０１１９】
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第２層間絶縁膜ｆ２の上面を露出させ、配線溝１ｗＴ内、１ｗＭ内、及び１ｗ内に、それぞれ、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。
【０１２０】
図９Ｃを参照する。第３層間絶縁膜ｆ３中の第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗは、周知のデュアルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
【０１２１】
炭化シリコン膜（厚さ６０ｎｍ程度）、酸化炭化シリコン膜（厚さ４５０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上に、第２コンタクト層２ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
【０１２２】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布し、ＴＥＯＳによる酸化シリコン膜（厚さ１４０ｎｍ程度）を堆積する。この酸化シリコン膜上に、第２配線層２ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝２ｗ等が形成される。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
【０１２３】
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール２ｃ等の底に下層の第１配線層１ｗ等が露出する。第２コンタクト層２ｃ等及び第２配線層２ｗ等の形成された第３層間絶縁膜ｆ３として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１２４】
クラック防御リング１０５の第２コンタクト層２ｃ及び第２配線層２ｗは、第１配線層１ｗと、スクライブ領域１０３側の端が一致するように形成される。つまり、これに対応した配置で、コンタクトホール２ｃ及び配線溝２ｗが形成される。そして、第１実施例と同様に、さらに上層のコンタクト層及び配線層も、スクライブ領域１０３側の端を一致させて、スクライブ領域１０３側の側面が平滑となるように形成される。
【０１２５】
第３層間絶縁膜ｆ３の上面からの配線溝２ｗＴ、２ｗＭ、及び２ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、２７５ｎｍ程度である。これに対応して、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの高さは、例えば３３５ｎｍ程度となる。
【０１２６】
耐湿リング１０４及びクラック防御リング１０５の第２コンタクト層２ｃＭ及び２ｃの幅は、それぞれ、例えば０．１３μｍ程度である。また、耐湿リング１０４の第２配線層２ｗＭの幅は、例えば、第１配線層１ｗＭと同様に、４μｍ程度である。クラック防御リング１０５の第２配線層２ｗの幅は、例えば、第１配線層１ｗと同様に、３μｍ程度である。
【０１２７】
耐湿リング１０４、クラック防御リング１０５の配線層の幅は、以後形成される第３配線層以上の層でも変わらない。ただし、クラック防御リング１０５の最上配線層１０ｗは、後述のように、突き出し幅分だけ配線幅がやや広く形成される。
【０１２８】
なお、先にコンタクトホールを形成し、後に配線溝を形成する技術を例示しているが、必要に応じて、先に配線溝を形成し、後にコンタクトホールを形成する技術を適用することもできる。
【０１２９】
次に、第３層間絶縁膜ｆ３上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面と、配線溝２ｗＴ、２ｗＭ、及び２ｗの内面とを覆って、バリアメタルとして例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
【０１３０】
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第３層間絶縁膜ｆ３の上面を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内と、配線溝２ｗＴ内、２ｗＭ内、及び２ｗ内に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗとを残す。
【０１３１】
なお、デュアルダマシン工程では、コンタクト層とその上の配線層とが同時に形成されるが、説明を容易にするため、クラック防御リングの形成部材としては、これらのコンタクト層と配線層とを、別の金属層として扱うこととする。例えば、デュアルダマシンで同時形成されたコンタクト層と配線層とに対し、「コンタクト層上に配線層が積層された」というような表現をする場合もある。
【０１３２】
以後、第３層間絶縁膜ｆ３に第２コンタクト層及び第２配線層を形成した工程と同様な工程を繰り返して、第４〜第６層間絶縁膜ｆ４〜ｆ６に、それぞれ、第３コンタクト層３ｃ等及び第３配線層３ｗ等〜第５コンタクト層５ｃ等及び第５配線層５ｗ等を形成する。
【０１３３】
そして、さらに、（図９Ｄ、図９Ｅを参照して説明するように）上層の層間絶縁膜ｆ７〜ｆ１０に、同様にしてデュアルダマシン工程で、それぞれ、第６コンタクト層６ｃ等及び第６配線層６ｗ等〜第９コンタクト層９ｃ等及び第９配線層９ｗ等が形成される。ただし、コンタクト層の幅と高さ、及び配線層の高さが、下層と異なる。
【０１３４】
図９Ｄを参照する。第７層間絶縁膜ｆ７中の第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗは、例えば、以下のように形成される。
【０１３５】
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化炭化シリコン膜（厚さ９２０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）、及び酸化シリコン膜（厚さ１０ｎｍ程度）を堆積する。酸化シリコン膜上に、第６コンタクト層６ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
【０１３６】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の酸化シリコン膜が露出するまでエッチバックした後、第６配線層６ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝６ｗ等が形成される。
【０１３７】
この後、レジストパターンが除去され、さらに、酸化シリコン膜及び窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール６ｃ等の底に下層の第５配線層５ｗ等が露出する。第６コンタクト層６ｃ等及び第６配線層６ｗ等の形成された第７層間絶縁膜ｆ７として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１３８】
第７層間絶縁膜ｆ７の上面からの配線溝６ｗＴ、６ｗＭ、及び６ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、０．５μｍ程度である。これに対応して、コンタクトホール６ｃＴ、６ｃＭ、及び６ｃの高さは、例えば０．５μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第６コンタクト層６ｃＭ及び６ｃの幅は、それぞれ、例えば０．２４μｍ程度である。
【０１３９】
そして、銅めっきとＣＭＰにより、第７層間絶縁膜ｆ７のコンタクトホール内と配線溝内に、第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗとを形成する。
【０１４０】
その後、第７層間絶縁膜ｆ７に第６コンタクト層６ｃＴ、６ｃＭ、６ｃ及び第６配線層６ｗＴ、６ｗＭ、６ｗを形成した工程と同様な工程を繰り返して、第８層間絶縁膜ｆ８に第７コンタクト層７ｃ等及び第７配線層７ｗ等を形成する。
【０１４１】
図９Ｅを参照する。第９層間絶縁膜ｆ９中の第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗは、例えば、以下のように形成される。
【０１４２】
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化シリコン膜（厚さ１５００ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）を堆積する。窒化シリコン膜上に、第８コンタクト層８ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜をエッチングする。
【０１４３】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の窒化シリコン膜が露出するまでエッチバックした後、第８配線層８ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜の一部厚さをエッチングして、配線溝８ｗ等が形成される。
【０１４４】
この後、レジストパターンが除去され、さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール８ｃ等の底に第７配線層７ｗ等が露出する。第８コンタクト層８ｃ等及び第８配線層８ｗ等の形成された第９層間絶縁膜ｆ９として、炭化シリコン膜、酸化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１４５】
第９層間絶縁膜ｆ９の上面からの配線溝８ｗＴ、８ｗＭ、及び８ｗの深さは、例えば、炭化シリコン膜及び酸化シリコン膜の厚さの半分程度であり、０．８μｍ程度である。これに対応して、コンタクトホール８ｃＴ、８ｃＭ、及び８ｃの高さは、例えば０．８μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第８コンタクト層８ｃＭ及び８ｃの幅は、それぞれ、例えば０．３８μｍ程度である。
【０１４６】
そして、銅めっきとＣＭＰにより、第９層間絶縁膜ｆ９のコンタクトホール内と配線溝内に、第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗとを形成する。
【０１４７】
その後、第９層間絶縁膜ｆ９に第８コンタクト層８ｃＴ、８ｃＭ、８ｃ及び第８配線層８ｗＴ、８ｗＭ、８ｗを形成した工程と同様な工程を繰り返して、第１０層間絶縁膜ｆ１０に第９コンタクト層９ｃ等及び第９配線層９ｗ等を形成する。
【０１４８】
図９Ｆを参照する。まず、第９配線層９ｗＴ、９ｗＭ、及び９ｗを覆って第１０層間絶縁膜ｆ１０上に、第１１層間絶縁膜ｆ１１を形成する。第１１層間絶縁膜ｆ１１は、例えば以下のようにして形成される。第１０層間絶縁膜ｆ１０上にＣＶＤで炭化シリコン膜を厚さ７０ｎｍ程度堆積し、この炭化シリコン膜上にＣＶＤで酸化シリコン膜を厚さ１２００ｎｍ程度堆積する。そして、この酸化シリコン膜の上面を厚さ３００ｎｍ〜４００ｎｍ程度ＣＭＰで研磨し、平坦化する。このようにして、例えば厚さ１μｍ程度の第１１層間絶縁膜ｆ１１が形成される。
【０１４９】
次に、フォトリソグラフィ及びエッチングにより、第１１層間絶縁膜ｆ１１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０コンタクト層を埋め込むコンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。耐湿リング１０４及びクラック防御リング１０５の第１０コンタクト層１０ｃＭ及び１０ｃの幅は、それぞれ、例えば０．４８μｍ程度である。
【０１５０】
そして、Ｔｉ膜等のバリアメタル膜及びＷ膜の堆積とＣＭＰにより、コンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃ内に、第１０コンタクト層１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。
【０１５１】
図９Ｇを参照する。アルミニウム配線材料を例えば厚さ１１００ｎｍ程度堆積し、これをパターニングして、最上層の金属層として、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを形成する。
【０１５２】
クラック防御リング１０５の第１０配線層１０ｗは、半導体チップ領域１０２側の側面が、その下方に配置された銅による第９配線層９ｗ等の半導体チップ領域１０２側の側面よりも、半導体チップ領域１０２側に配置される。つまり、第１０配線層１０ｗは、その下方の第９配線層９ｗ等に対して、半導体チップ領域１０２側に庇状に突き出した形状で形成される。
【０１５３】
図９Ｈを参照する。第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを覆って、第１１層間絶縁膜ｆ１１上に、カバー絶縁膜ｆ１２を形成する。カバー絶縁膜ｆ１２は、例えば、第１１層間絶縁膜ｆ１１上にＣＶＤで酸化シリコン膜を厚さ１４００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ５００ｎｍ程度堆積して形成される。
【０１５４】
次に、カバー絶縁膜ｆ１２に、フォトリソグラフィ及びエッチングにより、コンタクト窓２３Ｔ及びクラック防御窓２３を形成する。さらに、必要に応じて、カバー絶縁膜ｆ１２上に、ポリイミド等の絶縁膜２４が形成される。
【０１５５】
第５実施例のクラック防御窓２３は、配線層１０ｗに重なる部分で配線層１０ｗを露出し、配線層１０ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底がクラック防御リング１０５の途中の高さに達している。図９Ｈに示す例では、掘り込み部２３ｄの底が層間絶縁膜ｆ９の上面に達している。クラック防御窓２３の全幅は、例えば１μｍ〜３μｍ程度である。クラック防御窓２３の、最上金属層１０ｗとの重なり幅は、例えば０．５μｍ程度であり、掘り込み部２３ｄの幅は、例えば１．０μｍ程度である。
【０１５６】
第５実施例では、クラック防御リング１０５の、アルミニウムによる最上金属層１０ｗを、その下方の銅による金属層９ｗ等に対し、半導体チップ領域１０２側に庇状に突き出させて形成している。これにより、エッチング時に金属層１０ｗがマスクとなり、下方の金属層９ｗ等が内部に露出しないように、掘り込み部２３ｄを形成することができる。
【０１５７】
例えば第１実施例と同様に、最上金属層１０ｗの半導体チップ領域１０２側の側面が、下方のレベルの金属層９ｗ等の側面と揃っていれば、掘り込み部２３ｄの内面に、銅による金属層９ｗ等が露出することになる。クラック防御窓２３を形成するエッチングに用いるチャンバが、銅層の加工と併用できるものであれば、銅層が露出しても特に問題はない。しかし、チャンバ内の銅汚染が望ましくない場合もある。そのような場合は、第５実施例のように、掘り込み部２３ｄ内に銅層を露出させない構造のクラック防御窓２３を形成することが好ましい。
【０１５８】
配線層１０ｗの半導体チップ領域１０２側への突き出し幅を、ある程度大きく設計しておくことにより、出来上がり時における庇状部分ＰＰの形成を確実にすることができる。以下、配線層１０ｗの半導体チップ１０２側側面の、配線層９ｗの半導体チップ側側面に対する突き出し幅設定値の見積もり例を説明する。
【０１５９】
第５実施例では、クラック防御窓２３内で、第１０配線層１０ｗより下の、第１１層間絶縁膜ｆ１１と第１０層間絶縁膜ｆ１０とがエッチングされている。つまり、第１０コンタクト層１０ｃと、第９配線層９ｗと、第９コンタクト層９ｃの側面が露出しないようにしたい。
【０１６０】
９０ｎｍテクノロジを想定し、第１０配線層１０ｗの下層コンタクト層１０ｃに対する位置ずれ許容の最大値が０．３μｍ、第１０コンタクト層１０ｃの下層配線層９ｗに対する位置ずれ許容の最大値が０．１μｍ、第９配線層９ｗの下層コンタクト層９ｃに対する位置ずれ許容の最大値が０．０６５μｍとしたとき、最上層配線層１０ｗの２層下のコンタクト層に対する最大の位置合わせばらつきは（許容位置ずれ量は）、０．３μｍ、０．１μｍ、０．０６５μｍの各々を２乗して足した和の平方根を取って、０．３３μｍと見積もられる。
【０１６１】
一方、線幅ばらつきは、第１０配線層１０ｗ及び第９配線層９ｗに対し、それぞれ最大で０．１５μｍと見積もられる。（配線層幅の１０％がばらつきの許容範囲としその片側値とした場合、）第９コンタクト層９ｃは配線層９ｗ、１０ｗより細いのでその線幅ばらつきが配線層９ｗ、１０ｗの線幅ばらつき内に収まると考えると、最大の線幅ばらつきは、０．１５μｍ、０．１５μｍの各々を２乗して足した和の平方根を取って、０．２１μｍと見積もられる。
【０１６２】
従って、庇状部分ＰＰを確実に形成するという観点からは、例えば、位置合わせばらつき０．３３μｍと線幅ばらつき０．２１μｍの各々を２乗して足した和の平方根を取って得られる０．４μｍを、突き出し幅として設定することができる。
【０１６３】
第５実施例のクラック防御リング１０５も、スクライブ領域１０３側の平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。また、掘り込み部２３ｄを有するクラック防御窓２３により、クラック防御リング１０５の最上金属層上でクラックを終端させられるとともに、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【０１６４】
以上のようにして、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
【０１６５】
次に、図１０を参照して、第６実施例のクラック防御リング構造について説明する。第６実施例は、第２実施例（図６参照）に対応し、クラック防御リング１０５が、配線の最上金属層よりも低いレベルまでの金属層を用いて形成されている。具体的には、銅配線層８ｗまでが用いられている。
【０１６６】
ただし第６実施例では、クラック防御窓２３が、クラック防御リング１０５を露出しないように形成されている。つまり、クラック防御窓２３内に銅層が露出しない構造となっている。
【０１６７】
このため、クラック防御窓２３が、クラック防御リング１０５から半導体チップ領域１０２側に離れて配置されている。クラック防御窓２３の深さは、クラック防御リング１０５の最上金属層の上面以下とすることが好ましい。クラック防御窓２３の深さは、図１０に示す例ではクラック防御リング１０５の最上金属層８ｗの上面と揃っているが、より深くてもよい。クラック防御窓２３の幅は、例えば１μｍ程度である。
【０１６８】
第６実施例のクラック防御リング構造では、クラック防御リング１０５のスクライブ領域１０３側側面１０５ｐに沿って上方に伝播したクラックが、クラック防御リング１０５の最上金属層８ｗに達すると、金属層８ｗの上面と層間絶縁膜ｆ１０との界面に沿って半導体チップ領域１０２側に導かれ、クラック防御窓２３に到達する。これにより、クラックを終端させることができる。
【０１６９】
次に、図１１を参照して、第７実施例のクラック防御リング構造について説明する。第７実施例のクラック防御リング１０５は、第６実施例のクラック防御リング１０５に、補助的金属リングとして、配線の最上金属層１０ｗＴと同じレベルのアルミニウム配線層１０ｗを付加した構造と捉えることができる。なお、第５実施例のクラック防御リング１０５から、コンタクト層１０ｃと配線層９ｗとコンタクト層９ｃとを除いた構造と捉えることもできる。
【０１７０】
第７実施例のクラック防御窓２３は、第５実施例のクラック防御窓２３と同様に、配線層１０ｗに重なる部分で配線層１０ｗを露出し、配線層１０ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄが、配線層１０ｗより深く形成されている。掘り込み部２３ｄの深さは、図１１に示す例では、層間絶縁膜ｆ９の上面高さ、つまり、クラック防御リング１０５の銅による最上配線層８ｗの上面高さに達している。掘り込み部２３ｄは、より深くてもよい。
【０１７１】
アルミニウムによる配線層１０ｗは、銅による配線層８ｗ等に対し、半導体チップ領域１０２側に庇状に突き出している。これにより、掘り込み部２３ｄの下方には、クラック防御リング１０５を形成する金属層が配置されず、掘り込み部２３ｄの内部に銅層が露出することがない。
【０１７２】
第６実施例では、クラック防御窓２３内に銅層が露出するのを避けるため、クラック防御窓２３のスクライブ領域１０３側の側面が、クラック防御リング１０５の半導体チップ領域１０２側の側面から、半導体チップ領域１０２側に離された。
【０１７３】
第７実施例では、掘り込み部２３ｄ形成時に、アルミニウム配線層１０ｗ（補助的金属リング）が、庇部を持ったマスクとして機能する。従って、クラック防御窓２３のスクライブ領域１０３側の側面が、平面視上クラック防御リング１０５と重なって配置されていても、クラック防御リング１０５の銅層が、掘り込み部２３ｄ内に露出することを避けることができる。
【０１７４】
これにより、第６実施例よりも第７実施例の方が、クラック防御窓２３の半導体チップ領域１０２側側面から、クラック防御リング１０５のスクライブ領域１０３側側面までの幅（つまり、クラック防御リング構造の配置に要する幅）を、狭くすることが容易になる。
【０１７５】
第７実施例のクラック防御リング構造では、クラック防御リング１０５のスクライブ領域１０３側側面１０５ｐに沿って上方に伝播したクラックが、クラック防御リング１０５の、積層部分の最上金属層８ｗに達すると、金属層８ｗの上面と層間絶縁膜ｆ１０との界面に沿って半導体チップ領域１０２側に導かれ、クラック防御窓２３に到達する。これにより、クラックを終端させることができる。
【０１７６】
次に、図１２を参照して、第８実施例のクラック防御リング構造について説明する。 第８実施例は、第３実施例（図７参照）に対応する。つまり、クラック防御リング１０５Ａの側面１０５Ａｐが、上方ほど半導体チップ領域１０２側に近づくように傾斜している。第８実施例のクラック防御リング１０５Ａは、第５実施例のクラック防御リング１０５の作製方法を一部変更して、作製することができる。
【０１７７】
ただし、第８実施例のクラック防御リング１０５Ａは、中間の高さ部分で、デュアルダマシン工程で形成した金属層を含む。デュアルダマシン工程で形成するとき、コンタクト層上に形成される配線層のスクライブ領域１０３側の端は、このコンタクト層のスクライブ領域１０３側の端よりも半導体チップ領域１０２側に配置されることはない。
【０１７８】
従って、庇状部分が形成されないようにするとき、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端が揃っているのが最も好ましいこととなる。
【０１７９】
第３実施例と異なり、第８実施例は、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端を揃える。そして、あるデュアルダマシン工程で形成された配線層の上に、その次のデュアルダマシン工程で形成されるコンタクト層を、半導体チップ領域１０２側にずらして配置する。ずらし幅は、例えば、配線層上に形成されるこのコンタクト層の幅の半分以下とする。
【０１８０】
コンタクト層や配線層を単層でパターニングし形成する工程の部分では、第３実施例と同様に、コンタクト層上の配線層をずらして、傾斜した側面１０５Ａｐを形成することができる。なお、このような工程の部分でも、コンタクト層とこの上の配線層のスクライブ領域１０３側の端を揃えるようにすることもできる。
【０１８１】
次に、図１３を参照して、第９実施例によるクラック防御リング構造について説明する。第９実施例は、第６実施例（図１０参照）において、クラック防御リングを、第８実施例のような傾斜したものに置き換えた構造である。
【０１８２】
次に、図１４を参照して、第１０実施例によるクラック防御リング構造について説明する。第１０実施例は、第７実施例（図１１参照）において、クラック防御リングを、第８実施例のような傾斜したものに置き換えた構造である。
【０１８３】
次に、図１５を参照して、第１１実施例によるクラック防御リング構造について説明する。第１１実施例は、第４実施例（図８参照）のように、クラック防御リング構造を多重に配置したものである。例えば、図１５に示すように、第８実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。
【０１８４】
図１６を参照して、第１１実施例のクラック防御リング構造の機能について説明する。図１６は、第１１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。
【０１８５】
図１６に示す例では、第１０実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置している。この例では、クラック防御リング１０５Ａは、積層部分を配線層９ｗまで用いて形成されており、クラック防御窓２３は、層間絶縁膜ｆ９の上面までの深さに形成されている。なお、クラック防御窓２３の深さは、必要に応じて調節することができる。半導体チップ領域１０２側とスクライブ領域１０３側のクラック防御リング構造を、それぞれの参照符合に「１」と「２」を付して区別する。
【０１８６】
図１６に示す例では、ダイシングソー２０１の近傍で発生し、層間絶縁膜ｆ６とｆ７との界面を面内方向に伝播したクラック２０２が、クラック防御リング１０５Ａ２の側面１０５Ａ２ｐに到達し、側面１０５Ａ２ｐに沿って上方に伝播する。
【０１８７】
クラック２０２は、配線層７ｗとコンタクト層８ｃとの界面（層間絶縁膜ｆ８とｆ９との界面）で、クラック防御リング１０５Ａ２を突き抜ける。クラック防御リング１０５Ａ２上のクラック防御窓２３２は、層間絶縁膜ｆ８とｆ９との界面までの深さには形成されておらず、クラック防御リング１０５Ａ２を突き抜けたクラック２０２は、半導体チップ領域１０２側に伝播し、クラック防御リング１０５Ａ１の側面１０５Ａ１ｐに到達する。
【０１８８】
側面１０５Ａ１ｐに到達したクラック２０２は、側面１０５Ａ１ｐに沿って上方に伝播し、クラック防御リング１０５の積層部分の最上金属層９ｗに到達し、金属層９ｗ上面と層間絶縁膜ｆ１１との界面に沿って半導体チップ領域１０２側に導かれた後、クラック防御窓２３１に到達して終端する。このように、クラック防御リング構造を多重に配置することにより、クラックに対する防御性をより高めることができる。
【０１８９】
以上説明したように、第１〜第１１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。クラック防御リングとなる金属リングにおいて、互いに重なる上側金属層と下側金属層は、上側金属層の半導体チップ領域外側の側面が、下側金属層の半導体チップ領域外側の側面と揃っているか、または、下側金属層の半導体チップ領域外側の側面に対して半導体チップ領域内側に位置しているように重なっていることが好ましい。これにより、クラック防御リングの側面に沿ったクラック伝播に起因する、クラック防御リングの破壊が抑制される。
【０１９０】
クラック防御窓は、クラック防御リングより半導体チップ領域内側に配置された部分で、深さがクラック防御リングの最上金属層の上面以下であることが好ましい。例えば、第１実施例（図２Ｇ参照）のクラック防御窓２３は、クラック防御リング１０５の最上金属層５ｗを露出し、半導体チップ領域内側に配置された部分（つまり、掘り込み部２３ｄ）の深さが、最上金属層５ｗの下面以下となっている。また例えば、第６実施例（図１０参照）のクラック防御窓２３は、クラック防御リング１０５の最上金属層８ｗを露出せず、半導体チップ領域内側に配置された部分（つまり、クラック防御窓２３の全体）の深さが、最上金属層８ｗの上面以下となっている。
【０１９１】
なお、クラック防御リングは、分割された各半導体チップの縁部に残る。なお、クラックによりスクライブ領域側の層間絶縁膜が剥がれた部分があれば、半導体チップの端面に、クラック防御リングの側面が露出することとなる。
【０１９２】
なお、クラック防御リングの内側に耐湿リングが形成された実施例について説明したが、クラック防御リングに耐湿リングを兼ねさせることにより、クラック防御リングの内側の耐湿リングを省くことも可能と考えられる。
【０１９３】
なお、クラック防御リングの他に、耐湿リングを形成する場合、実施例で説明した構造の耐湿リングに限らず、公知の他の構造のものを適宜形成することができる。
【０１９４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１９５】
以上説明した第１〜第１１の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を囲む第１金属リングと、
前記半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、
前記絶縁膜に形成された溝と
を有し、
前記第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、
前記溝の底面は、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下である、半導体装置
（付記２）
前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する付記１に記載の半導体装置。
（付記３）
前記溝の底面は、前記第１部分で、前記最上層に位置する金属層の下面以下である付記１または２に記載の半導体装置。
（付記４）
前記第１金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
前記第１金属リングにおいて、前記最上層に位置する金属層の内側の側面が、前記最上層に位置する金属層より下側に位置する金属層の内側の側面よりも、内側に配置されている付記１〜４のいずれか１つに記載の半導体装置。
（付記６）
前記第１金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成されている付記４または５に記載の半導体装置。
（付記７）
前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第２金属リングを有する付記１に記載の半導体装置。
（付記８）
前記第２金属リングを形成する金属層は前記溝の内面に露出し、前記第１金属リングを形成する金属層は前記溝の内面に露出しない付記７に記載の半導体装置。
（付記９）
前記第２金属リングを形成する金属層の内側の側面が、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置されている付記７または８に記載の半導体装置。
（付記１０）
前記第１金属リングを形成する金属層は、銅を含む材料で形成されている付記８または９に記載の半導体装置。
（付記１１）
さらに、前記半導体素子に電気的に接続され、複数の金属層の積層で形成された配線を有し、
前記第１金属リングは、前記配線の最上層に位置する金属層よりも低い層の金属層までの積層で形成されている付記１〜３、７〜１０のいずれか１つに記載の半導体装置。
（付記１２）
前記第１金属リングの外側の側面が、全体として、前記半導体基板の表面に対して垂直に形成されている付記１〜１１のいずれか１つに記載の半導体装置。
（付記１３）
前記第１金属リングの外側の側面が、全体として、上方ほど内側に傾斜している付記１〜１１のいずれか１つに記載の半導体装置。
（付記１４）
さらに、前記第１金属リングを囲む第３金属リングを有し、
前記第３金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している付記１〜１３のいずれか１つに記載の半導体装置。
（付記１５）
半導体基板に半導体素子を形成する工程と、
絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と、
前記絶縁膜に溝を形成する工程と
を有し、
前記第１金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、
前記溝を形成する工程は、前記溝の底面を、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。
（付記１６）
前記第１金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成される付記１６に記載の半導体装置の製造方法。
（付記１８）
前記絶縁膜中に配置された金属層を積層する工程において、
前記第１金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第１金属リングを形成し、
さらに、前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第１金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第２金属リングを形成し、
前記第２金属リングの形成は、前記第２金属リングを形成する金属層の内側の側面を、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を、前記第２金属リングを形成する金属層と重なるように配置し、前記第２金属リングを形成する金属層をエッチングのマスクとし、前記第２金属リングを形成する金属層は前記溝の内面に露出させ、前記第１金属リングを形成する金属層は前記溝の内面に露出させない付記１５に記載の半導体装置の製造方法。
（付記１９）
前記第１金属リングを形成する金属層は、銅を含む材料で形成される付記１８に記載の半導体装置の製造方法。
（付記２０）
前記溝を形成する工程は、前記配線の最上層に位置する金属層を露出する窓を形成すると同時に、前記溝を形成する付記１５〜１９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１９６】
１０１ 半導体ウエハ
１０２ 半導体チップ領域
１０３ スクライブ領域
１０３ｃ スクライブセンター
１０４ 耐湿リング
１０５、１０５Ａ、１０５Ａ１、１０５Ａ２ クラック防御リング
１０５ｐ、１０５Ａｐ （クラック防御リングのスクライブ領域側の）側面
２１ 半導体基板
２２ クラック防御絶縁膜
２２Ｔ 素子分離絶縁膜
２３ クラック防御窓
２３ｄ （クラック防御窓の）掘り込み部
２３Ｔ コンタクト窓
ｆ１〜ｆ１２、２４ 絶縁膜
１ｃＴ〜１０ｃＴ、１ｃＭ〜１０ｃＭ、１ｃ〜１０ｃ コンタクト層
１ｗＴ〜１０ｗＴ、１ｗＭ〜１０ｗＭ、１ｗ〜１０ｗ 配線層
ＴＲ トランジスタ
ＲＰ１〜ＲＰ６ レジストパターン
ＯＰ、ＯＰＴ 開口
ＩＦ 積層絶縁膜
ＰＰ 庇状部分
２０１ ダイシングソー
２０２ クラック
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体ウエハ上に、スクライブ領域を介して多数の半導体チップが形成される。半導体ウエハがスクライブ領域で切断されて、個々の半導体チップが分離される。切断時にスクライブ領域で発生したクラックが、半導体チップ内に伝播すると、半導体チップが破壊される。
【０００３】
通常、半導体チップには、その縁に沿って耐湿リングが形成される。耐湿リングのさらに外側に、半導体チップ内へのクラック伝播を抑制するための金属リングを形成する技術が提案されている。クラック伝播を抑制する金属リングに関し、クラック伝播抑制効果をより高める技術が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７０７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一目的は、クラック伝播を抑制できる新規な構造を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を囲む金属リングと、前記半導体素子を覆って形成され、内部に前記金属リングが配置された絶縁膜と、前記絶縁膜に形成された溝とを有し、前記金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、前記溝の底面は、前記金属リングより内側に配置された第１部分で、前記金属リングの最上層に位置する金属層の上面以下である、半導体装置が提供される。
【発明の効果】
【０００７】
金属リングの外側側面は、庇状に突き出す構造が抑制されている。これにより、外側からのクラック伝播に起因した金属リングの破壊が抑制される。溝は、クラックの終端を容易にする。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の実施例によるクラック防御リング構造を備えた半導体ウエハを概略的に示す平面図である。
【図２−１】図２Ａ〜図２Ｄは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図２−２】図２Ｅ、図２Ｆは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図２−３】図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図３】図３は、第１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックがクラック防御リング上面で終端する場合）。
【図４】図４は、第１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である（クラックがクラック防御リングを突き抜ける場合）。
【図５】図５は、第１実施例の変形例の半導体ウエハを示す概略断面図である。
【図６】図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図７】図７は、第３実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図８】図８は、第４実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図９−１】図９Ａ〜図９Ｃは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−２】図９Ｄは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−３】図９Ｅは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−４】図９Ｆは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−５】図９Ｇは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図９−６】図９Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハの主な製造工程を示す概略的な厚さ方向断面図である。
【図１０】図１０は、第６実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１１】図１１は、第７実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１２】図１２は、第８実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１３】図１３は、第９実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１４】図１４は、第１０実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１５】図１５は、第１１実施例のクラック防御リング構造を備えた半導体ウエハの概略的な厚さ方向断面図である。
【図１６】図１６は、第１１実施例のクラック防御リング構造を備えた半導体ウエハを、ダイシングソーにより切断している状態の概略的な厚さ方向断面図である。
【発明を実施するための形態】
【０００９】
まず、図１〜図４を参照して、本発明の第１実施例によるクラック防御リング構造について説明する。ここで、金属層を積層して形成されたクラック防御リングと、その下方に配置されるクラック防御絶縁膜と、クラック防御リングの上部近傍に形成されるクラック防御窓とを含む構造を、クラック防御リング構造と呼ぶこととする。
【００１０】
図１は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を概略的に示す平面図である。半導体ウエハ１０１上に、複数の半導体チップ領域１０２が、行列状に配置されている。隣接する半導体チップ領域１０２の間に、スクライブ領域１０３が画定されている。半導体ウエハ１０１は、スクライブ領域１０３の中心線（スクライブセンター）１０３ｃに沿って切断されて、各半導体チップ１０２が分離される。
【００１１】
各半導体チップ領域１０２の最外周部分に、半導体チップ領域１０２の縁に沿って、ループ状に閉じた形状のクラック防御リング１０５が形成されている。クラック防御リング１０５より内側を半導体チップ領域１０２と呼び、クラック防御リング１０５より外側をスクライブ領域１０３と呼ぶこととする。クラック防御リング１０５は、半導体ウエハ１０１の切断時にスクライブ領域１０３で発生したクラックの、半導体チップ領域１０２内への伝播を防御するために設けられている。
【００１２】
各半導体チップ領域１０２の、クラック防御リング１０５の内側に、半導体チップ領域１０２の縁に沿って、耐湿リング１０４が形成されている。耐湿リング１０４の内側に、所望の多数の半導体素子が形成されている。各半導体チップ領域１０２のサイズ（チップサイズ）は、例えば５ｍｍ角程度である。スクライブ領域１０３の幅は、例えば５０μｍ程度である。
【００１３】
なお、後述のように、クラック防御リング１０５の高さ方向下方にクラック防御絶縁膜２２が形成され、クラック防御リング１０５の上部近傍にクラック防御窓２３が形成される。クラック防御絶縁膜２２及びクラック防御窓２３も、それぞれ、半導体チップ領域１０２の縁に沿って形成される。
【００１４】
次に、第１実施例のクラック防御リング構造を備えた半導体ウエハの製造工程、及び、クラック防御リング等の構造について説明する。
【００１５】
図２Ａ〜図２Ｇは、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図であり、図１の一点鎖線ＡＡ´に沿った（すなわち、半導体チップ領域１０２内のあるトランジスタＴＲが形成された部分から、スクライブセンター１０３ｃまでの）、半導体ウエハ１０１の断面が示されている。図２Ｇが、半導体ウエハ１０１の完成状態を示す。
【００１６】
以下に詳しく説明するように、耐湿リング１０４及びクラック防御リング１０５は、トランジスタＴＲに接続される多層配線の形成工程、つまり、コンタクト層となる金属層と、配線層となる金属層とを繰り返し積層する工程を流用して形成される。
【００１７】
耐湿リング１０４及びクラック防御リング１０５は、配線として用いられるものではないが、以下説明の便宜上、耐湿リング１０４及びクラック防御リング１０５を形成する各金属層を、コンタクト層や配線層と呼ぶこともある。また、耐湿リング１０４及びクラック防御リング１０５のコンタクト層を埋め込む凹部を、コンタクトホールと呼ぶこともある。なお、コンタクトホールと、そこに埋め込まれるコンタクト層を、同一の参照符号で示すこととする。
【００１８】
また、以下の説明で、トランジスタＴＲに接続する配線を形成する金属層の参照符号には「Ｔ」を付し、耐湿リング１０４を形成する金属層の参照符号には「Ｍ」を付して、クラック防御リング１０５を形成する金属層と区別する。
【００１９】
図２Ａを参照する。シリコン基板（半導体基板）２１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔを形成する。同時に、素子分離絶縁膜２２Ｔを形成する工程を流用して、クラック防御絶縁膜２２を形成する。
【００２０】
クラック防御絶縁膜２２は、図２Ｇに示すように、クラック防御リング１０５の下方に形成され、クラック防御リング１０５と同様に、（平面視上）トランジスタＴＲ等の半導体素子を囲む。なお、説明上、クラック防御リング１０５のスクライブ領域１０３側の端を、半導体チップ領域１０２とスクライブ領域１０３との境界に設定している。
【００２１】
図２Ａに戻って説明を続ける。ＳＴＩによるクラック防御絶縁膜２２の厚さ（基板２１に形成された、クラック防御絶縁膜２２を埋め込む溝の深さ）は、素子分離絶縁膜２２Ｔと等しく、例えば３２０ｎｍ程度である。クラック防御絶縁膜２２の幅は、例えば１μｍ程度である。
【００２２】
素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
【００２３】
図２Ｂを参照する。トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に酸化シリコン膜を厚さ２０ｎｍ程度堆積し、この酸化シリコン膜上に窒化シリコン膜を厚さ８０ｎｍ程度堆積する。さらに、この窒化シリコン膜上に、ホウ素リンシリケートガラス（ＢＰＳＧ）膜を厚さ１３００ｎｍ程度堆積するか、またはテトラエトキシシラン（ＴＥＯＳ）による酸化シリコン膜を厚さ１０００ｎｍ程度堆積する。なお、ＢＰＳＧ膜を形成するときは、例えば６５０℃、１２０秒程度のアニールを行うことが好ましい。
【００２４】
そして、ＢＰＳＧ膜またはＴＥＯＳによる酸化シリコン膜の上面を化学機械研磨（ＣＭＰ）で平坦化した後、さらに酸化シリコン膜を厚さ１００ｎｍ程度堆積して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１を形成する各膜の堆積には、例えば化学気相堆積（ＣＶＤ）が用いられる。第１層間絶縁膜ｆ１の厚さは、例えば９５０ｎｍ程度である。
【００２５】
次に、第１層間絶縁膜ｆ１の上に、フォトリソグラフィにより、トランジスタＴＲのソース／ドレイン領域に接続する配線の第１コンタクト層１ｃＴ、耐湿リング１０４の第１コンタクト層（最下層の金属層）１ｃＭ、及びクラック防御リング１０５の第１コンタクト層（最下層の金属層）１ｃの形状で開口したレジストパターンＲＰ１を形成する。
【００２６】
レジストパターンＲＰ１をマスクとし、第１層間絶縁膜ｆ１をエッチングして、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの形成後、レジストパターンＲＰ１を除去する。
【００２７】
コンタクトホール１ｃＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１コンタクト層１ｃＭの幅は、例えば０．２５μｍ程度である。また、コンタクトホール１ｃの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１コンタクト層１ｃの幅は、例えば、耐湿リング１０４の第１コンタクト層１ｃＭの幅と同様に、０．２５μｍ程度である。なお、以下、コンタクトホールの幅とコンタクト層の幅を区別せずに説明することがある。なお、クラック防御リング１０５のコンタクト層の幅は、耐湿リング１０４のコンタクト層の幅と一致させる必要はない。一例として一致させる場合を説明している。
【００２８】
クラック防御リング１０５の第１コンタクト層１ｃは、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。そして、第１コンタクト層１ｃの上方に後に形成される第１配線層１ｗ等の配線層や、第２コンタクト層２ｃ等のコンタクト層も、それぞれ、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。
【００２９】
図２Ｃを参照する。第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。なお、積層膜をこのように表記するとき、最も左側の材料の膜が、最も下側（基板側）に形成されることを意味する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ３０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
【００３０】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
【００３１】
クラック防御リング１０５の第１コンタクト層１ｃは、（例えば）クラック防御絶縁膜２２上に配置される。図示の例では、平面視上、第１コンタクト層１ｃがクラック防御絶縁膜２２と部分的に重なっているが、全部が重なった（つまり、クラック防御絶縁膜２２の幅内に第１コンタクト層１ｃが内包されるような）配置にもできる。さらには、第１コンタクト層１ｃがクラック防御絶縁膜２２と重ならない（第１コンタクト層１ｃのスクライブ領域１０３側の端に対し、クラック防御絶縁膜２２の半導体チップ領域１０２側の端が、一致しているか、スクライブ領域１０３側にある）配置にもできる。
【００３２】
ただし、クラック防御絶縁膜２２のスクライブ領域１０３側の端が、クラック防御リング１０５の最下層である第１コンタクト層１ｃのスクライブ領域１０３側の端よりも、スクライブ領域１０３側に位置するように、クラック防御絶縁膜２２が配置されている。
【００３３】
次に、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを覆って第１層間絶縁膜ｆ１上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の、Ａｌ膜下側のＴｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ３６０ｎｍ程度、Ａｌ膜上側のＴｉ膜は例えば厚さ５ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは５２５ｎｍ程度であり）、これらの各膜はスパッタリングで堆積される。
【００３４】
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第１配線層１ｗＴ、１ｗＭ、及び１ｗの形状のレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。なお、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜のエッチング等に、公知のアルミニウム配線形成技術を用いることができる。第１配線層１ｗＴ、１ｗＭ、及び１ｗの形成後、レジストパターンＲＰ２を除去する。
【００３５】
耐湿リング１０４の第１配線層１ｗＭの幅は、例えば３μｍ〜５μｍであり、クラック防御リング１０５の第１配線層１ｗの幅は、例えば１μｍ〜４μｍ（典型的には３μｍ程度）である。
【００３６】
第１配線層１ｗＴ、１ｗＭ、及び１ｗは、それぞれ、配線の第１コンタクト層１ｃＴ上、耐湿リング１０４の第１コンタクト層１ｃＭ上、及びクラック防御リング１０５の第１コンタクト層１ｃ上に重なって配置される。
【００３７】
第１実施例のクラック防御リング１０５では、第１コンタクト層１ｃと第１配線層１ｗが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１コンタクト層１ｃのスクライブ領域１０３側の端の位置と、第１配線層１ｗのスクライブ領域１０３側の端の位置とを、設計上一致させる。
【００３８】
図２Ｄを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第１層間絶縁膜ｆ１上に、第２層間絶縁膜ｆ２を形成する。第２層間絶縁膜ｆ２は、例えば以下のようにして形成される。第１層間絶縁膜ｆ１上に、ＣＶＤで酸化シリコン膜を厚さ７５０ｎｍ程度堆積し、この酸化シリコン膜上に、ＣＶＤでＴＥＯＳによる酸化シリコン膜を厚さ１１００ｎｍ程度堆積する。そして、ＴＥＯＳによる酸化シリコン膜の上面をＣＭＰで平坦化して、第２層間絶縁膜ｆ２が形成される。第２層間絶縁膜ｆ２の厚さは、例えば１μｍ程度であり、第１配線層１ｗＴ、１ｗＭ、及び１ｗ上に残る厚さが、例えば４６０ｎｍ程度となる。
【００３９】
次に、第２層間絶縁膜ｆ２の上に、フォトリソグラフィにより、配線の第２コンタクト層２ｃＴ、耐湿リング１０４の第２コンタクト層２ｃＭ、及びクラック防御リング１０５の第２コンタクト層２ｃの形状で開口したレジストパターンＲＰ３を形成する。
【００４０】
レジストパターンＲＰ３をマスクとし、第２層間絶縁膜ｆ２をエッチングして、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃを形成する。コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの形成後、レジストパターンＲＰ３を除去する。
【００４１】
耐湿リング１０４の第２コンタクト層２ｃＭの幅、及びクラック防御リング１０５の第２コンタクト層２ｃの幅は、それぞれ、例えば第１コンタクト層１ｃＭ及び１ｃの幅と同様であり、例えば０．２５μｍ程度である。
【００４２】
図２Ｅを参照する。第２層間絶縁膜ｆ２上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ２０ｎｍ程度でスパッタリングにより堆積され、ＴｉＮ膜は例えば厚さ４０ｎｍ程度でスパッタリングにより堆積される。Ｗ膜は例えば厚さ３００ｎｍ程度でＣＶＤにより堆積される。
【００４３】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第２層間絶縁膜ｆ２を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内に、それぞれ、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを残す。
【００４４】
第２コンタクト層２ｃは、第１配線層１ｗ上に重なって配置される。第１実施例のクラック防御リング１０５では、第１配線層１ｗと第２コンタクト層２ｃが、スクライブ領域１０３側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第１配線層１ｗのスクライブ領域１０３側の端の位置と、第２コンタクト層２ｃの埋め込まれるコンタクトホール２ｃのスクライブ領域１０３側の端の位置とを、設計上一致させる。
【００４５】
そして、第１実施例のクラック防御リング１０５は、さらに上層に形成されるコンタクト層、配線層も、スクライブ領域１０３側の端をぴったり一致させて重なるように形成される。つまり、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が、平滑になるように形成される。
【００４６】
次に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを覆って第２層間絶縁膜ｆ２上に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜を形成する。このＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜は、第１層間絶縁膜ｆ１上に形成したＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜と同様にして形成される。
【００４７】
次に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第２配線層２ｗＴ、２ｗＭ、及び２ｗの形状のレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ積層膜をエッチングして、第２配線層２ｗＴ、２ｗＭ、及び２ｗを残す。第２配線層２ｗＴ、２ｗＭ、及び２ｗの形成後、レジストパターンＲＰ４を除去する。
【００４８】
耐湿リング１０４の第２配線層２ｗＭ、及びクラック防御リング１０５の第２配線層２ｗの幅は、それぞれ、例えば、第１配線層１ｗＭ及び１ｗの幅と同様である。また、上述のように、クラック防御リング１０５の第２配線層２ｗは、第２コンタクト層２ｃと、スクライブ領域１０３側の端を揃えて形成される。
【００４９】
図２Ｆを参照する。第１配線層１ｗＴ、１ｗＭ、及び１ｗを形成し、第１配線層１ｗＴ、１ｗＭ、及び１ｗを覆って第２層間絶縁膜ｆ２を形成し、さらに第２層間絶縁膜ｆ２中に第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃを形成したのと同様な工程を繰り返して、多層配線を形成するとともに、耐湿リング１０４及びクラック防御リング１０５を形成する。図示の例では、最上層のコンタクト層として、第５層間絶縁膜ｆ５中の第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃまでが形成される。
【００５０】
耐湿リング１０４の第３〜第５コンタクト層３ｃＭ〜５ｃＭの幅と高さは、例えば、第２コンタクト層２ｃＭの幅と高さと同様である。クラック防御リング１０５の第３〜第５コンタクト層３ｃ〜５ｃの幅と高さは、例えば、第２コンタクト層２ｃの幅と高さと同様である。
【００５１】
耐湿リング１０４の第３、第４配線層３ｗＭ、４ｗＭの幅と高さは、例えば、第１、第２配線層１ｗＭ、２ｗＭの幅と高さと同様である。クラック防御リング１０５の第３、第４配線層３ｗ、４ｗの幅と高さは、例えば、第１、第２配線層１ｗ、２ｗの幅と高さと同様である。
【００５２】
さらに、第５コンタクト層５ｃＴ、５ｃＭ、及び５ｃを覆って第５層間絶縁膜ｆ５上に、最上層の金属層となるＴｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜を形成する。Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の、Ｔｉ膜は例えば厚さ６０ｎｍ程度、Ａｌ膜下側のＴｉＮ膜は例えば厚さ３０ｎｍ程度、Ａｌ膜は例えば厚さ７００ｎｍ程度、Ａｌ膜上側のＴｉＮ膜は例えば厚さ７０ｎｍ程度であり（全厚さは８６０ｎｍ程度であり）、スパッタリングで堆積される。
【００５３】
次に、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜の上に、フォトリソグラフィにより、第５配線層５ｗＴ、５ｗＭ、及び５ｗの形状のレジストパターンＲＰ５を形成する。レジストパターンＲＰ５をマスクとし、Ｔｉ／ＴｉＮ／Ａｌ／ＴｉＮ積層膜をエッチングして、第５配線層５ｗＴ、５ｗＭ、及び５ｗを残す。第５配線層５ｗＴ、５ｗＭ、及び５ｗの形成後、レジストパターンＲＰ５を除去する。
【００５４】
耐湿リング１０４の第５配線層５ｗＭの幅は、例えば、下層の配線層１ｗＭ等と同様に、３μｍ〜５μｍである。クラック防御リング１０５の第５配線層１ｗの幅は、例えば、下層の配線層１ｗ等と同様に、１μｍ〜４μｍ（典型的には３μｍ程度）である。
【００５５】
このようにして、多層配線形成工程（及び耐湿リング１０４の形成工程）を流用して、第１実施例のクラック防御リング１０５が形成される。上述のように、第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面が平らに形成される。
【００５６】
クラック防御リング１０５は、耐湿リング１０４に接触しないように形成する。つまり、クラック防御リング１０５と耐湿リング１０４の、向かい合う配線層端同士がある程度の間隔を開けるように形成される。耐湿リング１０４の配線層端と、クラック防御リング１０５の配線層端との距離は、例えば２μｍ程度（最大５μｍ程度）である。
【００５７】
図２Ｇを参照する。第５配線層５ｗＴ、５ｗＭ、及び５ｗを覆って、第５層間絶縁膜ｆ５上に、カバー絶縁膜ｆ６を形成する。カバー絶縁膜ｆ６は、例えば、第５層間絶縁膜ｆ５上にＣＶＤで酸化シリコン膜を厚さ７００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ７００ｎｍ程度堆積して形成される。
【００５８】
次に、カバー絶縁膜ｆ６の上に、フォトリソグラフィにより、レジストパターンＲＰ６を形成する。レジストパターンＲＰ６は、コンタクト窓（パッド窓）２３Ｔの形状の開口ＯＰＴ、及び、クラック防御窓２３の形状の開口ＯＰを有する。開口ＯＰＴは、多層配線の配線層５ｗＴの上面に収まるように配置されている。開口ＯＰは、スクライブ領域１０３側で配線層５ｗと重なり、半導体チップ領域１０２側で配線層５ｗから外側にはみ出している。
【００５９】
レジストパターンＲＰ６をマスクとし、カバー絶縁膜ｆ６等をエッチングして、コンタクト窓２３Ｔ及びクラック防御窓２３（溝２３）が形成される。このように、クラック防御窓２３は、配線用のコンタクト窓２３Ｔの形成工程を利用して形成することができる。コンタクト窓２３Ｔを形成するエッチングは、例えば、ＣＦ４、ＣＨＦ３、Ａｒ等の組合せによる混合ガスを用いて行われ、通常、オーバーエッチングの条件で行なわれる。コンタクト窓２３Ｔ及びクラック防御窓２３の形成後、レジストパターンＲＰ６を除去する。
【００６０】
コンタクト窓２３Ｔの形成部では、カバー絶縁膜ｆ６がエッチングされ、底に配線層５ｗＴが露出して、コンタクト窓２３Ｔが形成される。クラック防御窓２３の形成部では、配線層５ｗに重なる部分は、オーバーエッチングが行われても、底に配線層５ｗの上面が露出しそれ以上深くならない。一方、配線層５ｗの外側（半導体領域１０２側）の部分２３ｄは、オーバーエッチングにより、配線層５ｗの上面より深い場所まで、積層絶縁膜ＩＦが掘り込まれる。
【００６１】
図２Ｇに示す例では、カバー絶縁膜ｆ６と第５層間絶縁膜ｆ５とがエッチングされ、クラック防御窓２３の底が第４層間絶縁膜ｆ４の上面に達している。なお、クラック防御窓２３の深さは、必要に応じて調節することができる。
【００６２】
このようにして、スクライブ領域１０３側で配線層５ｗの上面を露出し、半導体領域１０２側でクラック防御リング１０５の途中の高さに達する深さのクラック防御窓２３が形成される。半導体領域１０２側でクラック防御リング１０５の途中の高さまで掘り込まれた部分２３ｄを、クラック防御窓２３の掘り込み部２３ｄと呼ぶこともある。
【００６３】
クラック防御窓２３の全幅は、例えば１μｍ〜３μｍ程度である。クラック防御窓２３の、配線層５ｗとの重なり幅は、例えば０．５μｍ程度であり、掘り込み部２３ｄの幅は、例えば１．０μｍ程度である。
【００６４】
平面形状について見ると、クラック防御窓２３は、クラック防御リング１０５の上に、半導体チップ領域１０２の縁に沿って形成されて、トランジスタＴＲ等の半導体素子を囲む。クラック防御窓２３は、クラック防御リング１０５の最上金属層５ｗを覆うカバー絶縁膜ｆ６を、半導体チップ領域１０２側とスクライブ領域１０３側とに分離する。
【００６５】
その後、必要に応じて、カバー絶縁膜ｆ６の上にポリイミド等の絶縁膜２４が形成される。絶縁膜２４は、コンタクト窓２３Ｔを露出し、また、耐湿リング１０４よりスクライブ領域１０３側にはみ出さないパターンで形成される。すなわち、絶縁膜２４は、クラック防御窓２３には掛からない。
【００６６】
以上のようにして、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
【００６７】
図３及び図４を参照して、第１実施例のクラック防御リング構造の機能について説明する。図３及び図４は、第１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。
【００６８】
図３は、クラック２０２が、ダイシングソー２０１近傍から半導体チップ領域１０２の方に、積層された層間絶縁膜同士の界面に沿って伝播する場合の一例を示す。クラック２０２の伝播経路を矢印で示す。
【００６９】
ダイシングソー２０１の近傍で発生し、横方向（面内方向）に伝播したクラック２０２は、クラック防御リング１０５の、スクライブ領域１０３側の側面１０５ｐに到達する。側面１０５ｐに到達すると、クラック２０２の伝播方向が縦方向（厚さ方向）に変わり、クラック２０２は、クラック防御リング１０５と積層絶縁膜ＩＦとの界面に沿って（つまり側面１０５ｐに沿って）伝播する。
【００７０】
第１実施例のクラック防御リング１０５は、側面１０５ｐが平滑に形成されていることにより、クラック２０２を、側面１０５ｐに沿ってスムーズに伝播させる。
【００７１】
比較例として、例えば、配線層のスクライブ領域１０３側の端が、コンタクト層のそれに比べてスクライブ領域側に大きく突き出した凹凸状の側面を持ったクラック防御リングについて考える。このようなクラック防御リングの側面に沿ってクラックが伝播しようとすると、クラックは、凹凸に沿って伝播方向を変えることとなる。これに起因して、コンタクト層上に庇状に突き出した配線層の部分を、クラックが突き上げるような力が発生し、配線層がコンタクト層から剥がれてクラック防御リングが破壊されやすい。
【００７２】
第１実施例のクラック防御リング１０５は、平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。
【００７３】
側面１０５ｐに沿って伝播したクラック２０２は、クラック防御リング１０５の最上金属層の上面でクラック防御窓２３に到達して終端する。他の比較例として、クラック防御窓２３が形成されておらず、クラック防御リングの最上金属層上に絶縁膜が残っている場合について考える。このような場合、最上金属層の上面とこの絶縁膜との界面に沿って、クラックが半導体チップ領域内部に伝播しやすい。クラック防御窓２３は、クラック防御リング１０５上でクラック２０２を終端させることにより、半導体チップ領域１０２内部へのクラック２０２の侵入を抑制する。
【００７４】
上述のように、第１実施例のクラック防御リング１０５は、平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。ただし、クラック防御リング１０５が破壊される可能性は、ないわけではない。
【００７５】
図４は、クラック２０２が、クラック防御リング１０５の上部で、半導体チップ領域１０２側に突き抜ける場合の伝播経路例を矢印で示す。図３に示した場合と同様に、ダイシングソー２０１の近傍で発生したクラック２０２が、クラック防御リング１０５の側面１０５ｐに到達し、側面１０５ｐに沿って上方に伝播する。そして、クラック２０２が、クラック防御リング１０５の途中の高さに配置された金属層間で、クラック防御リング１０５を突き抜ける。
【００７６】
しかし、クラック防御窓２３の掘り込み部２３ｄが、クラック防御リング１０５をクラック２０２が突き抜けた深さ以下に形成されている。これにより、クラック防御リング１０５を突き抜けたクラック２０２が、クラック防御窓２３の内面に到達して終端するので、それ以上半導体チップ領域１０２側へのクラック伝播が抑制される。このように、掘り込み部２３ｄにより、クラック防御リング１０５を突き抜けたクラック２０２を終端させることが容易になる。掘り込み部２３ｄの深さは、クラック防御リング１０５の最上金属層の下面以下であることが好ましい。
【００７７】
なお、クラック防御絶縁膜２２は、以下のような機能を持つ。クラック防御絶縁膜２２のスクライブ領域１０３側の端は、クラック防御リング１０５の最下層の金属層のスクライブ領域１０３側の端よりも、スクライブ領域１０３側に配置されている。ダイシングソー２０１の近傍で発生し、基板２１の表層部分の高さで横方向に伝播したクラックは、クラック防御絶縁膜２２の、スクライブ領域１０３側の側面に到達する。クラックは、その後、クラック防御絶縁膜２２の内部を伝播するよりも、応力の集中した、基板２１とクラック防御絶縁膜２２との界面に沿って伝播しやすい。
【００７８】
基板２１とクラック防御絶縁膜２２との界面に沿って伝播し、基板表面に到達したクラックは、さらに、クラック防御絶縁膜２２と最下層の層間絶縁膜との界面に沿って（クラック防御絶縁膜２２の上面に沿って）伝播して、クラック防御リング１０５の側面１０５ｐの最下部に導かれる。その後は、図３、図４を参照して説明したように、クラックが、クラック防御リング１０５の側面１０５ｐに沿って上方に導かれる。
【００７９】
以上説明したように、第１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
【００８０】
図５は、第１実施例の変形例の半導体ウエハ１０１を示す概略断面図である。本変形例では、スクライブ領域１０３に、モニタ用のトランジスタＴＲＭとそれに接続された多層配線とを含むモニタ回路１０６が形成されている。モニタ回路１０６は、半導体チップ領域１０２内に製造される回路と同時に形成することができる。
【００８１】
なお、スクライブ領域１０３内の平坦性を高めるため、モニタ回路１０６のコンタクト窓以外の部分では、カバー絶縁膜ｆ６が残されている。なお、以下に説明される他の実施例のクラック防御リング構造を採用した半導体ウエハにおいても、モニタ回路を形成することができる。
【００８２】
次に、図６を参照して、第２実施例によるクラック防御リング構造について説明する。
【００８３】
図６は、第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。第２実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第１実施例との違いは、クラック防御リングの構造である。
【００８４】
第１実施例では、トランジスタＴＲへの接続配線を形成する最上金属層５ｗＴと同レベルの金属層５ｗまで用いて、クラック防御リング１０５を形成した。第２実施例は、配線の最上金属層よりも低いレベルの金属層までを用いて、クラック防御リング１０５を形成している。図６に示す例では、配線層４ｗまでを用いて、クラック防御リング１０５を形成している。第２実施例のクラック防御リング１０５も、スクライブ領域１０３側の平滑な側面により、クラック伝播時の破壊が抑制されている。
【００８５】
第２実施例のクラック防御窓２３は、配線層４ｗに重なる部分で配線層４ｗを露出し、配線層４ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底が層間絶縁膜ｆ４の上面に達している。第１実施例に比べて、クラック防御窓２３の底より上方の部分で、クラック防御リング１０５を形成する金属層が省略された構造ということができる。
【００８６】
第２実施例も、クラック防御リング１０５の最上金属層がクラック防御窓２３の底に露出しており、クラック防御リング１０５の最上金属層上でクラックを終端させることができる。また、掘り込み部２３ｄにより、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【００８７】
次に、図７を参照して、第３実施例によるクラック防御リング構造について説明する。
【００８８】
図７は、第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の概略的な厚さ方向断面図である。第３実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。第１実施例の違いは、クラック防御リングの構造である。
【００８９】
第１実施例のクラック防御リング１０５は、スクライブ領域１０３側の側面１０５ｐを平滑な面(基板表面に対して垂直な面)に形成した。一方、第３実施例のクラック防御リング１０５Ａは、スクライブ領域１０３側の側面１０５Ａｐを、階段状に形成して、上方ほど半導体チップ領域１０２側に近づくように、全体として傾斜させる。
【００９０】
第３実施例のクラック防御リング１０５Ａも、第１実施例のクラック防御リング１０５と同様に、多層配線の形成工程を流用して形成される。ただし、第３実施例のクラック防御リング１０５Ａでは、下側金属層のスクライブ領域１０３側の端に対し、その上に重ねられる上側金属層のスクライブ領域１０３側の端が半導体チップ領域１０２側に引き下がって配置されるようにして、順次金属層が積層される。
【００９１】
具体的には例えば、第１実施例を一部変更して、第３実施例のクラック防御リング１０５Ａは、以下のように形成される。クラック防御リング１０５Ａの第１コンタクト層１ｃ〜第５コンタクト層５ｃ、及び、第１配線層１ｗ〜第５配線層５ｗの幅や高さは、第１実施例のクラック防御リング１０５のそれと同様とする。例えば、第１コンタクト層１ｃ〜第５コンタクト層５ｃの幅はそれぞれ０．２５μｍであり、第１配線層１ｗ〜第５配線層５ｗの幅は、例えばそれぞれ３μｍである。
【００９２】
第１実施例と同様にして、第１層間絶縁膜ｆ１に、第１コンタクト層１ｃが形成される。第１コンタクト層１ｃ上に重ねられる第１配線層１ｗは、そのスクライブ領域１０３側の端が、第１コンタクト層１ｃのスクライブ領域１０３側の端から、第１コンタクト層１ｃの幅の最大半分（例えば約０．１３μｍ以下）のずれ幅で、半導体チップ領域１０２側にずれて配置されるように形成される。
【００９３】
さらに、第１配線層１ｗ上に重ねられる第２コンタクト層２ｃは、そのスクライブ領域１０３側の端が、第１配線層１ｗのスクライブ領域１０３側の端から、例えば第２コンタクト層２ｃの幅の最大半分（例えば約０．１３μｍ以下）半導体チップ領域１０２側にずれて配置される。このような配置となるように、第２コンタクト層２ｃを埋め込むコンタクトホール２ｃが形成される。
【００９４】
以後、同様にして、コンタクト層上の配線層、及び配線層上のコンタクト層を、スクライブ領域１０３側の端を半導体チップ領域１０２側にずらしながら積層して、第３実施例のクラック防御リング１０５Ａが形成される。
【００９５】
なお、第３実施例のクラック防御リング１０５Ａは、下部よりも上部が、耐湿リング１０４側に寄っている。このため、必要に応じて、第３実施例のクラック防御リング１０５Ａの最下層の第１コンタクト層１ｃは、第１実施例に比べて、耐湿リング１０４から離して配置される。さらに、コンタクト層１ｃの位置に応じて、クラック防御絶縁膜２２が配置される。
【００９６】
第１実施例のクラック防御リング１０５の側面１０５ｐは、平滑になるように設計され、理想的には完全に平らに仕上げられる。しかし、製造途中の位置合わせ誤差等により、実際に作製される側面１０５ｐには、ある程度の凹凸が生じ得る。なお、誤差による凹凸が生じたとしても、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて（つまり、全体として）、側面１０５ｐは、基板表面に対して垂直に形成されているといえる。
【００９７】
第１実施例で（図３を参照して）比較例として述べたように、クラック防御リング１０５の側面１０５ｐに、下側金属層に重なる上側金属層の端部がスクライブ領域１０３側に大きく突き出した庇状部分があると、クラック伝播時にクラック防御リング１０５が破壊されやすい。
【００９８】
第３実施例のクラック防御リング１０５Ａでは、スクライブ領域１０３側の側面１０５Ａｐを、上方ほど半導体チップ領域１０２に近づくように、階段状に形成した。つまり、下側金属層に重なる上側金属層の外側側面を、半導体チップ領域１０２側に引き下がらせて配置した。これにより、製造途中で誤差が生じても、庇状部分が発生しにくくなり、クラック伝播に伴うクラック防御リング１０５Ａの破壊が、より抑制される。
【００９９】
なお、側面１０５ｐを垂直とした第１実施例のクラック防御リング１０５の方が、側面１０５Ａｐを傾斜させた第３実施例のクラック防御リング１０５Ａよりも、クラック防御リング設置に必要な幅を狭くしやすいといえる。
【０１００】
第３実施例のクラック防御窓２３は、配線層５ｗに重なる部分で配線層５ｗを露出し、配線層５ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底が層間絶縁膜ｆ４の上面に達している。これにより、第３実施例においても、第１実施例または第２実施例と同様に、クラック防御リング１０５の最上金属層上でクラックを終端させることができ、また、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【０１０１】
なお、第３実施例の変形例として、第２実施例のように、配線の最上金属層より低いレベルの金属層までを用いてクラック防御リングを形成することもできる。
【０１０２】
次に、図８を参照して、第４実施例によるクラック防御リング構造について説明する。クラック防御リング構造を多重に配置することにより、クラックに対する防御性をさらに高めることができる。第４実施例として、例えば、第３実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。
【０１０３】
以上、第１実施例〜第４実施例では、アルミニウム配線を用いる回路製造技術を利用して、クラック防御リング構造を形成した。さらに、以下、第５実施例〜第１１実施例で説明するように、クラック防御リング構造は、銅配線を用いる回路製造技術を利用して形成することもできる。
【０１０４】
次に、図９Ａ〜図９Ｈを参照して、第５実施例によるクラック防御リング構造について説明する。なお、参照符号付与の煩雑さを避けるため、アルミニウム配線に係る第１実施例等の説明で用いた参照符号を、以下、銅配線に係る第５実施例等で重ねて用いることもある。
【０１０５】
第５実施例は、第１実施例（図２参照）に対応する。つまり、平滑な側面１０５ｐを持つクラック防御リング１０５を、銅配線による多層配線の形成工程を流用して形成するものである。第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の全体的な平面構造は、第１実施例のそれと同様である（図１参照）。図９Ａ〜図９Ｈは、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１の主な製造工程を示す概略的な厚さ方向断面図である。図９Ｈが、半導体ウエハ１０１の完成状態を示す。
【０１０６】
図９Ａを参照する。シリコン基板２１に、例えばＳＴＩで、トランジスタＴＲの活性領域を画定するための素子分離絶縁膜２２Ｔと、クラック防御絶縁膜２２とを同時に形成する。素子分離絶縁膜２２Ｔ及びクラック防御絶縁膜２２の形成後、シリコン基板２１にトランジスタＴＲを形成する。トランジスタＴＲの形成には、公知技術を適宜用いることができる。
【０１０７】
次に、トランジスタＴＲを覆ってシリコン基板２１上に、第１層間絶縁膜ｆ１を形成する。第１層間絶縁膜ｆ１は、例えば以下のようにして形成される。シリコン基板２１上に窒化シリコン膜をＣＶＤで厚さ３０ｎｍ程度堆積し、窒化シリコン膜上にリンシリケートガラス（ＰＳＧ）膜をＣＶＤで厚さ７００ｎｍ程度堆積する。そして、ＰＳＧ膜の上面をＣＭＰで平坦化して、第１層間絶縁膜ｆ１が形成される。第１層間絶縁膜ｆ１の厚さは、例えば４５０ｎｍ程度である。
【０１０８】
次に、フォトリソグラフィ及びエッチングにより、第１層間絶縁膜ｆ１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１コンタクト層を埋め込むコンタクトホール１ｃＴ、１ｃＭ、及び１ｃを形成する。耐湿リング１０４の第１コンタクト層１ｃＭ、及び、クラック防御リング１０５の第１コンタクト層１１ｃの幅は、それぞれ、例えば０．１μｍ程度である。
【０１０９】
次に、第１層間絶縁膜ｆ１上に、コンタクトホール１ｃＴ、１ｃＭ、及び１ｃの内面を覆って、Ｔｉ／ＴｉＮ／Ｗ積層膜を形成する。このＴｉ／ＴｉＮ／Ｗ積層膜の、Ｔｉ膜は例えば厚さ１０ｎｍ程度、ＴｉＮ膜は例えば厚さ１０ｎｍ程度で、スパッタリングで堆積される。Ｗ膜は例えば厚さ２００ｎｍ程度で、ＣＶＤで堆積される。
【０１１０】
次に、ＣＭＰにより、Ｔｉ／ＴｉＮ／Ｗ積層膜の余分な部分を除去して第１層間絶縁膜ｆ１の上面を露出させ、コンタクトホール１ｃＴ内、１ｃＭ内、及び１ｃ内に、それぞれ、第１コンタクト層１ｃＴ、１ｃＭ、及び１ｃを残す。
【０１１１】
図９Ｂを参照する。第２層間絶縁膜ｆ２中の第１配線層１ｗＴ、１ｗＭ、及び１ｗは、周知のシングルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
【０１１２】
炭化シリコン膜（厚さ３０ｎｍ程度）、酸化炭化シリコン膜（厚さ１３０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上にレジスト（トリレベル）を塗布し、レジスト（トリレベル）上にＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）を堆積する。この酸化シリコン膜上に、第１配線層１ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。
【０１１３】
このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
【０１１４】
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、配線溝１ｗ等の底に下層の第１コンタクト層１ｃ等が露出する。配線溝１ｗ等の形成された第２層間絶縁膜ｆ２として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１１５】
なお、耐湿リング１０４及びクラック防御リング１０５の配線層を埋め込む凹部も、多層配線の配線層を埋め込む凹部と同様に、配線溝と呼んでいる。また、配線溝と、そこに埋め込まれる配線層を、同一の参照符号で示すこととする。
【０１１６】
配線溝１ｗＭの幅、つまり、そこに埋め込まれる耐湿リング１０４の第１配線溝１ｗＭの幅は、例えば４μｍ程度である。また、配線溝１ｗの幅、つまり、そこに埋め込まれるクラック防御リング１０５の第１配線溝１ｗの幅は、例えば３μｍ程度である。なお、以下、配線溝の幅と配線層の幅を区別せずに説明することがある。
【０１１７】
第１実施例と同様に、クラック防御リング１０５の第１配線層１ｗは（つまり、配線溝１ｗは）、第１コンタクト層１ｃと、スクライブ領域１０３側の端が一致するように形成される。
【０１１８】
次に、第２層間絶縁膜ｆ２上に、第１配線溝１ｗＴ、１ｗＭ、及び１ｗの内面を覆って、バリアメタル膜として例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
【０１１９】
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第２層間絶縁膜ｆ２の上面を露出させ、配線溝１ｗＴ内、１ｗＭ内、及び１ｗ内に、それぞれ、第１配線層１ｗＴ、１ｗＭ、及び１ｗを残す。
【０１２０】
図９Ｃを参照する。第３層間絶縁膜ｆ３中の第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗは、周知のデュアルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
【０１２１】
炭化シリコン膜（厚さ６０ｎｍ程度）、酸化炭化シリコン膜（厚さ４５０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ１００ｎｍ程度）、窒化シリコン膜（厚さ３０ｎｍ程度）を堆積する。窒化シリコン膜上に、第２コンタクト層２ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
【０１２２】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布し、ＴＥＯＳによる酸化シリコン膜（厚さ１４０ｎｍ程度）を堆積する。この酸化シリコン膜上に、第２配線層２ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のＴＥＯＳによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。ＴＥＯＳによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝２ｗ等が形成される。なお、このエッチングで、ＴＥＯＳによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
【０１２３】
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール２ｃ等の底に下層の第１配線層１ｗ等が露出する。第２コンタクト層２ｃ等及び第２配線層２ｗ等の形成された第３層間絶縁膜ｆ３として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１２４】
クラック防御リング１０５の第２コンタクト層２ｃ及び第２配線層２ｗは、第１配線層１ｗと、スクライブ領域１０３側の端が一致するように形成される。つまり、これに対応した配置で、コンタクトホール２ｃ及び配線溝２ｗが形成される。そして、第１実施例と同様に、さらに上層のコンタクト層及び配線層も、スクライブ領域１０３側の端を一致させて、スクライブ領域１０３側の側面が平滑となるように形成される。
【０１２５】
第３層間絶縁膜ｆ３の上面からの配線溝２ｗＴ、２ｗＭ、及び２ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、２７５ｎｍ程度である。これに対応して、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの高さは、例えば３３５ｎｍ程度となる。
【０１２６】
耐湿リング１０４及びクラック防御リング１０５の第２コンタクト層２ｃＭ及び２ｃの幅は、それぞれ、例えば０．１３μｍ程度である。また、耐湿リング１０４の第２配線層２ｗＭの幅は、例えば、第１配線層１ｗＭと同様に、４μｍ程度である。クラック防御リング１０５の第２配線層２ｗの幅は、例えば、第１配線層１ｗと同様に、３μｍ程度である。
【０１２７】
耐湿リング１０４、クラック防御リング１０５の配線層の幅は、以後形成される第３配線層以上の層でも変わらない。ただし、クラック防御リング１０５の最上配線層１０ｗは、後述のように、突き出し幅分だけ配線幅がやや広く形成される。
【０１２８】
なお、先にコンタクトホールを形成し、後に配線溝を形成する技術を例示しているが、必要に応じて、先に配線溝を形成し、後にコンタクトホールを形成する技術を適用することもできる。
【０１２９】
次に、第３層間絶縁膜ｆ３上に、コンタクトホール２ｃＴ、２ｃＭ、及び２ｃの内面と、配線溝２ｗＴ、２ｗＭ、及び２ｗの内面とを覆って、バリアメタルとして例えばＴａ膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
【０１３０】
次に、ＣＭＰにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第３層間絶縁膜ｆ３の上面を露出させ、コンタクトホール２ｃＴ内、２ｃＭ内、及び２ｃ内と、配線溝２ｗＴ内、２ｗＭ内、及び２ｗ内に、第２コンタクト層２ｃＴ、２ｃＭ、及び２ｃと、第２配線層２ｗＴ、２ｗＭ、及び２ｗとを残す。
【０１３１】
なお、デュアルダマシン工程では、コンタクト層とその上の配線層とが同時に形成されるが、説明を容易にするため、クラック防御リングの形成部材としては、これらのコンタクト層と配線層とを、別の金属層として扱うこととする。例えば、デュアルダマシンで同時形成されたコンタクト層と配線層とに対し、「コンタクト層上に配線層が積層された」というような表現をする場合もある。
【０１３２】
以後、第３層間絶縁膜ｆ３に第２コンタクト層及び第２配線層を形成した工程と同様な工程を繰り返して、第４〜第６層間絶縁膜ｆ４〜ｆ６に、それぞれ、第３コンタクト層３ｃ等及び第３配線層３ｗ等〜第５コンタクト層５ｃ等及び第５配線層５ｗ等を形成する。
【０１３３】
そして、さらに、（図９Ｄ、図９Ｅを参照して説明するように）上層の層間絶縁膜ｆ７〜ｆ１０に、同様にしてデュアルダマシン工程で、それぞれ、第６コンタクト層６ｃ等及び第６配線層６ｗ等〜第９コンタクト層９ｃ等及び第９配線層９ｗ等が形成される。ただし、コンタクト層の幅と高さ、及び配線層の高さが、下層と異なる。
【０１３４】
図９Ｄを参照する。第７層間絶縁膜ｆ７中の第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗは、例えば、以下のように形成される。
【０１３５】
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化炭化シリコン膜（厚さ９２０ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）、及び酸化シリコン膜（厚さ１０ｎｍ程度）を堆積する。酸化シリコン膜上に、第６コンタクト層６ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
【０１３６】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の酸化シリコン膜が露出するまでエッチバックした後、第６配線層６ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝６ｗ等が形成される。
【０１３７】
この後、レジストパターンが除去され、さらに、酸化シリコン膜及び窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール６ｃ等の底に下層の第５配線層５ｗ等が露出する。第６コンタクト層６ｃ等及び第６配線層６ｗ等の形成された第７層間絶縁膜ｆ７として、炭化シリコン膜、酸化炭化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１３８】
第７層間絶縁膜ｆ７の上面からの配線溝６ｗＴ、６ｗＭ、及び６ｗの深さは、例えば、酸化炭化シリコン膜及びＴＥＯＳによる酸化シリコン膜の厚さの半分程度であり、０．５μｍ程度である。これに対応して、コンタクトホール６ｃＴ、６ｃＭ、及び６ｃの高さは、例えば０．５μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第６コンタクト層６ｃＭ及び６ｃの幅は、それぞれ、例えば０．２４μｍ程度である。
【０１３９】
そして、銅めっきとＣＭＰにより、第７層間絶縁膜ｆ７のコンタクトホール内と配線溝内に、第６コンタクト層６ｃＴ、６ｃＭ、及び６ｃと、第６配線層６ｗＴ、６ｗＭ、及び６ｗとを形成する。
【０１４０】
その後、第７層間絶縁膜ｆ７に第６コンタクト層６ｃＴ、６ｃＭ、６ｃ及び第６配線層６ｗＴ、６ｗＭ、６ｗを形成した工程と同様な工程を繰り返して、第８層間絶縁膜ｆ８に第７コンタクト層７ｃ等及び第７配線層７ｗ等を形成する。
【０１４１】
図９Ｅを参照する。第９層間絶縁膜ｆ９中の第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗは、例えば、以下のように形成される。
【０１４２】
炭化シリコン膜（厚さ７０ｎｍ程度）、酸化シリコン膜（厚さ１５００ｎｍ程度）、ＴＥＯＳによる酸化シリコン膜（厚さ３０ｎｍ程度）、窒化シリコン膜（厚さ５０ｎｍ程度）を堆積する。窒化シリコン膜上に、第８コンタクト層８ｃ等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜をエッチングする。
【０１４３】
このレジストパターンを除去した後、レジスト（トリレベル）を塗布する。そして、レジスト（トリレベル）を、その下の窒化シリコン膜が露出するまでエッチバックした後、第８配線層８ｗ等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、ＴＥＯＳによる酸化シリコン膜、及びその下の酸化シリコン膜の一部厚さをエッチングして、配線溝８ｗ等が形成される。
【０１４４】
この後、レジストパターンが除去され、さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール８ｃ等の底に第７配線層７ｗ等が露出する。第８コンタクト層８ｃ等及び第８配線層８ｗ等の形成された第９層間絶縁膜ｆ９として、炭化シリコン膜、酸化シリコン膜、及びＴＥＯＳによる酸化シリコン膜の積層部分が残る。
【０１４５】
第９層間絶縁膜ｆ９の上面からの配線溝８ｗＴ、８ｗＭ、及び８ｗの深さは、例えば、炭化シリコン膜及び酸化シリコン膜の厚さの半分程度であり、０．８μｍ程度である。これに対応して、コンタクトホール８ｃＴ、８ｃＭ、及び８ｃの高さは、例えば０．８μｍ程度である。耐湿リング１０４及びクラック防御リング１０５の第８コンタクト層８ｃＭ及び８ｃの幅は、それぞれ、例えば０．３８μｍ程度である。
【０１４６】
そして、銅めっきとＣＭＰにより、第９層間絶縁膜ｆ９のコンタクトホール内と配線溝内に、第８コンタクト層８ｃＴ、８ｃＭ、及び８ｃと、第８配線層８ｗＴ、８ｗＭ、及び８ｗとを形成する。
【０１４７】
その後、第９層間絶縁膜ｆ９に第８コンタクト層８ｃＴ、８ｃＭ、８ｃ及び第８配線層８ｗＴ、８ｗＭ、８ｗを形成した工程と同様な工程を繰り返して、第１０層間絶縁膜ｆ１０に第９コンタクト層９ｃ等及び第９配線層９ｗ等を形成する。
【０１４８】
図９Ｆを参照する。まず、第９配線層９ｗＴ、９ｗＭ、及び９ｗを覆って第１０層間絶縁膜ｆ１０上に、第１１層間絶縁膜ｆ１１を形成する。第１１層間絶縁膜ｆ１１は、例えば以下のようにして形成される。第１０層間絶縁膜ｆ１０上にＣＶＤで炭化シリコン膜を厚さ７０ｎｍ程度堆積し、この炭化シリコン膜上にＣＶＤで酸化シリコン膜を厚さ１２００ｎｍ程度堆積する。そして、この酸化シリコン膜の上面を厚さ３００ｎｍ〜４００ｎｍ程度ＣＭＰで研磨し、平坦化する。このようにして、例えば厚さ１μｍ程度の第１１層間絶縁膜ｆ１１が形成される。
【０１４９】
次に、フォトリソグラフィ及びエッチングにより、第１１層間絶縁膜ｆ１１に、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０コンタクト層を埋め込むコンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。耐湿リング１０４及びクラック防御リング１０５の第１０コンタクト層１０ｃＭ及び１０ｃの幅は、それぞれ、例えば０．４８μｍ程度である。
【０１５０】
そして、Ｔｉ膜等のバリアメタル膜及びＷ膜の堆積とＣＭＰにより、コンタクトホール１０ｃＴ、１０ｃＭ、及び１０ｃ内に、第１０コンタクト層１０ｃＴ、１０ｃＭ、及び１０ｃを形成する。
【０１５１】
図９Ｇを参照する。アルミニウム配線材料を例えば厚さ１１００ｎｍ程度堆積し、これをパターニングして、最上層の金属層として、配線、耐湿リング１０４、及びクラック防御リング１０５の第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを形成する。
【０１５２】
クラック防御リング１０５の第１０配線層１０ｗは、半導体チップ領域１０２側の側面が、その下方に配置された銅による第９配線層９ｗ等の半導体チップ領域１０２側の側面よりも、半導体チップ領域１０２側に配置される。つまり、第１０配線層１０ｗは、その下方の第９配線層９ｗ等に対して、半導体チップ領域１０２側に庇状に突き出した形状で形成される。
【０１５３】
図９Ｈを参照する。第１０配線層１０ｗＴ、１０ｗＭ、及び１０ｗを覆って、第１１層間絶縁膜ｆ１１上に、カバー絶縁膜ｆ１２を形成する。カバー絶縁膜ｆ１２は、例えば、第１１層間絶縁膜ｆ１１上にＣＶＤで酸化シリコン膜を厚さ１４００ｎｍ程度堆積し、この酸化シリコン膜上にＣＶＤで窒化シリコンを厚さ５００ｎｍ程度堆積して形成される。
【０１５４】
次に、カバー絶縁膜ｆ１２に、フォトリソグラフィ及びエッチングにより、コンタクト窓２３Ｔ及びクラック防御窓２３を形成する。さらに、必要に応じて、カバー絶縁膜ｆ１２上に、ポリイミド等の絶縁膜２４が形成される。
【０１５５】
第５実施例のクラック防御窓２３は、配線層１０ｗに重なる部分で配線層１０ｗを露出し、配線層１０ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄで、底がクラック防御リング１０５の途中の高さに達している。図９Ｈに示す例では、掘り込み部２３ｄの底が層間絶縁膜ｆ９の上面に達している。クラック防御窓２３の全幅は、例えば１μｍ〜３μｍ程度である。クラック防御窓２３の、最上金属層１０ｗとの重なり幅は、例えば０．５μｍ程度であり、掘り込み部２３ｄの幅は、例えば１．０μｍ程度である。
【０１５６】
第５実施例では、クラック防御リング１０５の、アルミニウムによる最上金属層１０ｗを、その下方の銅による金属層９ｗ等に対し、半導体チップ領域１０２側に庇状に突き出させて形成している。これにより、エッチング時に金属層１０ｗがマスクとなり、下方の金属層９ｗ等が内部に露出しないように、掘り込み部２３ｄを形成することができる。
【０１５７】
例えば第１実施例と同様に、最上金属層１０ｗの半導体チップ領域１０２側の側面が、下方のレベルの金属層９ｗ等の側面と揃っていれば、掘り込み部２３ｄの内面に、銅による金属層９ｗ等が露出することになる。クラック防御窓２３を形成するエッチングに用いるチャンバが、銅層の加工と併用できるものであれば、銅層が露出しても特に問題はない。しかし、チャンバ内の銅汚染が望ましくない場合もある。そのような場合は、第５実施例のように、掘り込み部２３ｄ内に銅層を露出させない構造のクラック防御窓２３を形成することが好ましい。
【０１５８】
配線層１０ｗの半導体チップ領域１０２側への突き出し幅を、ある程度大きく設計しておくことにより、出来上がり時における庇状部分ＰＰの形成を確実にすることができる。以下、配線層１０ｗの半導体チップ１０２側側面の、配線層９ｗの半導体チップ側側面に対する突き出し幅設定値の見積もり例を説明する。
【０１５９】
第５実施例では、クラック防御窓２３内で、第１０配線層１０ｗより下の、第１１層間絶縁膜ｆ１１と第１０層間絶縁膜ｆ１０とがエッチングされている。つまり、第１０コンタクト層１０ｃと、第９配線層９ｗと、第９コンタクト層９ｃの側面が露出しないようにしたい。
【０１６０】
９０ｎｍテクノロジを想定し、第１０配線層１０ｗの下層コンタクト層１０ｃに対する位置ずれ許容の最大値が０．３μｍ、第１０コンタクト層１０ｃの下層配線層９ｗに対する位置ずれ許容の最大値が０．１μｍ、第９配線層９ｗの下層コンタクト層９ｃに対する位置ずれ許容の最大値が０．０６５μｍとしたとき、最上層配線層１０ｗの２層下のコンタクト層に対する最大の位置合わせばらつきは（許容位置ずれ量は）、０．３μｍ、０．１μｍ、０．０６５μｍの各々を２乗して足した和の平方根を取って、０．３３μｍと見積もられる。
【０１６１】
一方、線幅ばらつきは、第１０配線層１０ｗ及び第９配線層９ｗに対し、それぞれ最大で０．１５μｍと見積もられる。（配線層幅の１０％がばらつきの許容範囲としその片側値とした場合、）第９コンタクト層９ｃは配線層９ｗ、１０ｗより細いのでその線幅ばらつきが配線層９ｗ、１０ｗの線幅ばらつき内に収まると考えると、最大の線幅ばらつきは、０．１５μｍ、０．１５μｍの各々を２乗して足した和の平方根を取って、０．２１μｍと見積もられる。
【０１６２】
従って、庇状部分ＰＰを確実に形成するという観点からは、例えば、位置合わせばらつき０．３３μｍと線幅ばらつき０．２１μｍの各々を２乗して足した和の平方根を取って得られる０．４μｍを、突き出し幅として設定することができる。
【０１６３】
第５実施例のクラック防御リング１０５も、スクライブ領域１０３側の平滑な側面１０５ｐにより、クラック伝播時の破壊が抑制されている。また、掘り込み部２３ｄを有するクラック防御窓２３により、クラック防御リング１０５の最上金属層上でクラックを終端させられるとともに、クラック防御リング１０５を突き抜けたクラックを終端させやすい。半導体チップ領域１０２内部へのクラック侵入が抑制される。
【０１６４】
以上のようにして、第５実施例のクラック防御リング構造を備えた半導体ウエハ１０１が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
【０１６５】
次に、図１０を参照して、第６実施例のクラック防御リング構造について説明する。第６実施例は、第２実施例（図６参照）に対応し、クラック防御リング１０５が、配線の最上金属層よりも低いレベルまでの金属層を用いて形成されている。具体的には、銅配線層８ｗまでが用いられている。
【０１６６】
ただし第６実施例では、クラック防御窓２３が、クラック防御リング１０５を露出しないように形成されている。つまり、クラック防御窓２３内に銅層が露出しない構造となっている。
【０１６７】
このため、クラック防御窓２３が、クラック防御リング１０５から半導体チップ領域１０２側に離れて配置されている。クラック防御窓２３の深さは、クラック防御リング１０５の最上金属層の上面以下とすることが好ましい。クラック防御窓２３の深さは、図１０に示す例ではクラック防御リング１０５の最上金属層８ｗの上面と揃っているが、より深くてもよい。クラック防御窓２３の幅は、例えば１μｍ程度である。
【０１６８】
第６実施例のクラック防御リング構造では、クラック防御リング１０５のスクライブ領域１０３側側面１０５ｐに沿って上方に伝播したクラックが、クラック防御リング１０５の最上金属層８ｗに達すると、金属層８ｗの上面と層間絶縁膜ｆ１０との界面に沿って半導体チップ領域１０２側に導かれ、クラック防御窓２３に到達する。これにより、クラックを終端させることができる。
【０１６９】
次に、図１１を参照して、第７実施例のクラック防御リング構造について説明する。第７実施例のクラック防御リング１０５は、第６実施例のクラック防御リング１０５に、補助的金属リングとして、配線の最上金属層１０ｗＴと同じレベルのアルミニウム配線層１０ｗを付加した構造と捉えることができる。なお、第５実施例のクラック防御リング１０５から、コンタクト層１０ｃと配線層９ｗとコンタクト層９ｃとを除いた構造と捉えることもできる。
【０１７０】
第７実施例のクラック防御窓２３は、第５実施例のクラック防御窓２３と同様に、配線層１０ｗに重なる部分で配線層１０ｗを露出し、配線層１０ｗの外側（半導体チップ領域１０２側）の掘り込み部２３ｄが、配線層１０ｗより深く形成されている。掘り込み部２３ｄの深さは、図１１に示す例では、層間絶縁膜ｆ９の上面高さ、つまり、クラック防御リング１０５の銅による最上配線層８ｗの上面高さに達している。掘り込み部２３ｄは、より深くてもよい。
【０１７１】
アルミニウムによる配線層１０ｗは、銅による配線層８ｗ等に対し、半導体チップ領域１０２側に庇状に突き出している。これにより、掘り込み部２３ｄの下方には、クラック防御リング１０５を形成する金属層が配置されず、掘り込み部２３ｄの内部に銅層が露出することがない。
【０１７２】
第６実施例では、クラック防御窓２３内に銅層が露出するのを避けるため、クラック防御窓２３のスクライブ領域１０３側の側面が、クラック防御リング１０５の半導体チップ領域１０２側の側面から、半導体チップ領域１０２側に離された。
【０１７３】
第７実施例では、掘り込み部２３ｄ形成時に、アルミニウム配線層１０ｗ（補助的金属リング）が、庇部を持ったマスクとして機能する。従って、クラック防御窓２３のスクライブ領域１０３側の側面が、平面視上クラック防御リング１０５と重なって配置されていても、クラック防御リング１０５の銅層が、掘り込み部２３ｄ内に露出することを避けることができる。
【０１７４】
これにより、第６実施例よりも第７実施例の方が、クラック防御窓２３の半導体チップ領域１０２側側面から、クラック防御リング１０５のスクライブ領域１０３側側面までの幅（つまり、クラック防御リング構造の配置に要する幅）を、狭くすることが容易になる。
【０１７５】
第７実施例のクラック防御リング構造では、クラック防御リング１０５のスクライブ領域１０３側側面１０５ｐに沿って上方に伝播したクラックが、クラック防御リング１０５の、積層部分の最上金属層８ｗに達すると、金属層８ｗの上面と層間絶縁膜ｆ１０との界面に沿って半導体チップ領域１０２側に導かれ、クラック防御窓２３に到達する。これにより、クラックを終端させることができる。
【０１７６】
次に、図１２を参照して、第８実施例のクラック防御リング構造について説明する。 第８実施例は、第３実施例（図７参照）に対応する。つまり、クラック防御リング１０５Ａの側面１０５Ａｐが、上方ほど半導体チップ領域１０２側に近づくように傾斜している。第８実施例のクラック防御リング１０５Ａは、第５実施例のクラック防御リング１０５の作製方法を一部変更して、作製することができる。
【０１７７】
ただし、第８実施例のクラック防御リング１０５Ａは、中間の高さ部分で、デュアルダマシン工程で形成した金属層を含む。デュアルダマシン工程で形成するとき、コンタクト層上に形成される配線層のスクライブ領域１０３側の端は、このコンタクト層のスクライブ領域１０３側の端よりも半導体チップ領域１０２側に配置されることはない。
【０１７８】
従って、庇状部分が形成されないようにするとき、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端が揃っているのが最も好ましいこととなる。
【０１７９】
第３実施例と異なり、第８実施例は、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域１０３側の端を揃える。そして、あるデュアルダマシン工程で形成された配線層の上に、その次のデュアルダマシン工程で形成されるコンタクト層を、半導体チップ領域１０２側にずらして配置する。ずらし幅は、例えば、配線層上に形成されるこのコンタクト層の幅の半分以下とする。
【０１８０】
コンタクト層や配線層を単層でパターニングし形成する工程の部分では、第３実施例と同様に、コンタクト層上の配線層をずらして、傾斜した側面１０５Ａｐを形成することができる。なお、このような工程の部分でも、コンタクト層とこの上の配線層のスクライブ領域１０３側の端を揃えるようにすることもできる。
【０１８１】
次に、図１３を参照して、第９実施例によるクラック防御リング構造について説明する。第９実施例は、第６実施例（図１０参照）において、クラック防御リングを、第８実施例のような傾斜したものに置き換えた構造である。
【０１８２】
次に、図１４を参照して、第１０実施例によるクラック防御リング構造について説明する。第１０実施例は、第７実施例（図１１参照）において、クラック防御リングを、第８実施例のような傾斜したものに置き換えた構造である。
【０１８３】
次に、図１５を参照して、第１１実施例によるクラック防御リング構造について説明する。第１１実施例は、第４実施例（図８参照）のように、クラック防御リング構造を多重に配置したものである。例えば、図１５に示すように、第８実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置する。なお、多重のクラック防御リングは、すべてを同一構造としなくてもよい。
【０１８４】
図１６を参照して、第１１実施例のクラック防御リング構造の機能について説明する。図１６は、第１１実施例のクラック防御リング構造を備えた半導体ウエハ１０１を、ダイシングソー２０１により切断している状態の概略的な厚さ方向断面図である。
【０１８５】
図１６に示す例では、第１０実施例の構造のクラック防御リング１０５Ａ及びクラック防御窓２３を持つクラック防御リング構造を、２重に配置している。この例では、クラック防御リング１０５Ａは、積層部分を配線層９ｗまで用いて形成されており、クラック防御窓２３は、層間絶縁膜ｆ９の上面までの深さに形成されている。なお、クラック防御窓２３の深さは、必要に応じて調節することができる。半導体チップ領域１０２側とスクライブ領域１０３側のクラック防御リング構造を、それぞれの参照符合に「１」と「２」を付して区別する。
【０１８６】
図１６に示す例では、ダイシングソー２０１の近傍で発生し、層間絶縁膜ｆ６とｆ７との界面を面内方向に伝播したクラック２０２が、クラック防御リング１０５Ａ２の側面１０５Ａ２ｐに到達し、側面１０５Ａ２ｐに沿って上方に伝播する。
【０１８７】
クラック２０２は、配線層７ｗとコンタクト層８ｃとの界面（層間絶縁膜ｆ８とｆ９との界面）で、クラック防御リング１０５Ａ２を突き抜ける。クラック防御リング１０５Ａ２上のクラック防御窓２３２は、層間絶縁膜ｆ８とｆ９との界面までの深さには形成されておらず、クラック防御リング１０５Ａ２を突き抜けたクラック２０２は、半導体チップ領域１０２側に伝播し、クラック防御リング１０５Ａ１の側面１０５Ａ１ｐに到達する。
【０１８８】
側面１０５Ａ１ｐに到達したクラック２０２は、側面１０５Ａ１ｐに沿って上方に伝播し、クラック防御リング１０５の積層部分の最上金属層９ｗに到達し、金属層９ｗ上面と層間絶縁膜ｆ１１との界面に沿って半導体チップ領域１０２側に導かれた後、クラック防御窓２３１に到達して終端する。このように、クラック防御リング構造を多重に配置することにより、クラックに対する防御性をより高めることができる。
【０１８９】
以上説明したように、第１〜第１１実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。クラック防御リングとなる金属リングにおいて、互いに重なる上側金属層と下側金属層は、上側金属層の半導体チップ領域外側の側面が、下側金属層の半導体チップ領域外側の側面と揃っているか、または、下側金属層の半導体チップ領域外側の側面に対して半導体チップ領域内側に位置しているように重なっていることが好ましい。これにより、クラック防御リングの側面に沿ったクラック伝播に起因する、クラック防御リングの破壊が抑制される。
【０１９０】
クラック防御窓は、クラック防御リングより半導体チップ領域内側に配置された部分で、深さがクラック防御リングの最上金属層の上面以下であることが好ましい。例えば、第１実施例（図２Ｇ参照）のクラック防御窓２３は、クラック防御リング１０５の最上金属層５ｗを露出し、半導体チップ領域内側に配置された部分（つまり、掘り込み部２３ｄ）の深さが、最上金属層５ｗの下面以下となっている。また例えば、第６実施例（図１０参照）のクラック防御窓２３は、クラック防御リング１０５の最上金属層８ｗを露出せず、半導体チップ領域内側に配置された部分（つまり、クラック防御窓２３の全体）の深さが、最上金属層８ｗの上面以下となっている。
【０１９１】
なお、クラック防御リングは、分割された各半導体チップの縁部に残る。なお、クラックによりスクライブ領域側の層間絶縁膜が剥がれた部分があれば、半導体チップの端面に、クラック防御リングの側面が露出することとなる。
【０１９２】
なお、クラック防御リングの内側に耐湿リングが形成された実施例について説明したが、クラック防御リングに耐湿リングを兼ねさせることにより、クラック防御リングの内側の耐湿リングを省くことも可能と考えられる。
【０１９３】
なお、クラック防御リングの他に、耐湿リングを形成する場合、実施例で説明した構造の耐湿リングに限らず、公知の他の構造のものを適宜形成することができる。
【０１９４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１９５】
以上説明した第１〜第１１の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を囲む第１金属リングと、
前記半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、
前記絶縁膜に形成された溝と
を有し、
前記第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、
前記溝の底面は、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下である、半導体装置
（付記２）
前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する付記１に記載の半導体装置。
（付記３）
前記溝の底面は、前記第１部分で、前記最上層に位置する金属層の下面以下である付記１または２に記載の半導体装置。
（付記４）
前記第１金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない付記１〜３のいずれか１つに記載の半導体装置。
（付記５）
前記第１金属リングにおいて、前記最上層に位置する金属層の内側の側面が、前記最上層に位置する金属層より下側に位置する金属層の内側の側面よりも、内側に配置されている付記１〜４のいずれか１つに記載の半導体装置。
（付記６）
前記第１金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成されている付記４または５に記載の半導体装置。
（付記７）
前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第２金属リングを有する付記１に記載の半導体装置。
（付記８）
前記第２金属リングを形成する金属層は前記溝の内面に露出し、前記第１金属リングを形成する金属層は前記溝の内面に露出しない付記７に記載の半導体装置。
（付記９）
前記第２金属リングを形成する金属層の内側の側面が、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置されている付記７または８に記載の半導体装置。
（付記１０）
前記第１金属リングを形成する金属層は、銅を含む材料で形成されている付記８または９に記載の半導体装置。
（付記１１）
さらに、前記半導体素子に電気的に接続され、複数の金属層の積層で形成された配線を有し、
前記第１金属リングは、前記配線の最上層に位置する金属層よりも低い層の金属層までの積層で形成されている付記１〜３、７〜１０のいずれか１つに記載の半導体装置。
（付記１２）
前記第１金属リングの外側の側面が、全体として、前記半導体基板の表面に対して垂直に形成されている付記１〜１１のいずれか１つに記載の半導体装置。
（付記１３）
前記第１金属リングの外側の側面が、全体として、上方ほど内側に傾斜している付記１〜１１のいずれか１つに記載の半導体装置。
（付記１４）
さらに、前記第１金属リングを囲む第３金属リングを有し、
前記第３金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している付記１〜１３のいずれか１つに記載の半導体装置。
（付記１５）
半導体基板に半導体素子を形成する工程と、
絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と、
前記絶縁膜に溝を形成する工程と
を有し、
前記第１金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、
前記溝を形成する工程は、前記溝の底面を、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。
（付記１６）
前記第１金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１金属リングの前記最上層に位置する金属層より下側に位置する金属層は、銅を含む材料で形成される付記１６に記載の半導体装置の製造方法。
（付記１８）
前記絶縁膜中に配置された金属層を積層する工程において、
前記第１金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第１金属リングを形成し、
さらに、前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第１金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第２金属リングを形成し、
前記第２金属リングの形成は、前記第２金属リングを形成する金属層の内側の側面を、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を、前記第２金属リングを形成する金属層と重なるように配置し、前記第２金属リングを形成する金属層をエッチングのマスクとし、前記第２金属リングを形成する金属層は前記溝の内面に露出させ、前記第１金属リングを形成する金属層は前記溝の内面に露出させない付記１５に記載の半導体装置の製造方法。
（付記１９）
前記第１金属リングを形成する金属層は、銅を含む材料で形成される付記１８に記載の半導体装置の製造方法。
（付記２０）
前記溝を形成する工程は、前記配線の最上層に位置する金属層を露出する窓を形成すると同時に、前記溝を形成する付記１５〜１９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１９６】
１０１ 半導体ウエハ
１０２ 半導体チップ領域
１０３ スクライブ領域
１０３ｃ スクライブセンター
１０４ 耐湿リング
１０５、１０５Ａ、１０５Ａ１、１０５Ａ２ クラック防御リング
１０５ｐ、１０５Ａｐ （クラック防御リングのスクライブ領域側の）側面
２１ 半導体基板
２２ クラック防御絶縁膜
２２Ｔ 素子分離絶縁膜
２３ クラック防御窓
２３ｄ （クラック防御窓の）掘り込み部
２３Ｔ コンタクト窓
ｆ１〜ｆ１２、２４ 絶縁膜
１ｃＴ〜１０ｃＴ、１ｃＭ〜１０ｃＭ、１ｃ〜１０ｃ コンタクト層
１ｗＴ〜１０ｗＴ、１ｗＭ〜１０ｗＭ、１ｗ〜１０ｗ 配線層
ＴＲ トランジスタ
ＲＰ１〜ＲＰ６ レジストパターン
ＯＰ、ＯＰＴ 開口
ＩＦ 積層絶縁膜
ＰＰ 庇状部分
２０１ ダイシングソー
２０２ クラック
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を囲む第１金属リングと、
前記半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、
前記絶縁膜に形成された溝と
を有し、
前記第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、
前記溝の底面は、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下である、半導体装置。
【請求項２】
前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する請求項１に記載の半導体装置。
【請求項３】
前記溝の底面は、前記第１部分で、前記最上層に位置する金属層の下面以下である請求項１または２に記載の半導体装置。
【請求項４】
前記第１金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第２金属リングを有する請求項１に記載の半導体装置。
【請求項６】
前記第２金属リングを形成する金属層は前記溝の内面に露出し、前記第１金属リングを形成する金属層は前記溝の内面に露出しない請求項５に記載の半導体装置。
【請求項７】
前記第１金属リングの外側の側面が、全体として、上方ほど内側に傾斜している請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
さらに、前記第１金属リングを囲む第３金属リングを有し、
前記第３金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板に半導体素子を形成する工程と、
絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と、
前記絶縁膜に溝を形成する工程と
を有し、
前記第１金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、
前記溝を形成する工程は、前記溝の底面を、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。
【請求項１０】
前記第１金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜中に配置された金属層を積層する工程において、
前記第１金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第１金属リングを形成し、
さらに、前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第１金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第２金属リングを形成し、
前記第２金属リングの形成は、前記第２金属リングを形成する金属層の内側の側面を、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を、前記第２金属リングを形成する金属層と重なるように配置し、前記第２金属リングを形成する金属層をエッチングのマスクとし、前記第２金属リングを形成する金属層は前記溝の内面に露出させ、前記第１金属リングを形成する金属層は前記溝の内面に露出させない請求項９に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成された半導体素子と、
前記半導体素子を囲む第１金属リングと、
前記半導体素子を覆って形成され、内部に前記第１金属リングが配置された絶縁膜と、
前記絶縁膜に形成された溝と
を有し、
前記第１金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置しており、
前記溝の底面は、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下である、半導体装置。
【請求項２】
前記溝は、前記最上層に位置する金属層と重なりを持ち、前記最上層に位置する金属層の上面を露出する請求項１に記載の半導体装置。
【請求項３】
前記溝の底面は、前記第１部分で、前記最上層に位置する金属層の下面以下である請求項１または２に記載の半導体装置。
【請求項４】
前記第１金属リングを形成する前記複数の金属層のうち、前記最上層に位置する金属層は前記溝の内面に露出し、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出しない請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、さらに、金属層で形成され前記半導体素子を囲む第２金属リングを有する請求項１に記載の半導体装置。
【請求項６】
前記第２金属リングを形成する金属層は前記溝の内面に露出し、前記第１金属リングを形成する金属層は前記溝の内面に露出しない請求項５に記載の半導体装置。
【請求項７】
前記第１金属リングの外側の側面が、全体として、上方ほど内側に傾斜している請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
さらに、前記第１金属リングを囲む第３金属リングを有し、
前記第３金属リングは、複数の金属層が積層されて形成され、各々の金属層の外側の側面が一致しているか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置している請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
半導体基板に半導体素子を形成する工程と、
絶縁膜中に配置された金属層を積層する工程であって、前記半導体素子に電気的に接続する配線用の金属層を積層して配線を形成するとともに、前記半導体素子を囲む金属層を積層して第１金属リングを形成する工程と、
前記絶縁膜に溝を形成する工程と
を有し、
前記第１金属リングの形成は、各々の金属層の外側の側面が一致するか、または、下側に位置する金属層の外側の側面よりも上側に位置する金属層の外側の側面が内側に位置するように、金属層を積層し、
前記溝を形成する工程は、前記溝の底面を、前記第１金属リングより内側に配置された第１部分で、前記第１金属リングの最上層に位置する金属層の上面以下となるように形成する、半導体装置の製造方法。
【請求項１０】
前記第１金属リングの形成は、前記最上層に位置する金属層の内側の側面を、前記最上層に位置する金属層より下側に位置する金属層の前記内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を前記最上層に位置する金属層と重なるように配置し、前記最上層に位置する金属層をエッチングのマスクとし、前記最上層に位置する金属層は前記溝の内面に露出させ、前記最上層に位置する金属層より下側に位置する金属層は前記溝の内面に露出させない請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜中に配置された金属層を積層する工程において、
前記第１金属リングの形成は、前記配線の最上層に位置する金属層よりも低い層の金属層までを用いて前記第１金属リングを形成し、
さらに、前記第１金属リングの前記最上層に位置する金属層の上方に、絶縁膜を挟み、前記第１金属リングに用いたよりも高い層の金属層を用いて、前記半導体素子を囲む第２金属リングを形成し、
前記第２金属リングの形成は、前記第２金属リングを形成する金属層の内側の側面を、前記第１金属リングを形成する金属層の内側の側面よりも、内側に配置し、
前記溝を形成する工程は、前記溝を、前記第２金属リングを形成する金属層と重なるように配置し、前記第２金属リングを形成する金属層をエッチングのマスクとし、前記第２金属リングを形成する金属層は前記溝の内面に露出させ、前記第１金属リングを形成する金属層は前記溝の内面に露出させない請求項９に記載の半導体装置の製造方法。
【図１】
【図２−１】
【図２−２】
【図２−３】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９−１】
【図９−２】
【図９−３】
【図９−４】
【図９−５】
【図９−６】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２−１】
【図２−２】
【図２−３】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９−１】
【図９−２】
【図９−３】
【図９−４】
【図９−５】
【図９−６】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−１６５４０（Ｐ２０１３−１６５４０Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１１−１４６２８４（Ｐ２０１１−１４６２８４）
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]