【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】アライメントマーク終端部への応力集中により基板にクラックが発生することを軽減する。
【解決手段】基板の第１の主面に、第１の主面に対向して見た場合に、環状の第１の溝及び終端部を有さない形状の第２の溝を形成する。第１及び第２の溝を埋め込むように絶縁膜を形成した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、基板を厚さ方向に貫通する貫通電極を形成する。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】信頼性の高いコンタクト構造を提供する。
【解決手段】電子装置は第１の絶縁膜と、前記第１の絶縁膜の表面に形成された配線溝と、Ｃｕよりなり前記配線溝を充填する配線パタ―ンと、前記配線パタ―ンの表面に形成され、Ｃｕよりも大きな弾性率を有する金属膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、Ｃｕよりなり、前記第２の絶縁膜中に形成され、前記金属膜とコンタクトするビアプラグと、を備える。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】互いに電気的に接続された薄膜トランジスタの第２電極と配線層との間の電食の発生を防止して、安定した電気特性を得ることできる表示装置およびその製造方法、並びに電子機器を提供する。
【解決手段】薄膜トランジスタおよび配線層を備え、前記薄膜トランジスタは、制御電極
と、前記制御電極と対向する半導体層と、前記半導体層に電気的に接続され、光透過性材
料からなる第１電極と、前記光透過性材料よりも低抵抗の金属膜を含むと共に、前記半導
体層および前記配線層にそれぞれ電気的に接続された第２電極とを備え、前記金属膜の構
成材料と前記配線層の少なくとも一部を構成する導電材料とのイオン化傾向の差は、前記
光透過性材料と前記導電材料とのイオン化傾向の差よりも小さい表示装置。 （もっと読む）

【課題】 より一層、製品の歩留まりを向上させることのできる半導体装置の製造方法を提供する。
【解決手段】 本開示の半導体装置の製造方法では、まず、第１半導体部及び第２半導体部を貼り合わせた半導体部材の一方の面上に形成された絶縁膜３０上に、所定の薬液で処理された際に該所定の薬液が絶縁膜に浸透しないような耐性を有するストッパー膜３１を形成する。次いで、半導体部材のストッパー膜３１側に、第１半導体部及び第２半導体部を電気的に接続するためのＣｕ配線接合部３４を形成する。次いで、Ｃｕ配線接合部３４上にＣｕ拡散防止膜３４を形成する。次いで、Ｃｕ配線接合部３４の形成領域以外の領域のＣｕ拡散防止膜３３を除去して該領域に存在する不要なＣｕ部２１０，２１１を露出させる。そして、所定の薬液を用いて、不要なＣｕ部２１０，２１１を除去する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】異なる深さに位置する導電層を露出させた接続孔を有する半導体装置において、浅い導電層の過剰なエッチングを防止し、半導体装置の歩留まりの向上を図る。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】電気めっき装置のハードウェアトラブルを低減しながら、銅めっき膜の均一性を保つ。
【解決手段】自動分析器１４は、電極１６，１７間に印加されている電圧を検出し、その電圧値が設定電圧範囲内であるか否かを判断する。検出した電圧値が、設定電圧範囲の下限値よりも低い場合、自動分析器１４は、検出した電圧値に基づいて、基本液の不足量を算出し、バルブ１１を制御して不足分の基本液を補充した後、めっき液タンク６内のめっき液が規定量を保つようにバルブ１３の動作制御を行い、めっき液を廃液する。また、検出した電圧値が設定電圧範囲の上限値よりも高い場合、検出した電圧値に基づいて基本液の超過量を算出し、バルブ１２を制御して基本液の濃度が規定範囲内となるように純水をめっき液タンク６に補充してめっき液を薄めた後、バルブ１３を制御して規定量を保つようめっき液を廃液する。 （もっと読む）

【課題】微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】溝部１２を除いた基体１１の一面１１ａ、即ち溝部１２の頂面にエッチングカバー層１４を形成する。エッチングカバー層１４は、例えば、Ｔａ，Ｔｉまたはこれらを含む合金から構成される。エッチングカバー層１４の形成は、例えば、スパッタリング法を用いることが好ましい。 （もっと読む）

【課題】ヒューズ開口部からの水分侵入による電特異常及び配線腐食を防止する半導体装置を提供する。
【解決手段】ヒューズ配線４の下方には凸領域となるＴＥＯＳ膜１４の下敷きがあり、ヒューズ配線４はＴＥＯＳ膜１４を跨ぐように設けられ、ヒューズ配線４の上方にはＴＥＯＳ膜１４よりも小さい領域のヒューズ開口部１３が設けられる。さらに、ＴＥＯＳ膜１４の無い領域にてヒューズ配線１４の両端に設けられたヒューズ端子１５には第１金属配線７が電気的に接続されている。 （もっと読む）

【課題】堆積物が有機物を含んでいる場合であっても、効率的に堆積物を除去することのできる堆積物の除去方法を提供する。
【解決手段】基板上にエッチングによって形成されたパターンの表面に堆積した堆積物を除去する堆積物除去方法であって、基板を、フッ化水素ガスを含む雰囲気に晒す第１処理工程と、第１処理工程の後に、基板を加熱しながら酸素プラズマに晒す酸素プラズマ処理工程と、酸素プラズマ処理工程の後に、基板を、フッ化水素ガスを含む雰囲気に晒す第２処理工程と、を具備している。 （もっと読む）

【課題】 実施形態は、層間配線抵抗が低減した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 実施形態の半導体装置は、基板と、前記基板上に第１の触媒金属膜と、前記第１の触媒金属膜上にグラフェンと、前記グラフェン上に層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、前記コンタクトホール底部に前記グラフェンと電気的に導通する導電膜と、導電膜上に水素、窒素、アンモニアと希ガスの中から選ばれる１種以上のガスのプラズマで処理した第２の触媒金属膜と、前記第２の触媒金属膜上にカーボンナノチューブとを備えることを特徴とする。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】煩雑な工程を経ることなく、マイクロスリットの発生による断線が生じ難い、銅配線を含む半導体装置の製造方法を提供すること。
【解決手段】基板上の凹部を有する層間絶縁膜上にバリア膜を介して凹部を埋めるように銅膜を形成した構造体を準備する工程と、構造体の銅膜をバリア膜との界面まで化学機械研磨により除去し、凹部内にＣｕ配線を形成する工程と、Ｃｕ配線をエッチングしてその表面を層間絶縁膜表面よりも後退させる工程と、バリア膜を化学機械研磨により除去する工程とを有し、Ｃｕ配線の表面を層間絶縁膜表面よりも後退させる際に、構造体を真空状態の有機化合物雰囲気に配置し、構造体の銅配線表面を含む面に酸素ガスクラスターイオンビームを照射し、その中の酸素ガスクラスターイオンにより、銅配線の表面の銅を酸化させて酸化銅とするとともに、酸化銅と有機化合物を反応させて銅配線を異方的にエッチングする。 （もっと読む）

【課題】Ｌｏｗ−ｋ膜を層間絶縁膜として用いた半導体装置であっても、ダイシング時に発生するクラックがシールリング部へ伝播するのを抑制し、半導体装置の信頼性を向上する技術を提供する。
【解決手段】ダイシング領域側の各層にダミービア１２５，１３５，１４５，１５５，１６５を形成する。ダミービア１２５，１３５，１４５，１５５，１６５は上面からみて、縦横に等間隔に配置、あるいは千鳥配置されるように形成する。ダイシング時にクラックが発生しても、ダミービア１２５，１３５，１４５，１５５，１６５によって、クラックがシールリング部１９０にまで伝播するのを抑制することができる。その結果、回路形成領域の吸湿耐性を向上させ、信頼性の劣化を防止することができる。 （もっと読む）

【課題】貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが起き難くすること。
【解決手段】半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成すること。 （もっと読む）