【課題】新規な半導体装置の製造方法を提供する。
【解決手段】ＳｉＮ層にＰおよびＯを注入する工程と、前記ＳｉＮ層に注入されたＰおよびＯをＨ₂Ｏと反応させ、前記ＳｉＮ層をエッチングする工程とを有する方法により、半導体装置を製造する。特に、半導体装置を形成するにあたり、狭スペースで高アスペクト比の溝サイドウォールを形成する工程や、埋め込み型ビット線を形成する工程に、上記のようにＳｉＮ層をエッチングすることができる。 （もっと読む）

【課題】Ｓｉピラーの上部の面積を十分に確保でき、さらなるシュリンク（小型化）に対応できる半導体装置を提供する。
【解決手段】半導体基板１上に配置された複数の半導体ピラー部２と、半導体基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３と、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられた第１配線用凹部４と、半導体ピラー部２の第１配線用凹部４の内壁に設けられた第１絶縁膜と、第１配線用凹部４内に埋設された配線層６とを備える半導体装置とする。 （もっと読む）

【課題】半導体装置において、多層配線構造におけるライン間容量を低減しながら、多層配線構造の機械的強度の低下を抑制する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板の上に配された多層配線構造とを備え、前記多層配線構造は、第１の導電ラインと、前記第１の導電ラインを覆う絶縁膜と、前記半導体基板の表面に垂直な方向から透視した場合に前記第１の導電ラインと交差するように前記絶縁膜の上に配された第２の導電ラインとを含み、前記絶縁膜は、前記第１の導電ラインと前記第２の導電ラインとの交差する領域にギャップを有し、前記ギャップにおける前記第２の導電ラインに沿った方向の幅は、前記第１の導電ラインの幅以下である。 （もっと読む）

【課題】コンタクトエッチングの加工精度を上げて、精度良くコンタクトホールが形成されたＴＦＴ基板及び、そのＴＦＴ基板を工程が煩雑にならずに製造コストが抑制可能なＴＦＴ基板の製造方法を提供する。
【解決手段】厚膜レジスト部２１と厚膜レジスト部よりも厚みの薄い薄膜レジスト部２２と、開口部２３とからなる膜厚差を有するパターンのレジスト層２０を設け、レジスト層２０の開口部の絶縁膜のエッチングと、レジスト層２０の薄膜レジスト部２２の除去と、薄膜レジスト部２２の下層の絶縁膜のエッチングとを同じエッチング工程で行うことにより、ゲートコンタクトホール８及びシリコンコンタクトホール９を共に形成してＴＦＴ基板１を製造した。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実
にした半導体装置を提供するものである。
【解決手段】本発明における半導体装置において、半導体層上の絶縁膜およびゲイト電極
上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された第２の層間
絶縁膜と、前記第２の層間絶縁膜、前記第１の層間絶縁膜、および前記絶縁膜に設けられ
たコンタクトホールとを有する。前記第１の絶縁層の膜厚は、前記積層の絶縁膜の合計膜
厚の１／３以下に形成する。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】貫通配線が断線しにくい信頼性の高い半導体装置１および半導体装置１の製造方法を提供する。
【解決手段】第１の主面１０Ａと第２の主面１０Ｂとを貫通する基板貫通孔１０Ｈが形成された半導体基板と、第１の主面１０Ａから離れるにしたがい開口が段階的に小さくなる層間膜貫通孔１３Ｈが形成された層間絶縁膜１３とデバイス１１と接続された再配線層１４とを有する多層配線層１５と、再配線層１４と接続され層間膜貫通孔１３Ｈの開口部を覆う電極パッド１６と、電極パッド１６から層間膜貫通孔１３Ｈの側壁および基板貫通孔１０Ｈの側壁を介して第２の主面１０Ｂ側まで配設された貫通配線１９と、第２の主面１０Ｂ側の貫通配線１９上に配設されたバンプ２１と、を具備する。 （もっと読む）

【課題】配線間容量の低い半導体装置を安定的に形成する。
【解決手段】配線１間に、仕切層５ａで仕切られた複数の空洞の溝２を形成し、その後、それらの溝２を覆うように、配線１及び仕切層５ａの上側に絶縁膜を形成する。配線１間に仕切層５ａを設けることにより、絶縁膜形成に用いる絶縁膜原料３ａの溝２内への進入が抑えられ、溝２内の絶縁膜形成が抑えられるようになる。それにより、配線１間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。 （もっと読む）

【課題】ゲート配線に達するコンタクトホールを確実に形成し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８を形成する工程と、第１応力膜とエッチング特性が異なる絶縁膜４０を形成する工程と、第１領域２を覆う第１マスク６０を用いて、第２領域内の絶縁膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の絶縁膜をサイドエッチングする工程と、第１マスクを用いて第２領域内の第１応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第２応力膜を形成する工程と、第２領域を覆い、第１領域側の端面が絶縁膜上に位置する第２マスクを用いて、第２応力膜の一部が第１応力膜の一部及び絶縁膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】複数の絶縁膜を有する積層膜を形成する場合のスループットの向上等を実現し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、少なくともトリメチルシリルアセチレンを原料ガスとして用いて、組成の異なる複数の絶縁膜３４、３６、３８、４０を有する積層膜及び組成の異なる複数の絶縁膜５６，５８，６０，６２を有する積層膜６４を、同一の反応室内において大気開放することなく連続的に形成する工程を有している。 （もっと読む）

【課題】層間絶縁膜を貫通するように形成した下部電極の外壁を露出する際、湿式エッチングに用いる薬液が下部電極の下層に浸透し、浸透した薬液により半導体装置がダメージを受けやすいという課題があった。
【解決手段】層間絶縁膜２上に、湿式エッチングに耐性を備えたエッチング防止膜５、第一の絶縁膜６、該第一の絶縁膜６より前記湿式エッチングの速度が大きい第二の絶縁膜７をこの順で設ける成膜工程と、エッチング防止膜５、第一の絶縁膜６および第二の絶縁膜７を貫通する開口部８を形成する開口工程と、開口部８にキャパシタの下部電極１０を設ける下部電極形成工程と、第二の絶縁膜７を前記湿式エッチングで除去し下部電極１０を露出する除去工程とを有することを特徴とする。 （もっと読む）

【課題】本発明は、信頼性の高い半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第３絶縁体層を形成する工程と、第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】選択的にエッチングできるエッチング液を用いて、半透過半反射型電極基板の製造工程を簡略化し、煩雑な繰り返し作業を回避することによって時間的なロスを発生しない工程とし、半透過半反射型電極基板を効率的に提供することである。
【解決手段】少なくとも酸化インジウムからなる金属酸化物層１２と、少なくともＡｌまたはＡｇからなる無機化合物層１４と、をこの順で積層した半透過半反射型電極基板を製造する方法であって、前記無機化合物層１４を燐酸、硝酸、酢酸からなるエッチング液λでエッチングする工程と、前記金属酸化物層１２を蓚酸を含むエッチング液σでエッチングする工程によって半透過半反射型電極基板を製造する。 （もっと読む）

【課題】本発明は多層配線構造を有する半導体装置の製造方法に関し、高い集積度が要求される場合に優れた歩留まりと高い信頼性とを確保することを目的とする。
【解決手段】トランジスタのソースドレイン領域の上層にシリコン酸化膜７を形成する。一端面がソースドレイン領域６に導通し、他端面がシリコン酸化膜７の表面に露出するように、シリコン酸化膜７の内部に導電性のパッド１０を設ける。シリコン酸化膜７およびパッド１０の上層にシリコン酸化膜１１を形成する。一端面がパッド１０に接触し、他端面が配線層１４と導通するようにシリコン酸化膜１１の内部にプラグとして機能する導電層を設ける。シリコン酸化膜７の表面と、パッド１０の他端面は平滑な同一平面を形成する。プラグとして機能する導電層は、パッド１０に比して小さく、かつ、パッド１０の中央部近傍に接触するように形成する。 （もっと読む）

【課題】
金とニッケルとが共存する材料の１液でのエッチングを可能にし、さらに金およびニッケルのエッチングレートを制御できるエッチング方法およびエッチング液を提供する。
【解決手段】
ヨウ素系エッチング液において、無機酸または常温で固体の有機酸、および／または有機溶剤を加えて、各成分の配合比を調節したエッチング液とし、金および／またはニッケルをエッチングする。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】 下部電極とビア配線とのコンタクト抵抗の増大を抑制可能な、容量素子を有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０１上に形成され下部電極１１０と誘電体膜１２０と上部電極１３０とを有する容量素子を含む。容量素子の下部電極１１０は、例えばＴｉ膜である金属膜１１１と、金属膜１１１上に形成されたＴｉＮ膜１１３とを有する。半導体装置は更に、容量素子を覆う絶縁膜１４２と、絶縁膜１４２を貫通して下部電極１１０のＴｉＮ膜１１３と接触するビア配線１５０とを含む。ＴｉＮ膜１１３は好ましくは３０ｎｍ未満の厚さを有する。Ｔｉ膜１１１の表面の少なくとも一部には、ビア配線１５０とＴｉ膜１１１との間に介在するよう、Ｔｉ膜１１１の窒化処理による窒化層１１２が形成されている。 （もっと読む）

【課題】素子分離部に対するウエルコンタクトホールの位置合わせ精度を向上する。
【解決手段】半導体基板にウエル領域２を形成する第１の工程と、前記半導体基板に、第１のアライメントマークと、前記ウエル領域２にアクティブ領域を分離する素子分離部７とを形成する第２の工程と、前記半導体基板の上に、第２のアライメントマークと、ＭＯＳトランジスタのゲート電極９とを形成する第３の工程と、前記ゲート電極９とともにソース電極又はドレイン電極となるべき半導体領域を形成する第４の工程と、前記半導体基板及び前記ゲート電極９の上に絶縁膜１４を形成する第５の工程と、前記第１のアライメントマークを基準として決められた位置に、ウエルコンタクトホールを形成する第６の工程と、前記第２のアライメントマークを基準として決められた位置に、前記絶縁膜１４を貫通するコンタクトホールを形成する第７の工程とを備える。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）