【課題】平坦化工程を行っても、金属汚染を防止することのできるマルチゲート型電界効果トランジスタおよびその製造方法を提供することを可能にする。
【解決手段】基板２上に並列するように設けられた第１導電型の複数の半導体層６と、複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域６０ａ、６０ｂと、複数の半導体層のそれぞれに、ソース領域とドレイン領域との間に設けられるチャネル領域と、チャネル領域のそれぞれの上面に設けられた保護膜８と、チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜９と、チャネル領域のそれぞれの両側面にゲート絶縁膜を挟むように設けられるとともにチャネル領域のそれぞれの上面に保護膜を挟むように設けられた金属元素を含む複数のゲート電極１０と、複数のゲート電極のそれぞれの側面を覆うように基板上に設けられた層間絶縁膜２０と、複数のゲート電極のそれぞれの上面を共通に接続する接続部２３と、接続部に接続されたゲート配線２４と、を備えている。 （もっと読む）

【課題】狭いゲート電極間であっても隣接するコンタクト間で短絡することなくコンタクトホールを形成する。
【解決手段】層間絶縁膜を形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。これにより、アスペクト比が低減したこの一部領域にはボイドが発生せず、コンタクトホールを形成してもその間がボイドによって連通することを防止できるのである。ここで、上記低減工程は、上記一部領域に、マスクパターンを用いて上記ゲート電極に垂直な突出部を設ける工程とすることなどができる。 （もっと読む）

【課題】十分に低いリーク電流、高い電気的ストレス耐性、及び高いエッチング耐性を有する絶縁膜を半導体基板の表面に堆積する、半導体装置の製造方法、並びに、その絶縁膜を備える半導体装置を提供する。
【解決手段】シリコンソースと酸化剤とを交互に供給して半導体基板の表面にシリコン酸化膜を堆積する、半導体装置の製造方法であって、前記シリコンソースの供給を、前記半導体基板へ前記シリコンソースの分子が吸着飽和することなく吸着量が増加する供給条件で行い、前記酸化剤の供給を、前記半導体基板に吸着された前記シリコンソースの分子中に不純物が残存する供給条件で行う。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】シリコン基板１上に第１アモルファスカーボン膜２４を形成する工程と、第１アモルファスカーボン膜２４上にＢＰＳＧ膜１３を形成する工程と、ＢＰＳＧ膜１３上に第２アモルファスカーボン膜１６を形成する工程と、第２アモルファスカーボン膜１６をパターニングし、第２アモルファスカーボン膜１６をハードマスクとしてＢＰＳＧ膜１３を第１アモルファスカーボン膜２４が露出するまでエッチングする工程と、露出した第１アモルファスカーボン膜２４および第２アモルファスカーボン膜１６をアッシングする工程とを備える。第１アモルファスカーボン膜２４がエッチングストッパ層として作用する。よってシリコン基板１がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】アナログデバイスを有する半導体装置のホール形成工程において、プラズマダメージに弱いアナログトランジスタのゲート絶縁膜に加えられるプラズマダメージを抑制できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、アナログ部及びデジタル部それぞれにトランジスタを有し、シリコン基板上に形成された前記アナログ部及び前記デジタル部それぞれのゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜に形成された前記アナログ部のゲート電極上に位置するコンタクトホール９と、前記層間絶縁膜に形成された前記デジタル部のゲート電極上に位置するコンタクトホール９ａと、を具備し、コンタクトホール９の径をコンタクトホール９ａの径より小さくすることを特徴とする。 （もっと読む）

【課題】プラズマプロセスによるゲート絶縁膜へのプラズマチャージを緩和させることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜４及びゲート電極５を順に形成し、第１の層間絶縁膜８を形成後、コンタクトホール１１ａ、１１ｂ及び１１ｃと溝１１を形成し、そこにＷプラグ９ａ、９ｂ、９ｃ及び９を埋め込み、Ａｌ配線１０ａ、１０ｂ及び１０ｃを形成し、ゲート電極及び保護ダイオードを囲むＡｌシールド用配線１０を形成し、第２の層間絶縁膜１２を形成し、ｖｉａホール１５及び１５ａを形成し、Ｗプラグ１３及び１３ａを埋め込み、Ａｌ配線１４を形成する工程を具備し、Ｗプラグ１３とＷプラグ１３ａは第３の配線１４によって電気的に接続されていることを特徴とする。 （もっと読む）

【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。 （もっと読む）

【課題】ニッケルシリサイドを始め他の膜をエッチングすることなく、速やかに半導体装置に利用される側壁スペーサ等の薄膜を除去可能とする薄膜を提供すること。
【解決手段】半導体装置の製造過程で用いられる薄膜であって、薄膜は、ゲルマニウム、珪素、窒素、及び水素を含む。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＳｉおよび／またはＧｅ：０．１〜１．５ 原子％、Ｎｉおよび／またはＣｏ：０．１〜３．０原子％、Ｌａおよび／またはＮｄ：０．１〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】バリア膜を薄くする場合であっても良好なバリア性を確保し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の導電体３２と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達するコンタクトホール５２と、コンタクトホールの上部に接続された溝５４とが形成された、酸素を含む絶縁膜４８と、コンタクトホールの側面並びに溝の側面及び底面に形成された酸化ジルコニウム膜６２と、コンタクトホール内及び溝内における酸化ジルコニウム膜上に形成されたジルコニウム膜６４と、コンタクトホール内及び溝内に埋め込まれたＣｕより第２の導電体７０とを有している。 （もっと読む）

【課題】ＷＰＰ技術における再配線を有する半導体装置の信頼性を向上させる。
【解決手段】再配線が半導体基板１Ｓの面内において互いに電気的に分離された本体パターン２およびダミーパターン３を有している。多層配線と電気的に接続された本体パターン２と、フローティングされたダミーパターン３とが、半導体基板１Ｓの面内で混在して設けられている。半導体基板１Ｓの面内における本体パターン２およびダミーパターン３を合わせた占有率、すなわち再配線の占有率が３５％以上６０％以下である。 （もっと読む）

【課題】ポッピング現象を抑制することができるアッシング方法、アッシング装置、及び半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１００の上方に形成されて表層に変質層１０１ｂが形成されたレジストパターン１０１に対し、酸素含有雰囲気中において加熱ガスを照射しながら、加熱ガスよりも低い温度にシリコン基板１００を冷却してレジストパターン１０１を除去するアッシング方法による。 （もっと読む）

【課題】配線を形成したときに電極と配線との密着性を向上できる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置１００ａの製造方法は、以下の工程を備えている。まず、炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の表面に、金属層が形成される。そして、金属層を熱処理することにより電極１５０が形成される。そして、電極１５０の表面の炭素を除去するためのエッチングが行なわれる。金属層を形成する工程では、金属層を熱処理する温度において炭素よりもシリコンとの反応性が高い金属層を形成する。 （もっと読む）

【課題】埋込配線を容易に形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１の主面上で選択エッチングにより、二次元アレイ状に配列された柱状パターン２と、柱状パターン２を列方向に接続するブリッジパターン３とを形成する工程と、柱状パターン２及びブリッジパターン３の表面部分と、シリコン基板１の表面部分とに不純物イオンを注入し、不純物注入層４を形成する工程と、柱状パターン２及びブリッジパターン３の側壁にサイドウォール５を形成する工程と、サイドウォール５の底部に覆われた不純物注入層４を除いて、シリコン基板１に形成された不純物注入層４を除去する工程と、エッチバックによりサイドウォール５を除去する工程と、ブリッジパターン３の表面部分を熱酸化した後に、エッチング除去する工程と、をこの順に有し、柱状パターン２の列方向に延びる埋込配線６をシリコン基板１内に形成する。 （もっと読む）

【課題】 コンタクト孔形状の改善することで配線材料のカバレージの向上を計り、配線材料の第１導電型半導体基板への拡散によるリーク電流の防止を図る。
【解決手段】 第１導電型半導体基板に形成されている第２導電型高濃度拡散層と配線材料を接合させるコンタクト孔を具備し、コンタクト孔形成後にバリアメタル膜と配線材料を堆積後パターニングされていることを特徴とする半導体装置において、第２導電型高濃度拡散層と配線材料の接触面近傍において、単層の絶縁膜あるいは熱膨張係数が同程度の複層の絶縁膜を形成させることで、配線材料カバレージ向上、およびバリアメタル膜の劣化を抑制することで、配線材料の第１導電型半導体基板に拡散することを防止しリーク電流を防止する。 （もっと読む）

【課題】半導体素子とコンタクトプラグとが高精度で位置合わせされた半導体装置の製造方法を提供する。
【解決手段】半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、第１構造体が露出するまで開口２を設ける。 （もっと読む）

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】曲げ等の外力が加わり応力が生じた場合であってもトランジスタ等の損傷を低減する半導体装置を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた第１の島状の補強膜と、第１の島状の補強膜上に、チャネル形成領域と不純物領域とを具備する半導体膜と、チャネル形成領域の上方にゲート絶縁膜を介して設けられた第１の導電膜と、第１の導電膜及びゲート絶縁膜を覆って設けられた第２の島状の補強膜とを有している。 （もっと読む）

【課題】製造歩留まりや信頼性を損なうことなく微細なコンタクトホールを形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に第１の窒化膜２４、第１の酸化膜２６、第２の窒化膜２８を順次形成する工程と、第２の窒化膜上にフォトレジスト膜３４を形成する工程と、フォトレジスト膜に開口部３６を形成する工程と、フォトレジスト膜をマスクとして、第２の窒化膜２８をエッチングし、開口部を第１の酸化膜まで到達させる第１のエッチング工程と、第２の窒化膜をマスクとして、第１の酸化膜をエッチングし、開口部を第１の窒化膜まで到達させる第２のエッチング工程と、開口部の底部の径ｄ_２を広げるとともに、第１の窒化膜を途中までエッチングする第３のエッチング工程と、第１の窒化膜を更にエッチングし、半導体基板に達するコンタクトホール３８を形成する第４のエッチング工程とを有している。 （もっと読む）